JPH0611133B2 - フレ−ム位相制御回路 - Google Patents
フレ−ム位相制御回路Info
- Publication number
- JPH0611133B2 JPH0611133B2 JP61236211A JP23621186A JPH0611133B2 JP H0611133 B2 JPH0611133 B2 JP H0611133B2 JP 61236211 A JP61236211 A JP 61236211A JP 23621186 A JP23621186 A JP 23621186A JP H0611133 B2 JPH0611133 B2 JP H0611133B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- shift register
- output
- latch
- phase control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フレーム構成を有するディジタル伝送システ
ムと、とりわけ高速伝送を行うシステムのフレーム同期
を確立・維持するためのフレーム位相制御回路に関し、
更に具体的にはＬＳＩ化する場合に好適なフレーム位相
制御回路に関する。
ムと、とりわけ高速伝送を行うシステムのフレーム同期
を確立・維持するためのフレーム位相制御回路に関し、
更に具体的にはＬＳＩ化する場合に好適なフレーム位相
制御回路に関する。
高速ディジタル伝送に適したフレーム位相制御装置とし
ては、特願昭61-5641号明細書に記載の“フレーム同期
制御方式”によるものがある。この装置の概要を第５図
を用いて述べる。
ては、特願昭61-5641号明細書に記載の“フレーム同期
制御方式”によるものがある。この装置の概要を第５図
を用いて述べる。
Ｎ（Ｎは整数で、かつＮ＞１である）ビットの整数倍の
長さのフレーム構成を有するディジタル伝送システムを
想定して説明する。この先行例は、Ｎビットのシフトレ
ジスタ51とＮビット及びＮ−１ビットのラッチ回路52,5
3、（２Ｎ−１）ビットの入力とＮビットの出力とを有
するチャンネルセレクタ54とから構成されている。
長さのフレーム構成を有するディジタル伝送システムを
想定して説明する。この先行例は、Ｎビットのシフトレ
ジスタ51とＮビット及びＮ−１ビットのラッチ回路52,5
3、（２Ｎ−１）ビットの入力とＮビットの出力とを有
するチャンネルセレクタ54とから構成されている。
シフトレジスタ51には、ディジタル信号が入力10として
供給されると共に、クロック９が供給される。また、チ
ャンネルセレクタ54には、後述のように、選択制御のた
めの制御信号ＳＣ1〜ＳＣ5が加えられるようになってい
る。
供給されると共に、クロック９が供給される。また、チ
ャンネルセレクタ54には、後述のように、選択制御のた
めの制御信号ＳＣ1〜ＳＣ5が加えられるようになってい
る。
第５図の構成において、入力10からのディジタル信号に
伝送クロック９で動作するシフトレジスタ51に供給され
る。ラッチ52,53はクロック９の１／Ｎの周波数で動作
し、直列の入力信号を（２Ｎ−１）に展開し出力する。
チャンネルセレクタ54はこの展開出力を選択しＮ個の位
相のうち適切なものを選択し出力する。この選択制御は
同期検出回路（図示せず）の制御信号ＳＣ1〜ＳＣ5に基
づき行われる。
伝送クロック９で動作するシフトレジスタ51に供給され
る。ラッチ52,53はクロック９の１／Ｎの周波数で動作
し、直列の入力信号を（２Ｎ−１）に展開し出力する。
チャンネルセレクタ54はこの展開出力を選択しＮ個の位
相のうち適切なものを選択し出力する。この選択制御は
同期検出回路（図示せず）の制御信号ＳＣ1〜ＳＣ5に基
づき行われる。
ところで、この構成では、伝送クロックのクロック幅で
動作することが必要な回路はシフトレジスタ51とラッチ
52となりその構成は小さくなる。しかしながら、ＬＳＩ
化を考慮するとラッチ53，チャンネルセレクタ54も同一
チップ上に実現されるがこれらの構成を含めて考えると
その規模が大きくなる。これは、論理ゲートの増大のみ
ならず、消費電力の増大ももたらすという問題点があ
る。
動作することが必要な回路はシフトレジスタ51とラッチ
52となりその構成は小さくなる。しかしながら、ＬＳＩ
化を考慮するとラッチ53，チャンネルセレクタ54も同一
チップ上に実現されるがこれらの構成を含めて考えると
その規模が大きくなる。これは、論理ゲートの増大のみ
ならず、消費電力の増大ももたらすという問題点があ
る。
本発明の目的は、高速ディジタル伝送に適しより規模が
小さく消費電力の低いフレーム位相制御回路を提供する
ことにある。
小さく消費電力の低いフレーム位相制御回路を提供する
ことにある。
本発明は、Ｎ（ＮはＮ＞１で整数）ビットの整数倍の長
さのフレーム構成を有するディジタル伝送システムにお
けるフレーム位相制御回路において、 受信ディジタル信号を入力するＮビットの第１のシフト
レジスタと、 この第１のシフトレジスタのＮビット並列出力を入力
し、そのうちの１ビットを選択し出力する選択回路と、 この選択回路の出力をに入力するＮビットの第２のシフ
トレジスタと、 この第２のシフトレジスタの並列出力を伝送クロック周
波数の１／Ｎのクロック周波数でラッチするＮビットの
ラッチ回路と、 Ｎビットのラッチ出力の全てあるいは一部を入力し同期
信号の検出を行い、検出結果に基づき上記選択回路の選
択制御を行う同期検出回路とを有することを特徴として
いる。
さのフレーム構成を有するディジタル伝送システムにお
けるフレーム位相制御回路において、 受信ディジタル信号を入力するＮビットの第１のシフト
レジスタと、 この第１のシフトレジスタのＮビット並列出力を入力
し、そのうちの１ビットを選択し出力する選択回路と、 この選択回路の出力をに入力するＮビットの第２のシフ
トレジスタと、 この第２のシフトレジスタの並列出力を伝送クロック周
波数の１／Ｎのクロック周波数でラッチするＮビットの
ラッチ回路と、 Ｎビットのラッチ出力の全てあるいは一部を入力し同期
信号の検出を行い、検出結果に基づき上記選択回路の選
択制御を行う同期検出回路とを有することを特徴として
いる。
次に、本発明について図面に参照して説明する。
まず、本発明の第１の実施例を第１図，第２図によって
説明する。
説明する。
第１図に示すように、フレーム位相制御回路は、シフト
レジスタ１，２と、セレクタ３と、Ｎビット、図示の例
では９ビットのラッチ４と、同期検出回路６とを備えて
いる。
レジスタ１，２と、セレクタ３と、Ｎビット、図示の例
では９ビットのラッチ４と、同期検出回路６とを備えて
いる。
シフトレジスタ１は、受信ディジタル信号が供給される
Ｎビット、図示の例では９ビットのシフトレジスタであ
る。セレクタ３は、このシフトレジスタ１のＮビット並
列出力が供給されるもので、そのうちの１ビットを選択
し出力する。
Ｎビット、図示の例では９ビットのシフトレジスタであ
る。セレクタ３は、このシフトレジスタ１のＮビット並
列出力が供給されるもので、そのうちの１ビットを選択
し出力する。
また、シフトレジスタ２は、このセレクタ３の出力が供
給されるＮビット、図示の例では９ビットのシフトレジ
スタである。ラッチ４は、このシフトレジスタ２の並列
出力を伝送クロック周波数の１／Ｎのクロック周波数で
ラッチするようになっている。そして、同期検出回路６
は、そのＮビットのラッチ出力を入力し同期信号の検出
を行うもので、この同期検出回路６は検出結果に基づき
セレクタ３の選択制御を行う。同期検出回路６からはセ
レクタ３へ制御信号６1が与えられるようになってい
る。
給されるＮビット、図示の例では９ビットのシフトレジ
スタである。ラッチ４は、このシフトレジスタ２の並列
出力を伝送クロック周波数の１／Ｎのクロック周波数で
ラッチするようになっている。そして、同期検出回路６
は、そのＮビットのラッチ出力を入力し同期信号の検出
を行うもので、この同期検出回路６は検出結果に基づき
セレクタ３の選択制御を行う。同期検出回路６からはセ
レクタ３へ制御信号６1が与えられるようになってい
る。
また、第１図に示すように、カウンタ５が設けられてお
り、このカウンタ５にはクロック９が印加され、その出
力５1がラッチ４に供給されるようになっている。な
お、７は受信部である。
り、このカウンタ５にはクロック９が印加され、その出
力５1がラッチ４に供給されるようになっている。な
お、７は受信部である。
次に、本実施例の動作について説明する。
本実施例では、Ｎビットのシフトレジスタ１に入力され
たディジタル信号はＮビットに展開されてセレクタ３に
供給される。セレクタ３はＮビットの入力の１つを選択
し、シフトレジスタ２の直列入力に供給する。この選択
制御によりＮ個位相の内から適切な位相を選ぶことが可
能となる。ラッチ４はカウンタ５からの伝送クロック９
のＮ分周出力５1により展開されたＮビットデータをラ
ッチする。このセンサ出力は受信部７に供給されると共
に同期検出回路６に入力される。同期検出回路６はこの
展開出力を監視し制御信号６1によりセレクタ３を制御
し最適位相を与える。ここで、第２図は、Ｎビットの整
数倍の周期を有するフレーム構成の一例を示しており、
Ｎビットの同期信号Ｆでフレームの開始を与えている。
同期検出回路６は、ラッチ４の出力を監視し同期信号Ｆ
の周期的な受信を検出すると、同期信号Ｆがラッチ４か
ら同時に出力されるようにセレクタ３を制御する。第６
図を用いて具体的に説明する。Ｎ＝９とし、同期信号Ｆ
のパターンを111111110とする。第６図(1)〜(4)は、同
期はずれ時の状態を示している。入力１０の信号は、シ
フトレジスタ１に供給され、並列出力の１つが選択さ
れ、シフトレジスタ２に供給される。第６図(2)には、
下位２ビット目の出力が選択されて２ビット遅延された
信号がセレクタ３より出力される。シフトレジスタ２の
並列出力信号は、▲印で示されるタイミングでラッチ４
にラッチされる。この場合、第６図(3)のシフトレジス
タ２の信号は、第６図(4)に示すように、ワード化され
てラッチ４にラッチされる。同期信号Ｆは、２つのワー
ドにまたがって繰り返し同期検出回路６に供給されるの
で、同期はずれを検出することができる。また、同期信
号Ｆの最初がワードの４番目より始まっていることよ
り、同期状態との位相差は３ビットであることを検出す
る。同期検出回路６は、この時セレクタ３がシフトレジ
スタ１の下位２ビット目を選択していることより、位相
遅れ分を加味し、第８ビット目の出力（２−３＝−１；
−１＋９＝８）を選択するようセレクタ３を制御する。
たディジタル信号はＮビットに展開されてセレクタ３に
供給される。セレクタ３はＮビットの入力の１つを選択
し、シフトレジスタ２の直列入力に供給する。この選択
制御によりＮ個位相の内から適切な位相を選ぶことが可
能となる。ラッチ４はカウンタ５からの伝送クロック９
のＮ分周出力５1により展開されたＮビットデータをラ
ッチする。このセンサ出力は受信部７に供給されると共
に同期検出回路６に入力される。同期検出回路６はこの
展開出力を監視し制御信号６1によりセレクタ３を制御
し最適位相を与える。ここで、第２図は、Ｎビットの整
数倍の周期を有するフレーム構成の一例を示しており、
Ｎビットの同期信号Ｆでフレームの開始を与えている。
同期検出回路６は、ラッチ４の出力を監視し同期信号Ｆ
の周期的な受信を検出すると、同期信号Ｆがラッチ４か
ら同時に出力されるようにセレクタ３を制御する。第６
図を用いて具体的に説明する。Ｎ＝９とし、同期信号Ｆ
のパターンを111111110とする。第６図(1)〜(4)は、同
期はずれ時の状態を示している。入力１０の信号は、シ
フトレジスタ１に供給され、並列出力の１つが選択さ
れ、シフトレジスタ２に供給される。第６図(2)には、
下位２ビット目の出力が選択されて２ビット遅延された
信号がセレクタ３より出力される。シフトレジスタ２の
並列出力信号は、▲印で示されるタイミングでラッチ４
にラッチされる。この場合、第６図(3)のシフトレジス
タ２の信号は、第６図(4)に示すように、ワード化され
てラッチ４にラッチされる。同期信号Ｆは、２つのワー
ドにまたがって繰り返し同期検出回路６に供給されるの
で、同期はずれを検出することができる。また、同期信
号Ｆの最初がワードの４番目より始まっていることよ
り、同期状態との位相差は３ビットであることを検出す
る。同期検出回路６は、この時セレクタ３がシフトレジ
スタ１の下位２ビット目を選択していることより、位相
遅れ分を加味し、第８ビット目の出力（２−３＝−１；
−１＋９＝８）を選択するようセレクタ３を制御する。
この位相制御後の動作を第６図(5)〜(8)に示す。シフト
レジスタ１の入力１０とラッチ４のラッチタイミング
（▲印）は(1)，(3)と同じである。この時のセレクタ３
の出力を第６図(6)、シフトレジスタ２の並列出力を(7)
に示す。そして、同図(8)で示すように、同期信号Ｆ
は、ワード同期が確立された形態でラッチ４にラッチさ
れる。この同期制御は静的でよく、高速で処理する必要
がない。
レジスタ１の入力１０とラッチ４のラッチタイミング
（▲印）は(1)，(3)と同じである。この時のセレクタ３
の出力を第６図(6)、シフトレジスタ２の並列出力を(7)
に示す。そして、同図(8)で示すように、同期信号Ｆ
は、ワード同期が確立された形態でラッチ４にラッチさ
れる。この同期制御は静的でよく、高速で処理する必要
がない。
このように、第１図に示す構成によれば、Ｎビットの整
数倍の長さのフレーム構成を有するディジタル伝送シス
テムにおけるフレーム位相制御回路を構成する場合、同
期位相制御回路（同期検出回路は除く）はＮビットのシ
フトレジスタ２個、ラッチ１個、即ち３Ｎ個のフリップ
フロップとＮto１セレクタ１個とから構成される。これ
に対し第５図に示される先行例は、Ｎビットのシフトレ
ジスタ１個、（２Ｎ−１）ビットのラッチ、即ち（３Ｎ
−１）個のフリップフロップと、Ｎ個のＮto１セレクタ
とから構成される。ここで用いるフリップフロップは６
ゲートで実現され、Ｎto１セレクタはＮ個のゲートで実
現されるとすると、第１図の場合は（18Ｎ＋Ｎ）のゲー
ト、先行例は（18Ｎ−６＋Ｎ2）ゲート必要とする。従
って、Ｎが４以上で第１図の構成の方が有利となる。例
えば560 Mbps伝送において35 Mbps×16chのビット多重
の構成においては、Ｎ＝16となり、第１図の構成による
ものの方が極めて有利となる。
数倍の長さのフレーム構成を有するディジタル伝送シス
テムにおけるフレーム位相制御回路を構成する場合、同
期位相制御回路（同期検出回路は除く）はＮビットのシ
フトレジスタ２個、ラッチ１個、即ち３Ｎ個のフリップ
フロップとＮto１セレクタ１個とから構成される。これ
に対し第５図に示される先行例は、Ｎビットのシフトレ
ジスタ１個、（２Ｎ−１）ビットのラッチ、即ち（３Ｎ
−１）個のフリップフロップと、Ｎ個のＮto１セレクタ
とから構成される。ここで用いるフリップフロップは６
ゲートで実現され、Ｎto１セレクタはＮ個のゲートで実
現されるとすると、第１図の場合は（18Ｎ＋Ｎ）のゲー
ト、先行例は（18Ｎ−６＋Ｎ2）ゲート必要とする。従
って、Ｎが４以上で第１図の構成の方が有利となる。例
えば560 Mbps伝送において35 Mbps×16chのビット多重
の構成においては、Ｎ＝16となり、第１図の構成による
ものの方が極めて有利となる。
次に、本発明の第２の実施例を第３図を用いて説明す
る。同期信号の長さが長い場合、シフトレジスタ１，２
の符号長が長くなる。これらのシフトレジスタ１，２
は、クロック９と同一速度で動作する必要があり、同期
信号Ｆの長さが長くなると、高速動作部の回路規模が増
大する。本実施例は、この伝送速度で動作するシフトレ
ジスタの長さを少なくし、高速動作部の規模を小さくす
るために２段構成で同期信号を検出し、位相制御を行う
ものである。この実施例はＮ（＝９）ビットの位相制御
を２段に分けて実現する例である。３ビットのシフトレ
ジスタ11,12、セレクタ13、ラッチ14で構成される部分
は、３ビットの位相制御を行う。カウンタ15は伝送クロ
ック９の1/3の周波数のクロック151をラッチ14に供給
し、ラッチ14は３つの位相のうちから選択された最適な
位相で受信信号を展開し出力する。ラッチ14の３つの出
力はモジュール101,102,103にそれぞれ供給される。モ
ジュール101は、伝送クロック９の1/3の周波数のクロッ
ク151で動作するシフトレジスタ21,22、３つの位相から
最適な位相を選択するセレクタ23及びシフトレジスタ22
の出力をラッチするラッチ24とから構成される。このラ
ッチ24は伝送クロック９の1/9の周波数のクロック152に
よりラッチを行う。モジュール102,103もこれと同じ構
成を有する。各モジュール101,102,103のラッチ24の展
開出力は第１の実施例のラッチ４の出力とは同じであ
る。この実施例においては、同期検出回路６の制御信号
62,63を用いてセレクタ13及び各モジュール101,102,103
のセレクタ23の選択動作を制御する。このように、シフ
トレジスタ１１，１２の符号長は３ビットでよく、フレ
ームの単位となるワードのビット数が増大しても多段構
成にすることにより、高速動作が必要なシフトレジスタ
の長さを小さくすることができ、高速動作部の規模を小
さくすることができる。なお、本実施例においては、シ
フトレジスタ21の段数は２であるが、これは初段をラッ
チ14の出力と兼用しているものであり、３ビットのシフ
トレジスタの構成となっている。また、フレーム構成も
第２図に示すような構成に限定されるものではなく、第
４図に示すような、Ｎビット／フレームのビット多重の
伝送フレームにも適用できる。この場合、同期検出回路
は展開出力を全て監視することは、必ずしも必要ではな
く、同期引き込み時間に余裕が許されるならば、展開出
力のうちの１ビットでもよい。
る。同期信号の長さが長い場合、シフトレジスタ１，２
の符号長が長くなる。これらのシフトレジスタ１，２
は、クロック９と同一速度で動作する必要があり、同期
信号Ｆの長さが長くなると、高速動作部の回路規模が増
大する。本実施例は、この伝送速度で動作するシフトレ
ジスタの長さを少なくし、高速動作部の規模を小さくす
るために２段構成で同期信号を検出し、位相制御を行う
ものである。この実施例はＮ（＝９）ビットの位相制御
を２段に分けて実現する例である。３ビットのシフトレ
ジスタ11,12、セレクタ13、ラッチ14で構成される部分
は、３ビットの位相制御を行う。カウンタ15は伝送クロ
ック９の1/3の周波数のクロック151をラッチ14に供給
し、ラッチ14は３つの位相のうちから選択された最適な
位相で受信信号を展開し出力する。ラッチ14の３つの出
力はモジュール101,102,103にそれぞれ供給される。モ
ジュール101は、伝送クロック９の1/3の周波数のクロッ
ク151で動作するシフトレジスタ21,22、３つの位相から
最適な位相を選択するセレクタ23及びシフトレジスタ22
の出力をラッチするラッチ24とから構成される。このラ
ッチ24は伝送クロック９の1/9の周波数のクロック152に
よりラッチを行う。モジュール102,103もこれと同じ構
成を有する。各モジュール101,102,103のラッチ24の展
開出力は第１の実施例のラッチ４の出力とは同じであ
る。この実施例においては、同期検出回路６の制御信号
62,63を用いてセレクタ13及び各モジュール101,102,103
のセレクタ23の選択動作を制御する。このように、シフ
トレジスタ１１，１２の符号長は３ビットでよく、フレ
ームの単位となるワードのビット数が増大しても多段構
成にすることにより、高速動作が必要なシフトレジスタ
の長さを小さくすることができ、高速動作部の規模を小
さくすることができる。なお、本実施例においては、シ
フトレジスタ21の段数は２であるが、これは初段をラッ
チ14の出力と兼用しているものであり、３ビットのシフ
トレジスタの構成となっている。また、フレーム構成も
第２図に示すような構成に限定されるものではなく、第
４図に示すような、Ｎビット／フレームのビット多重の
伝送フレームにも適用できる。この場合、同期検出回路
は展開出力を全て監視することは、必ずしも必要ではな
く、同期引き込み時間に余裕が許されるならば、展開出
力のうちの１ビットでもよい。
更に、本発明は、同期信号の与え方、同期信号の検出ア
ルゴリズム、同期信号検出回路の構成を限定するもので
はなく、同期信号としてユニークパターンを与えるディ
ジタル伝送システムにも適用できる。
ルゴリズム、同期信号検出回路の構成を限定するもので
はなく、同期信号としてユニークパターンを与えるディ
ジタル伝送システムにも適用できる。
以上説明したように、本発明によれば、フレーム位相制
御回路を構成する場合において、先掲の出願に係るもの
に比し、少ない素子数で構成することができるので、第
１，第２のシフトレジスタ，選択回路，ラッチ回路を同
一チップ上に構成する場合でも、論理ゲート数の増大を
抑えられ、高速ディジタル伝送に適したより規模の小さ
な消費電力の低いものとすることができる。
御回路を構成する場合において、先掲の出願に係るもの
に比し、少ない素子数で構成することができるので、第
１，第２のシフトレジスタ，選択回路，ラッチ回路を同
一チップ上に構成する場合でも、論理ゲート数の増大を
抑えられ、高速ディジタル伝送に適したより規模の小さ
な消費電力の低いものとすることができる。
第１図は本発明の一実施例を示すブロック図、第２図は
実施例に用いる伝送フレームの一例を示すフレーム構成
図、 第３図は本発明の他の実施例を示すブロック図、 第４図は同じく伝送フレームの他の例の説明図、 第５図は先の出願に係るフレーム位相制御装置のブロッ
ク図である。 第６図は第１図の実施例の動作を示すタイミング図であ
る。 １，２，11,12,21,22……シフトレジスタ ３，13,23……セレクタ ４，14,24……ラッチ ５，15……カウンタ ６……同期検出回路 ７……受信部
実施例に用いる伝送フレームの一例を示すフレーム構成
図、 第３図は本発明の他の実施例を示すブロック図、 第４図は同じく伝送フレームの他の例の説明図、 第５図は先の出願に係るフレーム位相制御装置のブロッ
ク図である。 第６図は第１図の実施例の動作を示すタイミング図であ
る。 １，２，11,12,21,22……シフトレジスタ ３，13,23……セレクタ ４，14,24……ラッチ ５，15……カウンタ ６……同期検出回路 ７……受信部
Claims (1)
- 【請求項１】Ｎ（ＮはＮ＞１で整数）ビットの整数倍の
長さのフレーム構成を有するディジタル伝送システムに
おけるフレーム位相制御回路において、 受信ディジタル信号を入力するＮビットの第１のシフト
レジスタと、 この第１のシフトレジスタのＮビット並列出力を入力
し、そのうちの１ビットを選択し出力する選択回路と、 この選択回路の出力を入力するＮビットの第２のシフト
レジスタと、 この第２のシフトレジスタの並列出力を伝送クロック周
波数の１／Ｎのクロック周波数でラッチするＮビットの
ラッチ回路と、 Ｎビットのラッチ出力の全てあるいは一部を入力し同期
信号の検出を行い、検出結果に基づき上記選択回路の選
択制御を行う同期検出回路とを有することを特徴とする
フレーム位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236211A JPH0611133B2 (ja) | 1986-10-06 | 1986-10-06 | フレ−ム位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61236211A JPH0611133B2 (ja) | 1986-10-06 | 1986-10-06 | フレ−ム位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6390928A JPS6390928A (ja) | 1988-04-21 |
| JPH0611133B2 true JPH0611133B2 (ja) | 1994-02-09 |
Family
ID=16997421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61236211A Expired - Lifetime JPH0611133B2 (ja) | 1986-10-06 | 1986-10-06 | フレ−ム位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611133B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07101860B2 (ja) * | 1988-09-09 | 1995-11-01 | 日本電気株式会社 | 信号切替方式 |
| JPH07120988B2 (ja) * | 1990-05-16 | 1995-12-20 | 富士通株式会社 | 受信データの分離方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5751780A (en) * | 1980-09-11 | 1982-03-26 | Toshiba Corp | Liquid crystal display element |
-
1986
- 1986-10-06 JP JP61236211A patent/JPH0611133B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6390928A (ja) | 1988-04-21 |
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