JPS62126718A - シリアル・パラレル変換回路 - Google Patents
シリアル・パラレル変換回路Info
- Publication number
- JPS62126718A JPS62126718A JP60267703A JP26770385A JPS62126718A JP S62126718 A JPS62126718 A JP S62126718A JP 60267703 A JP60267703 A JP 60267703A JP 26770385 A JP26770385 A JP 26770385A JP S62126718 A JPS62126718 A JP S62126718A
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- JP
- Japan
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- data
- circuit
- clock
- shift register
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩ論理回路におけるシリアル・パラレル変
換回路に関する。
換回路に関する。
第３図は、１列のデータ系列をビットレイトが前記デー
タ系列に対して’Ｉｎでル列のデータ系列（ｎ＝２以上
の整数）に変換するシリアル・パラレル変換回路の従来
例の回路図、第４図はそのタイムチャートである。
タ系列に対して’Ｉｎでル列のデータ系列（ｎ＝２以上
の整数）に変換するシリアル・パラレル変換回路の従来
例の回路図、第４図はそのタイムチャートである。
このシリアルパラレル変換回路は、ル段シフトレジスタ
２３と、遅延回路２２と、ル分周回路２５と、７リツプ
７０ツブ２４−１．２４−２．・・・、２４−Ｆ＆
より構成されている。なお、説明の都合上、本回路に入
力される入力データ３１は入力クロック３２に対して立
下り一致の位相であるものと仮定する。
２３と、遅延回路２２と、ル分周回路２５と、７リツプ
７０ツブ２４−１．２４−２．・・・、２４−Ｆ＆
より構成されている。なお、説明の都合上、本回路に入
力される入力データ３１は入力クロック３２に対して立
下り一致の位相であるものと仮定する。
入力データ３１ （Ｄｏ、 Ｄ、 、 ・、 Ｄａ−ｔ
、 Ｄｎ、 Ｄａｄｓ 、−。
、 Ｄｎ、 Ｄａｄｓ 、−。
Ｄｚｎ−ｓ 、 Ｄ２％、 Ｄｚａ＋ｔ 、 Ｄｚｔｓ
＋ｚ 、 ・＝）はル段シフトレジスタ２３において遅
延回路２２より出力された入力クロック３２の遅延クロ
ック３３の位相でリタイミングされ、１ビットからｎビ
ットシフトされ、ル本のシフトデータ３４−１．３４−
２．・・・、３４−ｎが対応する フリラグフロップ２
４−１．２４−２．・・・１２４−Ｎに送られる。
＋ｚ 、 ・＝）はル段シフトレジスタ２３において遅
延回路２２より出力された入力クロック３２の遅延クロ
ック３３の位相でリタイミングされ、１ビットからｎビ
ットシフトされ、ル本のシフトデータ３４−１．３４−
２．・・・、３４−ｎが対応する フリラグフロップ２
４−１．２４−２．・・・１２４−Ｎに送られる。
フリップフロップ２４−１； ２４−２．・・・、２４
−ルは、ル分周回路２５より出力されたｎ分周クロック
３５の位相で対応するシフトデータ３４−１．３４−２
．・・・、３４−ルをリタイミングする。
−ルは、ル分周回路２５より出力されたｎ分周クロック
３５の位相で対応するシフトデータ３４−１．３４−２
．・・・、３４−ルをリタイミングする。
なお、本回路が正常に動作するためＫは遅延回路２２は
、ル分周回路２５の遅延時間とフリップフロップ２４−
１．２４−２．・・・、２４−ルのホールドタイムを加
え九段シフトレジスタ２３の遅延時間を差し引いた時間
以上の遅延時間を有していなければならない。
、ル分周回路２５の遅延時間とフリップフロップ２４−
１．２４−２．・・・、２４−ルのホールドタイムを加
え九段シフトレジスタ２３の遅延時間を差し引いた時間
以上の遅延時間を有していなければならない。
上述した従来のシリアル・パラレル変換回路は、ル分周
回路による位相Ｊ！！延時開時間収し、かつフリップフ
ロップのホールドタイムを確保する等の目的で挿入され
ている遅延回路か、通常論理ゲートを数段接続して構成
されているが、論理ゲートの遅延時間は、デバイスの出
来具合、温度、電源電圧などさまざまな要素によって決
定されるため、適当な遅延時間をもつ遅延回路を確実に
設計することは困難であり、従って、回路または装置製
造後に種々の条件に応じた調整をすることが不可能であ
るＬＳＩ設計には用いることができないという欠点があ
る。
回路による位相Ｊ！！延時開時間収し、かつフリップフ
ロップのホールドタイムを確保する等の目的で挿入され
ている遅延回路か、通常論理ゲートを数段接続して構成
されているが、論理ゲートの遅延時間は、デバイスの出
来具合、温度、電源電圧などさまざまな要素によって決
定されるため、適当な遅延時間をもつ遅延回路を確実に
設計することは困難であり、従って、回路または装置製
造後に種々の条件に応じた調整をすることが不可能であ
るＬＳＩ設計には用いることができないという欠点があ
る。
本発明のシリアル・パラレル変換回路は、入力データを
１ビットからｎビットシフトした計か本のデータ系列に
変換し、出力する九段シフトレジスタと、入力クロック
を鴇分局し、ｎ分周クロックを出力するル分周回路と、
送られてきたデータを入力クロックの位相でリタイミン
グするル個のフリップフロップと、九段シフトレジスタ
より送られてきた対応するデータと相対応するクリップ
フロップより送られてきた出力データのうちいずれか一
方をｎ分周クロックの制御により相対応するフリップフ
ロップへ出力する１個の選択回路とを有する。
１ビットからｎビットシフトした計か本のデータ系列に
変換し、出力する九段シフトレジスタと、入力クロック
を鴇分局し、ｎ分周クロックを出力するル分周回路と、
送られてきたデータを入力クロックの位相でリタイミン
グするル個のフリップフロップと、九段シフトレジスタ
より送られてきた対応するデータと相対応するクリップ
フロップより送られてきた出力データのうちいずれか一
方をｎ分周クロックの制御により相対応するフリップフ
ロップへ出力する１個の選択回路とを有する。
このように、ｎ分周クロックをフリップフロップのクロ
ックとして用いず、かつ九段シフトレジスタと各フリッ
プフロップの間に、九段シフトレジスタの出力と７リツ
プ７０ツブの出力を、３分周クロックを制御信号として
選択する選択回路を設けることにより、遅延回路が不要
になり、デバイスの出来具合、温度、電源電圧等に依存
せず確実に動作するシリアル・パラレル変換回路を設計
す染ことができる。
ックとして用いず、かつ九段シフトレジスタと各フリッ
プフロップの間に、九段シフトレジスタの出力と７リツ
プ７０ツブの出力を、３分周クロックを制御信号として
選択する選択回路を設けることにより、遅延回路が不要
になり、デバイスの出来具合、温度、電源電圧等に依存
せず確実に動作するシリアル・パラレル変換回路を設計
す染ことができる。
次に、本発明の実施例について図面を参照して説明する
。
。
？Ａ１図は１列のデータ系列をビットレイトが前記デー
タ系列に対して１７．で、鶏列のデータ系列（ｎ＝２以
上の整数）に変換するシリアル・パラレル変換回路の一
実施例を示すブロック図、第２図はそのタイムチャート
である。
タ系列に対して１７．で、鶏列のデータ系列（ｎ＝２以
上の整数）に変換するシリアル・パラレル変換回路の一
実施例を示すブロック図、第２図はそのタイムチャート
である。
本冥施例は、九段シフトレジスタ１と、選択回路２−１
．２−２．・・・、２−５と、フリップ７四ツブ３−１
゜３−２．・・・、３−ｎと、ル分周回路４とにより構
成されている。なお、ここでは、説明の都合上、本回路
に入力される入力データ１０は入力クロツクＩＩＫ対し
て立下り一致の位相であり、また、選択回路２−１．２
−２．・・・、２−ｎは制御信号がＨレベルの時、５段
シフトレジスタ１より送られてきた対応するシフトデー
タ１２−１．１２−２．・・・、１２−３？、Ｌレベル
の時、対応するフリップフロップ３−１．３−２．・・
・、３−ルの出力データ１５−１．１５−２．・・・、
１５−５をセレクトデータ１４−１．１４−２．・・・
、１４−路として出力するものと仮定する。
．２−２．・・・、２−５と、フリップ７四ツブ３−１
゜３−２．・・・、３−ｎと、ル分周回路４とにより構
成されている。なお、ここでは、説明の都合上、本回路
に入力される入力データ１０は入力クロツクＩＩＫ対し
て立下り一致の位相であり、また、選択回路２−１．２
−２．・・・、２−ｎは制御信号がＨレベルの時、５段
シフトレジスタ１より送られてきた対応するシフトデー
タ１２−１．１２−２．・・・、１２−３？、Ｌレベル
の時、対応するフリップフロップ３−１．３−２．・・
・、３−ルの出力データ１５−１．１５−２．・・・、
１５−５をセレクトデータ１４−１．１４−２．・・・
、１４−路として出力するものと仮定する。
入力データ１０ （Ｌ）ｇ 、 Ｄ、 、 −’ 、
ｏｎ−ｔ、 Ｄｎ、 Ｄ１１＋１゜・・・、Ｄルーｓ、
１）ｚ％、Ｌｘｎ＋ｓ、・・・）はＦ＆段シフトレジス
タＩＫより入カクμツク１１の位相でリタイミングされ
、１ビットからｎビットシフトされ、ル本のシフトデー
タ１２−１．１２−２．・・・、１２−ルが対応する選
択回路２−１．２−２．・・・、２−ルに送られる。各
選択回路１２−１．１２−２．・・・、１２−ｎは、ル
分周回路４より出力されたｎ分周クロック１３がＨレベ
ルの時、１段シフトレジスタ１より各々送られてきたシ
フトデータ１２−１．１２−２． ・、 １２−ｎを、
またＬＬ／ベルの時、対応するフリップフロップ３−１
．３−２．・・・、 ３−ｎ、の出力データ１５−３．
１５−２．・・・１１５１を再び対応するフリップフロ
ップ３−１．３−２．・・・、３−ｎに送り返す。
ｏｎ−ｔ、 Ｄｎ、 Ｄ１１＋１゜・・・、Ｄルーｓ、
１）ｚ％、Ｌｘｎ＋ｓ、・・・）はＦ＆段シフトレジス
タＩＫより入カクμツク１１の位相でリタイミングされ
、１ビットからｎビットシフトされ、ル本のシフトデー
タ１２−１．１２−２．・・・、１２−ルが対応する選
択回路２−１．２−２．・・・、２−ルに送られる。各
選択回路１２−１．１２−２．・・・、１２−ｎは、ル
分周回路４より出力されたｎ分周クロック１３がＨレベ
ルの時、１段シフトレジスタ１より各々送られてきたシ
フトデータ１２−１．１２−２． ・、 １２−ｎを、
またＬＬ／ベルの時、対応するフリップフロップ３−１
．３−２．・・・、 ３−ｎ、の出力データ１５−３．
１５−２．・・・１１５１を再び対応するフリップフロ
ップ３−１．３−２．・・・、３−ｎに送り返す。
各フリップフロップ３−１．３−２．・・・、３−ｎは
、対応する選択回路２−１．２−２．・・・、２−より
送られてきたセシフトデータ１４−１．１４−２．・ｌ
・、１４−ルをリタイミングし、出力データとして回路
外へ出力する一方、再び対応する選択回路２−１．２−
２．・・・、２−路へ送り返す。即ちフリップフロップ
３−１．３−２．・・・、３−？＆は、ル分周クロック
１３がＨレベルの時は対応するシフトデータ１２−１．
１２−２．・・・、１２−ルを出力し、Ｌレベルの時は
前の状態を保持し続ける。
、対応する選択回路２−１．２−２．・・・、２−より
送られてきたセシフトデータ１４−１．１４−２．・ｌ
・、１４−ルをリタイミングし、出力データとして回路
外へ出力する一方、再び対応する選択回路２−１．２−
２．・・・、２−路へ送り返す。即ちフリップフロップ
３−１．３−２．・・・、３−？＆は、ル分周クロック
１３がＨレベルの時は対応するシフトデータ１２−１．
１２−２．・・・、１２−ルを出力し、Ｌレベルの時は
前の状態を保持し続ける。
以上説明したように本発明は、１分周クロックをフリッ
プフロップのクロックとして用いず、かつル段シフトレ
ジスタと各７リツプ７０ツブの間ＩｆＣ，ｎ段シフトレ
ジスタの出力とツリツブ７０ツブの出力を、ｎ分周クロ
ックを制御信号として選択する選択回路を設けることに
より、遅延回路が不要になり、デバイスの出来具合、温
度、電源電圧に依存せず確実に動作する回路を設計でき
るという効果がある。
プフロップのクロックとして用いず、かつル段シフトレ
ジスタと各７リツプ７０ツブの間ＩｆＣ，ｎ段シフトレ
ジスタの出力とツリツブ７０ツブの出力を、ｎ分周クロ
ックを制御信号として選択する選択回路を設けることに
より、遅延回路が不要になり、デバイスの出来具合、温
度、電源電圧に依存せず確実に動作する回路を設計でき
るという効果がある。
第１図は、本発明のシリアル・パラレル変換回路の一実
施例のブロック図、第２図は第１図に示す回路のタイム
チャート、第３図はシリアル・パラレル変換回路の従来
例のブロック図、第４図は第３図に示す回路のタイムチ
ャートである。 １・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・ル段シフトレジスタ２−１．２−２
．・・・、２−ル・・・選 択 回 路３−１．３−２
． ・・・ 、３−ｎ・・・フリップフロップ４・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・ル分周回路。
施例のブロック図、第２図は第１図に示す回路のタイム
チャート、第３図はシリアル・パラレル変換回路の従来
例のブロック図、第４図は第３図に示す回路のタイムチ
ャートである。 １・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・ル段シフトレジスタ２−１．２−２
．・・・、２−ル・・・選 択 回 路３−１．３−２
． ・・・ 、３−ｎ・・・フリップフロップ４・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・・・ル分周回路。
Claims (1)
- 【特許請求の範囲】 入力データを１ビットからｎビットシフトした計ｎ本の
データ系列に変換し、出力するｎ段シフトレジスタと、 入力クロックをｎ分周し、ｎ分周クロックを出力するｎ
分周回路と、 送られてきたデータを入力クロックの位相でリタイミン
グするｎ個のフリップフロップと、ｎ段シフトレジスタ
より送られてきた対応するデータと相対応するフリップ
フロップより送られてきた出力データのうちいずれか一
方をｎ分周クロックの制御により相対応するフリップフ
ロップへ出力するｎ個の選択回路とを有するシリアル・
パラレル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267703A JPS62126718A (ja) | 1985-11-27 | 1985-11-27 | シリアル・パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267703A JPS62126718A (ja) | 1985-11-27 | 1985-11-27 | シリアル・パラレル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62126718A true JPS62126718A (ja) | 1987-06-09 |
| JPH0583008B2 JPH0583008B2 (ja) | 1993-11-24 |
Family
ID=17448369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267703A Granted JPS62126718A (ja) | 1985-11-27 | 1985-11-27 | シリアル・パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62126718A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05233213A (ja) * | 1992-02-24 | 1993-09-10 | Fujitsu Ltd | 直列並列変換回路 |
| JPH06169260A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 直並列変換回路 |
-
1985
- 1985-11-27 JP JP60267703A patent/JPS62126718A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05233213A (ja) * | 1992-02-24 | 1993-09-10 | Fujitsu Ltd | 直列並列変換回路 |
| JPH06169260A (ja) * | 1992-11-30 | 1994-06-14 | Nec Corp | 直並列変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0583008B2 (ja) | 1993-11-24 |
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