JPH03186912A - クロック信号選択回路 - Google Patents
クロック信号選択回路Info
- Publication number
- JPH03186912A JPH03186912A JP89326889A JP32688989A JPH03186912A JP H03186912 A JPH03186912 A JP H03186912A JP 89326889 A JP89326889 A JP 89326889A JP 32688989 A JP32688989 A JP 32688989A JP H03186912 A JPH03186912 A JP H03186912A
- Authority
- JP
- Japan
- Prior art keywords
- outputs
- output
- clock
- frequency
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000001360 synchronised effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はクロック信号選択回路に関し、特に複数の機能
ブロックに、それぞれ異なるクロック信号を選択して出
力するクロック信号選択回路に関する。
ブロックに、それぞれ異なるクロック信号を選択して出
力するクロック信号選択回路に関する。
従来、この種のクロック信号選択回路は、第４図に示す
回路構成となっていた。
回路構成となっていた。
第４図において、外部より入力されるクロック信号ＣＫ
は、６段分周回路２１に入力される。６段分周回路２１
では、クロック信号ＣＫを分周し、各分周後の信号が出
力される。クロック信号ＣＫの周波数をｆＸとした時、
分周出力ａ、ｂ、ｃ。
は、６段分周回路２１に入力される。６段分周回路２１
では、クロック信号ＣＫを分周し、各分周後の信号が出
力される。クロック信号ＣＫの周波数をｆＸとした時、
分周出力ａ、ｂ、ｃ。
ｄ、ｅ、ｆは、それぞれｆｘ／２．ｔ’、／４ 、ｆｘ
／８、ｆｘ／１６．ｆｘ／３２．ｆｘ／６４の周波数の
クロック信号となる。モードレジスタＨは、クロック出
力ＣＫＯＵＴ １に、分周出力ｃ、ｄ。
／８、ｆｘ／１６．ｆｘ／３２．ｆｘ／６４の周波数の
クロック信号となる。モードレジスタＨは、クロック出
力ＣＫＯＵＴ １に、分周出力ｃ、ｄ。
ｅ、ｆのうち、どれを出力するかを設定するレジスタで
あり、この場合、４種類の分周出力を選択する為には、
２ビツトのレジスタが必要である。
あり、この場合、４種類の分周出力を選択する為には、
２ビツトのレジスタが必要である。
セレクタＤ：２２はモードレジスタＨ：２６に設定され
たテークに従い、分周出力ｃ、ｄ、ｅ、ｆのうちどれか
１つを選択し、クロック出力ＣＫＯＵＴ １として出力
する。第１表に、モードレジスタＨ：２６の設定値と、
クロック出力ＣＫＯＵＴ１に出力される分周出力の一例
を示す。この例では、モードレジスタＨ：２６に′０１
″′を設定した時、クロック出力ＣＫＯＵＴＩには、分
周出力ｄが出力される。
たテークに従い、分周出力ｃ、ｄ、ｅ、ｆのうちどれか
１つを選択し、クロック出力ＣＫＯＵＴ １として出力
する。第１表に、モードレジスタＨ：２６の設定値と、
クロック出力ＣＫＯＵＴ１に出力される分周出力の一例
を示す。この例では、モードレジスタＨ：２６に′０１
″′を設定した時、クロック出力ＣＫＯＵＴＩには、分
周出力ｄが出力される。
第５図は第４図のセレクタＤ：２２の回路例である。こ
の場合、４種類の信号の中から１つだけ選択して出力す
る為、４つのＡＮＤゲート３０〜３３と、１つのＯＲゲ
ート３４で構成される。この様に、セレクタ回路は、比
較的大きな回路となる。
の場合、４種類の信号の中から１つだけ選択して出力す
る為、４つのＡＮＤゲート３０〜３３と、１つのＯＲゲ
ート３４で構成される。この様に、セレクタ回路は、比
較的大きな回路となる。
同様に、クロック出力ＣＫＯＵＴ２．ＣＫＯＵＴ３、Ｃ
ＫＯＵＴ４には、それぞれのモードレジスタＩ：２７．
Ｊ：２８．に：２９において設定された値に従い、分周
出力ｃ、ｄ、ｅ、ｆのどれかが出力される。
ＫＯＵＴ４には、それぞれのモードレジスタＩ：２７．
Ｊ：２８．に：２９において設定された値に従い、分周
出力ｃ、ｄ、ｅ、ｆのどれかが出力される。
第６図に、動作タイミンクチャート例を示す。
このタイミングチャートは、クロック出力ＣＫＯＵＴ１
、ＣＫＯＵＴ２．ＣＫＯＵＴ３．ＣＫＯＵＴ４にそれぞ
れ、分周出力ｄ、ｆ、ｃ、ｄを選択して出力する場合の
動作例である。
、ＣＫＯＵＴ２．ＣＫＯＵＴ３．ＣＫＯＵＴ４にそれぞ
れ、分周出力ｄ、ｆ、ｃ、ｄを選択して出力する場合の
動作例である。
上述した従来のクロック信号選択回路は、各クロック出
力ごとに比較的回路規模の大きいセレクタ回路を必要と
するので、ＬＳＩ化した時に、回路が複雑になり、チッ
プ面積が大きくなるという欠点がある。
力ごとに比較的回路規模の大きいセレクタ回路を必要と
するので、ＬＳＩ化した時に、回路が複雑になり、チッ
プ面積が大きくなるという欠点がある。
本発明のクロック信号選択回路は、複数のモードレジス
タの設定値を時分割により選択して出力する第１のセレ
クタと、前記第１のセレクタの出力に従い、分周出力を
選択して出力する第２のセレクタと、上記第１のセレク
タの時分割に対応した信号を生成するタイミングデコー
ダと、上記時分割タイミングに同期して第２のセレクタ
の出力をラッチするラッチ回路とを有している。
タの設定値を時分割により選択して出力する第１のセレ
クタと、前記第１のセレクタの出力に従い、分周出力を
選択して出力する第２のセレクタと、上記第１のセレク
タの時分割に対応した信号を生成するタイミングデコー
ダと、上記時分割タイミングに同期して第２のセレクタ
の出力をラッチするラッチ回路とを有している。
本発明は、各クロック出力における分周出力を選択して
出力するセレクタを共用し、時分割にして各クロック出
力を選択して出力することを特徴とする。
出力するセレクタを共用し、時分割にして各クロック出
力を選択して出力することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路構成図である。
外部より入力されるクロック信号ＯＫは、６段分周回路
１に入力される。６段分周回路１の動作は、前述した従
来例と同じであり、クロック信号ＣＫの周波数をｆｘと
した時、分周出力ａ、ｂ、ｃ。
１に入力される。６段分周回路１の動作は、前述した従
来例と同じであり、クロック信号ＣＫの周波数をｆｘと
した時、分周出力ａ、ｂ、ｃ。
ｄ、ｅ、ｆの周波数は、それぞれ、ｆｘ／２．ｆＸ／４
、ｆｘ／８．ｆｘ／１６．ｆｘ／３２．ｆｘ／６４であ
る。
、ｆｘ／８．ｆｘ／１６．ｆｘ／３２．ｆｘ／６４であ
る。
モードレジスタＨ：１４．Ｉ：１５．Ｊ：１６゜Ｋ：１
７は、それぞれ２ビツト長のレジスタで、クロック出力
ＣＫＯＵＴＩ、ＣＫＯＵＴ２．ＣＫＯＵＴ３．ＣＫＯＵ
Ｔ４に、分周出力ｃ、ｄ。
７は、それぞれ２ビツト長のレジスタで、クロック出力
ＣＫＯＵＴＩ、ＣＫＯＵＴ２．ＣＫＯＵＴ３．ＣＫＯＵ
Ｔ４に、分周出力ｃ、ｄ。
ｅ、ｆのどの信号を出力するかを設定子る。セレクタＢ
：３及びセレクタＣ：４は、それぞれモードレジスタの
上位及び下位ビットに対応している。
：３及びセレクタＣ：４は、それぞれモードレジスタの
上位及び下位ビットに対応している。
分周出力ａ及びｂが、共にＬＯＷレベルの時、セレクタ
Ｂ：３は、モードレジスタＨ：１４の上位ビットを、セ
レクタＣ：４は、モードレジスタ− Ｈ：１４の下位ビットをそれぞれ選択して出力する。同
様に、分周出力ａ及びｂが、それぞれ旧ｇｈレベル、Ｌ
ｏｗレベルの時は、モードレジスター：１５、Ｌｏｗレ
ベル、 Ｈｉｇｈレベルの時は、モードレジスタＪ：１
６、Ｈｉｇｈレベル、 Ｈｉｇｈレベルの時はモードレ
ジスタに：１７の設定値を選択して出力する。
Ｂ：３は、モードレジスタＨ：１４の上位ビットを、セ
レクタＣ：４は、モードレジスタ− Ｈ：１４の下位ビットをそれぞれ選択して出力する。同
様に、分周出力ａ及びｂが、それぞれ旧ｇｈレベル、Ｌ
ｏｗレベルの時は、モードレジスター：１５、Ｌｏｗレ
ベル、 Ｈｉｇｈレベルの時は、モードレジスタＪ：１
６、Ｈｉｇｈレベル、 Ｈｉｇｈレベルの時はモードレ
ジスタに：１７の設定値を選択して出力する。
セレクタＡは、セレクタＢ及びＣの出力値によって、分
周出力ｃ、ｄ、ｅ、ｆのうちどれかを選択して出力する
。セレクタＡの出力は、４つのクロック出力ラッチ５，
６，７．８に入力される。
周出力ｃ、ｄ、ｅ、ｆのうちどれかを選択して出力する
。セレクタＡの出力は、４つのクロック出力ラッチ５，
６，７．８に入力される。
クロック出力ラッチ５の出力がクロック出力ＣＫＯＵＴ
ｌであり、同様に、クロック出力ラッチ６．７．８の
出力が、クロック出力ＣＫＯＵＴ２、ＣＫＯＵＴ３，０
ＫＯＵＴ４である。
ｌであり、同様に、クロック出力ラッチ６．７．８の
出力が、クロック出力ＣＫＯＵＴ２、ＣＫＯＵＴ３，０
ＫＯＵＴ４である。
タイミングデコーダ１３は、分周出力ａ及びｂをデコー
ドする回路であり、タイミングデコーダ１３の出力と、
クロック信号ＯＫの論理積をとった信号ｇ、ｈ、ｉ、ｊ
が、それぞれ４つのクロック出力ラッチ５，６，７．８
のラッチ信号となる。
ドする回路であり、タイミングデコーダ１３の出力と、
クロック信号ＯＫの論理積をとった信号ｇ、ｈ、ｉ、ｊ
が、それぞれ４つのクロック出力ラッチ５，６，７．８
のラッチ信号となる。
）−６−
第２図は、本実施例の動作説明の為の動作タイミングチ
ャートである。クロック信号ＣＫの分周出力ａ及びｂが
、共にＬｏｗレベルの時には、セレクタＢ：３及びＣ：
４は、モードレジスタＨを選択して出力する。従ってこ
の時は、第１図のセレクタＡ：２は、モードレジスタＨ
：１４の設定値に応じて、分周出力ｃ、ｄ、ｅ、ｆのど
れかを出力している。分周出力ａ及びｂが共にＬｏｗレ
ベルの時の、クロック信号ＣＫがクロック出力ＣＫＯＵ
Ｔ １の出力ラッチ信号ｇである。同様に、分周出力９
及びｂがそれぞれ旧ｇｈレベル及びＬｏｗレベルの時は
、モードレジスタＩ：１５の設定値に応じて、分周出力
ｃ、 ｄ、ｅ、ｆのどれかが選択され、クロック出力Ｃ
ＫＯＵＴ２の出力ラッチ６にラッチされる。
ャートである。クロック信号ＣＫの分周出力ａ及びｂが
、共にＬｏｗレベルの時には、セレクタＢ：３及びＣ：
４は、モードレジスタＨを選択して出力する。従ってこ
の時は、第１図のセレクタＡ：２は、モードレジスタＨ
：１４の設定値に応じて、分周出力ｃ、ｄ、ｅ、ｆのど
れかを出力している。分周出力ａ及びｂが共にＬｏｗレ
ベルの時の、クロック信号ＣＫがクロック出力ＣＫＯＵ
Ｔ １の出力ラッチ信号ｇである。同様に、分周出力９
及びｂがそれぞれ旧ｇｈレベル及びＬｏｗレベルの時は
、モードレジスタＩ：１５の設定値に応じて、分周出力
ｃ、 ｄ、ｅ、ｆのどれかが選択され、クロック出力Ｃ
ＫＯＵＴ２の出力ラッチ６にラッチされる。
第３図は、本実施例の動作タイミングチャートの一例で
ある。本例は、クロック出力ＣＫＯＵＴ１、ＣＫＯＵＴ
２，０ＫＯＵＴ３．ＣＫＯＵＴ４に、それぞれ分周出力
ｄ、ｆ、ｃ、ｄを選択した場合である。本実施例では、
従来例に対して、クロック出力０ＫＯＵＴＩ、０ＫＯＵ
Ｔ２，０ＫＯＵＴ３、ＣＫＯＵＴ４は、それぞれ位相が
ずれるが、周波数（周期）としては、同じクロック出力
となる。
ある。本例は、クロック出力ＣＫＯＵＴ１、ＣＫＯＵＴ
２，０ＫＯＵＴ３．ＣＫＯＵＴ４に、それぞれ分周出力
ｄ、ｆ、ｃ、ｄを選択した場合である。本実施例では、
従来例に対して、クロック出力０ＫＯＵＴＩ、０ＫＯＵ
Ｔ２，０ＫＯＵＴ３、ＣＫＯＵＴ４は、それぞれ位相が
ずれるが、周波数（周期）としては、同じクロック出力
となる。
以上説明したように本発明は、各クロック出力における
分局出力を選択して出力するセレクタを共用し、時分割
で各クロック出力を選択して出力することにより、回路
規模を小さくし、ＬＳＩ化した時にチップ面積を小さく
できる効果がある。
分局出力を選択して出力するセレクタを共用し、時分割
で各クロック出力を選択して出力することにより、回路
規模を小さくし、ＬＳＩ化した時にチップ面積を小さく
できる効果がある。
本実施例では、４本のクロック出力を時分割にした例で
説明を行なったが、クロック出力の本数が多い場合はど
、この効果は顕著である。また、被選択のクロック種類
が多い場合も効果は大きい。
説明を行なったが、クロック出力の本数が多い場合はど
、この効果は顕著である。また、被選択のクロック種類
が多い場合も効果は大きい。
第１図は本発明のクロック信号選択回路の回路構成図、
第２図は、第１図の動作説明の為のタイミングチャート
、第３図は、第１図の動作タイミングチャートの一例、
第４図は従来のクロック信タイミングチャートの一例で
ある。 １．２１・・・・・６段分周回路、２，３，４，２２゜
２３．２４．２５・・・・・・セレクタ回路、５，６，
７゜８・・・・・・ラッチ、９，１０，１１，１２，３
０，３１゜３２．３３・・・・・・ＡＮＤゲート、１３
・・・・・・タイミングデコーダ、１４，１５，１６，
１７，２６，２７゜２８．２９，３γ・・・・・・モー
ドレジスタ、３４・・・・・・ＯＲゲート、３５．３６
・・・・・・インバータ。 １１＼ −ｑ゛−
第２図は、第１図の動作説明の為のタイミングチャート
、第３図は、第１図の動作タイミングチャートの一例、
第４図は従来のクロック信タイミングチャートの一例で
ある。 １．２１・・・・・６段分周回路、２，３，４，２２゜
２３．２４．２５・・・・・・セレクタ回路、５，６，
７゜８・・・・・・ラッチ、９，１０，１１，１２，３
０，３１゜３２．３３・・・・・・ＡＮＤゲート、１３
・・・・・・タイミングデコーダ、１４，１５，１６，
１７，２６，２７゜２８．２９，３γ・・・・・・モー
ドレジスタ、３４・・・・・・ＯＲゲート、３５．３６
・・・・・・インバータ。 １１＼ −ｑ゛−
Claims (1)
- 複数段の分周回路と、複数のモードレジスタと、該モー
ドレジスタの設定値を時分割で選択して出力する第１の
セレクタと、該第１のセレクタの出力に従い前記分周回
路の複数の出力を選択して出力する第２のセレクタと、
前記第１のセレクタの時分割タイミングに同期して第２
のセレクタの出力をラッチする複数のラッチ回路とを含
むことを特徴とするクロック信号選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326889A JP2924030B2 (ja) | 1989-12-15 | 1989-12-15 | クロック信号選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326889A JP2924030B2 (ja) | 1989-12-15 | 1989-12-15 | クロック信号選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03186912A true JPH03186912A (ja) | 1991-08-14 |
| JP2924030B2 JP2924030B2 (ja) | 1999-07-26 |
Family
ID=18192874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326889A Expired - Lifetime JP2924030B2 (ja) | 1989-12-15 | 1989-12-15 | クロック信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924030B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211715B1 (en) | 1997-03-31 | 2001-04-03 | Nec Corporation | Semiconductor integrated circuit incorporating therein clock supply circuit |
| JP2002229667A (ja) * | 2001-02-01 | 2002-08-16 | Sony Corp | クロック生成回路およびデータ処理システム |
-
1989
- 1989-12-15 JP JP1326889A patent/JP2924030B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6211715B1 (en) | 1997-03-31 | 2001-04-03 | Nec Corporation | Semiconductor integrated circuit incorporating therein clock supply circuit |
| JP2002229667A (ja) * | 2001-02-01 | 2002-08-16 | Sony Corp | クロック生成回路およびデータ処理システム |
| JP4691791B2 (ja) * | 2001-02-01 | 2011-06-01 | ソニー株式会社 | データ処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2924030B2 (ja) | 1999-07-26 |
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