JPH05256913A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05256913A JPH05256913A JP4052573A JP5257392A JPH05256913A JP H05256913 A JPH05256913 A JP H05256913A JP 4052573 A JP4052573 A JP 4052573A JP 5257392 A JP5257392 A JP 5257392A JP H05256913 A JPH05256913 A JP H05256913A
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- input
- circuit
- terminal
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Abstract
(57)【要約】
【目的】 複数のフリップフロップ回路が直列に配置さ
れている半導体集積回路装置のテストを容易に行うため
に、システム動作モードでは本来のフリップフロップ回
路として動作し、テストモードではスルーゲート回路と
して動作するフリップフロップ回路を提供する。 【構成】 入力端子１１からの入力信号Ｓ11が３本に分
配されて、１本目は従来のフリップフロップ回路１の入
力端子Ｄに、２本目は直接排他的非論理和ゲート回路３
に、３本目は遅延回路２を介して排他的非論理和ゲート
回路３に接続される。クロック端子１２から入力される
クロック信号Ｓ12と、排他的非論理和ゲート回路３の出
力信号Ｓ11b はモード選択信号入力端子１３を有する２
−１セレクタ４に接続され、２−１セレクタ４の出力信
号Ｓ11c が従来のフリップフロップ回路１のクロック端
子ＣＫに入力される。そして、従来のフリップフロップ
回路１の出力端子ＱＡから出力する出力信号Ｓ14を出力
端子１４が出力する。
れている半導体集積回路装置のテストを容易に行うため
に、システム動作モードでは本来のフリップフロップ回
路として動作し、テストモードではスルーゲート回路と
して動作するフリップフロップ回路を提供する。 【構成】 入力端子１１からの入力信号Ｓ11が３本に分
配されて、１本目は従来のフリップフロップ回路１の入
力端子Ｄに、２本目は直接排他的非論理和ゲート回路３
に、３本目は遅延回路２を介して排他的非論理和ゲート
回路３に接続される。クロック端子１２から入力される
クロック信号Ｓ12と、排他的非論理和ゲート回路３の出
力信号Ｓ11b はモード選択信号入力端子１３を有する２
−１セレクタ４に接続され、２−１セレクタ４の出力信
号Ｓ11c が従来のフリップフロップ回路１のクロック端
子ＣＫに入力される。そして、従来のフリップフロップ
回路１の出力端子ＱＡから出力する出力信号Ｓ14を出力
端子１４が出力する。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＳＩ等の半導体集
積回路装置を構成するフリップフロップ回路に関するも
のである。
積回路装置を構成するフリップフロップ回路に関するも
のである。
【０００２】
【従来の技術】半導体集積回路装置中の論理回路には、
パルス列と同期してラッチをセットしたりリセットした
りすることが必要になる場合が多い。このようなラッチ
回路をフリップフロップ回路という。フリップフロップ
回路は、入力端子と出力端子とクロック端子を有してお
り、クロック端子に入力されるクロック信号に同期し
て、入力端子に入力されている信号の状態に応じた出力
信号を、出力端子から出力する構成になっている。
パルス列と同期してラッチをセットしたりリセットした
りすることが必要になる場合が多い。このようなラッチ
回路をフリップフロップ回路という。フリップフロップ
回路は、入力端子と出力端子とクロック端子を有してお
り、クロック端子に入力されるクロック信号に同期し
て、入力端子に入力されている信号の状態に応じた出力
信号を、出力端子から出力する構成になっている。
【０００３】従来のフリップフロップ回路を図３及び図
４に示す。図３はフリップフロップ回路の入出力端子の
関係を示す回路図であり、図４は図３の回路の動作を示
す波形図である。
４に示す。図３はフリップフロップ回路の入出力端子の
関係を示す回路図であり、図４は図３の回路の動作を示
す波形図である。
【０００４】このフリップフロップ回路は、入力端子Ｄ
に入力された信号状態を、クロック端子ＣＫに入力され
たクロック信号に同期して出力端子ＱＡに出力する。こ
の動作を図４の波形図を用いて説明すると、クロック信
号ＳCKのクロックパルスＳCK1 が立ち上がったとき、入
力端子Ｄに入力されている入力信号ＳD はＬｏｗなの
で、クロックパルスＳCK1 の立上りに同期して、出力端
子ＱＡの出力信号ＳQAにＬｏｗを出力する。そして、ク
ロックパルスＳCK1 とＳCK2 の間でＳD はＨｉｇｈにな
るが、この状態の変化にＳQAが応答するのは、ＳCK2 が
立ち上がったときである。同様に、ＳCK2 とＳCK3 の間
でＳD がＬｏｗに変化するが、この状態の変化にＳQAが
応答するのは、ＳCK3 が立ち上がったときである。
に入力された信号状態を、クロック端子ＣＫに入力され
たクロック信号に同期して出力端子ＱＡに出力する。こ
の動作を図４の波形図を用いて説明すると、クロック信
号ＳCKのクロックパルスＳCK1 が立ち上がったとき、入
力端子Ｄに入力されている入力信号ＳD はＬｏｗなの
で、クロックパルスＳCK1 の立上りに同期して、出力端
子ＱＡの出力信号ＳQAにＬｏｗを出力する。そして、ク
ロックパルスＳCK1 とＳCK2 の間でＳD はＨｉｇｈにな
るが、この状態の変化にＳQAが応答するのは、ＳCK2 が
立ち上がったときである。同様に、ＳCK2 とＳCK3 の間
でＳD がＬｏｗに変化するが、この状態の変化にＳQAが
応答するのは、ＳCK3 が立ち上がったときである。
【０００５】そして、半導体集積回路装置中には、図５
に示すように、複数の組合せ回路から構成される論理回
路中に、上記したフリップフロップ回路が複数段、各々
の入力端子と出力端子を介して直列に設けられている。
に示すように、複数の組合せ回路から構成される論理回
路中に、上記したフリップフロップ回路が複数段、各々
の入力端子と出力端子を介して直列に設けられている。
【０００６】
【発明が解決しようとする課題】しかしながら従来のフ
リップフロップ回路は、入力端子Ｄに入力された信号の
状態が変化しても、クロック端子ＣＫにクロックパルス
を入力しないと出力端子ＱＡの出力信号の状態が変化し
ないので、フリップフロップ回路を含む、ＬＳＩ等の半
導体集積回路装置全体をテストする場合、システムクロ
ック信号を何度も入力してフリップフロップ回路を動作
させ、その出力を決定させる必要があった。
リップフロップ回路は、入力端子Ｄに入力された信号の
状態が変化しても、クロック端子ＣＫにクロックパルス
を入力しないと出力端子ＱＡの出力信号の状態が変化し
ないので、フリップフロップ回路を含む、ＬＳＩ等の半
導体集積回路装置全体をテストする場合、システムクロ
ック信号を何度も入力してフリップフロップ回路を動作
させ、その出力を決定させる必要があった。
【０００７】例えば、図５に示される構成を有する半導
体集積回路装置の場合、外部入力端子１０１に入力した
信号を複数の組合わせ回路で処理した結果は、システム
クロック信号を２回入力して２個のフリップフロップ回
路を動作させてやらないと、外部出力端子１０２から観
測することができない。実際の半導体集積回路装置はも
っと多くのフリップフロップ回路から構成されており、
テストモード時に何回もシステムクロック信号を入力す
る必要が生じた結果、テストを非常に困難にしている。
体集積回路装置の場合、外部入力端子１０１に入力した
信号を複数の組合わせ回路で処理した結果は、システム
クロック信号を２回入力して２個のフリップフロップ回
路を動作させてやらないと、外部出力端子１０２から観
測することができない。実際の半導体集積回路装置はも
っと多くのフリップフロップ回路から構成されており、
テストモード時に何回もシステムクロック信号を入力す
る必要が生じた結果、テストを非常に困難にしている。
【０００８】
【課題を解決するための手段】この発明は以上述べたよ
うな、テストモード時に何回もシステムクロック信号を
入力しなければテストできないという問題点を解決する
ために、この発明の半導体集積回路装置は、入力端子
と、クロック端子と、前記入力端子から入力された第１
の信号を遅延して出力する遅延回路と、前記第１の信号
と前記遅延された第１の信号の排他的非論理和を第２の
信号として出力する排他的非論理和ゲート回路と、前記
クロック端子から入力される第３の信号と前記第２の信
号を入力し前記第２の信号か或いは前記第３の信号の一
方を選択して出力するセレクタ回路と、前記セレクタ回
路に設けられ且つ前記第２の信号か第３の信号かの選択
を行うモード選択信号を入力するモード選択信号入力端
子と、前記モード選択信号によって選択された前記第２
或いは第３の信号に同期して前記第１の信号の状態に応
じた出力信号を発生させる処理部と、前記出力信号を外
部に出力する出力端子と、から成る複数のフリップフロ
ップ回路を有し、前記複数のフリップフロップ回路が有
する前記各モード選択信号入力端子に同一の前記モード
選択信号が入力される様にしたものである。
うな、テストモード時に何回もシステムクロック信号を
入力しなければテストできないという問題点を解決する
ために、この発明の半導体集積回路装置は、入力端子
と、クロック端子と、前記入力端子から入力された第１
の信号を遅延して出力する遅延回路と、前記第１の信号
と前記遅延された第１の信号の排他的非論理和を第２の
信号として出力する排他的非論理和ゲート回路と、前記
クロック端子から入力される第３の信号と前記第２の信
号を入力し前記第２の信号か或いは前記第３の信号の一
方を選択して出力するセレクタ回路と、前記セレクタ回
路に設けられ且つ前記第２の信号か第３の信号かの選択
を行うモード選択信号を入力するモード選択信号入力端
子と、前記モード選択信号によって選択された前記第２
或いは第３の信号に同期して前記第１の信号の状態に応
じた出力信号を発生させる処理部と、前記出力信号を外
部に出力する出力端子と、から成る複数のフリップフロ
ップ回路を有し、前記複数のフリップフロップ回路が有
する前記各モード選択信号入力端子に同一の前記モード
選択信号が入力される様にしたものである。
【０００９】そして、セレクタ回路が、システム動作モ
ード時には第３の信号を選択し、テストモード時には第
２の信号を選択するようにしたものである。
ード時には第３の信号を選択し、テストモード時には第
２の信号を選択するようにしたものである。
【００１０】
【作用】システム動作モード時には、クロック端子から
入力された通常のクロック信号である第３の信号がセレ
クタ回路によって選択されるので、この第３の信号に同
期して処理部が第１の信号の状態に応じた出力信号を発
生させる。つまり、システム動作モード時には本来のフ
リップフロップ回路として動作する。
入力された通常のクロック信号である第３の信号がセレ
クタ回路によって選択されるので、この第３の信号に同
期して処理部が第１の信号の状態に応じた出力信号を発
生させる。つまり、システム動作モード時には本来のフ
リップフロップ回路として動作する。
【００１１】一方テストモード時には、フリップフロッ
プ回路内部において、入力端子への入力信号から生成さ
れた第２の信号がセレクタ回路によって選択されるの
で、この第２の信号に同期して処理部が第１の信号の状
態に応じた出力信号を発生させる。つまり、入力信号と
遅延回路によって遅延された入力信号の排他的非論理和
が、処理部に第３の信号として入力されるので、入力端
子に入力された信号が変化すると直ちに、処理部にも第
３の信号が入力される。その結果、テストモード時に
は、フリップフロップ回路の通常の動作を処理部が行い
つつ、見かけ上は単なるスルーゲート回路として動作す
る。
プ回路内部において、入力端子への入力信号から生成さ
れた第２の信号がセレクタ回路によって選択されるの
で、この第２の信号に同期して処理部が第１の信号の状
態に応じた出力信号を発生させる。つまり、入力信号と
遅延回路によって遅延された入力信号の排他的非論理和
が、処理部に第３の信号として入力されるので、入力端
子に入力された信号が変化すると直ちに、処理部にも第
３の信号が入力される。その結果、テストモード時に
は、フリップフロップ回路の通常の動作を処理部が行い
つつ、見かけ上は単なるスルーゲート回路として動作す
る。
【００１２】よって、このフリップフロップ回路が複数
配置されている半導体集積回路装置の場合、これら複数
のフリップフロップ回路がテストモードを選択すれば、
外部からシステムクロック信号を入力することなく、外
部入力端子から入力された信号の結果が外部出力端子か
ら出力される。
配置されている半導体集積回路装置の場合、これら複数
のフリップフロップ回路がテストモードを選択すれば、
外部からシステムクロック信号を入力することなく、外
部入力端子から入力された信号の結果が外部出力端子か
ら出力される。
【００１３】
【実施例】図１は、この発明による半導体集積回路装置
中の単一のフリップフロップ回路を示す回路図であっ
て、処理部としてクロック端子ＣＫに入力される信号に
同期して入力信号の状態に応じた出力信号を発生させる
処理を行う従来のフリップフロップ回路１を用い、他に
遅延回路２、排他的非論理和ゲート回路３及び２−１セ
レクタ４から構成されている。そして、この発明のフリ
ップフロップ回路は入力端子１１、クロック端子１２、
モード選択信号入力端子１３および出力端子１４を有し
ている。図１に示されるように、入力端子１１からの入
力信号Ｓ11が３本に分配され、１本目は従来のフリップ
フロップ回路１の入力端子Ｄに、２本目は直接排他的非
論理和ゲート回路３に、３本目は遅延回路２を介して排
他的非論理和ゲート回路３に接続される。クロック端子
１２から入力されるクロック信号Ｓ12と、排他的非論理
和ゲート回路３の出力信号Ｓ11b はモード選択信号入力
端子１３を有する２−１セレクタ４に接続され、２−１
セレクタ４の出力信号Ｓ11c がフリップフロップ回路１
のクロック端子ＣＫに入力される。そして、従来のフリ
ップフロップ回路１の出力端子ＱＡから出力する出力信
号Ｓ14を出力端子１４が出力する。
中の単一のフリップフロップ回路を示す回路図であっ
て、処理部としてクロック端子ＣＫに入力される信号に
同期して入力信号の状態に応じた出力信号を発生させる
処理を行う従来のフリップフロップ回路１を用い、他に
遅延回路２、排他的非論理和ゲート回路３及び２−１セ
レクタ４から構成されている。そして、この発明のフリ
ップフロップ回路は入力端子１１、クロック端子１２、
モード選択信号入力端子１３および出力端子１４を有し
ている。図１に示されるように、入力端子１１からの入
力信号Ｓ11が３本に分配され、１本目は従来のフリップ
フロップ回路１の入力端子Ｄに、２本目は直接排他的非
論理和ゲート回路３に、３本目は遅延回路２を介して排
他的非論理和ゲート回路３に接続される。クロック端子
１２から入力されるクロック信号Ｓ12と、排他的非論理
和ゲート回路３の出力信号Ｓ11b はモード選択信号入力
端子１３を有する２−１セレクタ４に接続され、２−１
セレクタ４の出力信号Ｓ11c がフリップフロップ回路１
のクロック端子ＣＫに入力される。そして、従来のフリ
ップフロップ回路１の出力端子ＱＡから出力する出力信
号Ｓ14を出力端子１４が出力する。
【００１４】まず、排他的非論理和ゲート回路３の働き
を、図６（ａ），（ｂ）を用いて説明する。図６（ａ）
は、排他的非論理和ゲート回路の回路記号を示す図であ
り、図６（ｂ）は、その真理値表である。これらの図か
らわかるように、排他的非論理和ゲート回路は、入力端
子Ａ，Ｂそれぞれに入力された信号の状態が等しいと
き、出力端子Ｙに信号を出力する。
を、図６（ａ），（ｂ）を用いて説明する。図６（ａ）
は、排他的非論理和ゲート回路の回路記号を示す図であ
り、図６（ｂ）は、その真理値表である。これらの図か
らわかるように、排他的非論理和ゲート回路は、入力端
子Ａ，Ｂそれぞれに入力された信号の状態が等しいと
き、出力端子Ｙに信号を出力する。
【００１５】次に、このフリップフロップ回路の動作に
ついて説明する。
ついて説明する。
【００１６】モード選択信号入力端子１３に入力される
信号がシステム動作モードになっている場合は、２−１
セレクタ４がクロック信号Ｓ12を選択し、クロック信号
Ｓ12がセレクタ４を通って従来のフリップフロップ回路
１のクロック端子ＣＫに接続される。つまり、Ｓ11c ＝
Ｓ12となる。このため、実施例の回路は従来のフリップ
フロップ回路と同じ動作を行う。
信号がシステム動作モードになっている場合は、２−１
セレクタ４がクロック信号Ｓ12を選択し、クロック信号
Ｓ12がセレクタ４を通って従来のフリップフロップ回路
１のクロック端子ＣＫに接続される。つまり、Ｓ11c ＝
Ｓ12となる。このため、実施例の回路は従来のフリップ
フロップ回路と同じ動作を行う。
【００１７】モード選択信号入力端子１３に入力される
信号がテストモードになっている場合は、２−１セレク
タ４が排他的非論理和ゲート回路３の出力信号Ｓ11b を
選択し、出力信号Ｓ11b がセレクタ４を通って従来のフ
リップフロップ回路１のクロック端子ＣＫに接続され
る。つまり、Ｓ11c ＝Ｓ11b となる。
信号がテストモードになっている場合は、２−１セレク
タ４が排他的非論理和ゲート回路３の出力信号Ｓ11b を
選択し、出力信号Ｓ11b がセレクタ４を通って従来のフ
リップフロップ回路１のクロック端子ＣＫに接続され
る。つまり、Ｓ11c ＝Ｓ11b となる。
【００１８】このときの、この実施例の回路の動作を図
２を用いて説明する。図２は、テストモード時における
動作を示す波形図である。時間Ａの時点で入力信号Ｓ11
が“Ｈ”レベルに立上り、更に時間Ｂの時点で“Ｌ”レ
ベルに立下がる場合を考える。遅延回路２によって信号
がτ時間だけ遅延させられるものとすると、遅延回路２
の出力信号Ｓ11a のレベルは時間Ａ＋τの時点で“Ｈ”
レベルに立上り、時間Ｂ＋τの時点で“Ｌ”レベルに立
下がる。この時、入力信号Ｓ11と出力信号Ｓ11a を入力
する排他的非論理和ゲート回路３の出力信号Ｓ11b は、
時間Ａで“Ｌ”レベルで立下り、時間Ａ＋τで“Ｈ”レ
ベルに立上り、更に時間Ｂで“Ｌ”レベルに立下り、時
間Ｂ＋τで“Ｈ”レベルに立上る。２−１セレクタ４の
出力信号Ｓ11C も出力信号Ｓ11b と同じ変化をするの
で、その結果、従来のフリップフロップ回路１のクロッ
ク端子ＣＫにはクロック信号が入力されたことになり、
出力端子ＱＡの出力信号Ｓ14は、時間Ａ＋τの時点で
“Ｈ”レベルに立上り、更に時間Ｂ＋τの時点で“Ｌ”
レベルに立下がる。すなわち、このフリップフロップ回
路は見かけ上、入力端子１１に入力された信号Ｓ11が時
間τだけ遅延されて出力端子１４に出力信号Ｓ14として
出力されるスルーゲート回路として動作する。
２を用いて説明する。図２は、テストモード時における
動作を示す波形図である。時間Ａの時点で入力信号Ｓ11
が“Ｈ”レベルに立上り、更に時間Ｂの時点で“Ｌ”レ
ベルに立下がる場合を考える。遅延回路２によって信号
がτ時間だけ遅延させられるものとすると、遅延回路２
の出力信号Ｓ11a のレベルは時間Ａ＋τの時点で“Ｈ”
レベルに立上り、時間Ｂ＋τの時点で“Ｌ”レベルに立
下がる。この時、入力信号Ｓ11と出力信号Ｓ11a を入力
する排他的非論理和ゲート回路３の出力信号Ｓ11b は、
時間Ａで“Ｌ”レベルで立下り、時間Ａ＋τで“Ｈ”レ
ベルに立上り、更に時間Ｂで“Ｌ”レベルに立下り、時
間Ｂ＋τで“Ｈ”レベルに立上る。２−１セレクタ４の
出力信号Ｓ11C も出力信号Ｓ11b と同じ変化をするの
で、その結果、従来のフリップフロップ回路１のクロッ
ク端子ＣＫにはクロック信号が入力されたことになり、
出力端子ＱＡの出力信号Ｓ14は、時間Ａ＋τの時点で
“Ｈ”レベルに立上り、更に時間Ｂ＋τの時点で“Ｌ”
レベルに立下がる。すなわち、このフリップフロップ回
路は見かけ上、入力端子１１に入力された信号Ｓ11が時
間τだけ遅延されて出力端子１４に出力信号Ｓ14として
出力されるスルーゲート回路として動作する。
【００１９】時間Ａの時点で入力信号が“Ｌ”レベルに
立下り、更に時間Ｂの時点で“Ｈ”レベルに立ち上がる
場合も同様に動作し、入力信号Ｓ11と遅延回路２の出力
信号Ｓ11a の信号状態が異なる、時間Ａ→Ａ＋τおよび
Ｂ→Ｂ＋τの間だけ出力信号Ｓ11b が“Ｌ”レベルとな
る。この結果、時間Ａ＋τおよびＢ＋τに従来のフリッ
プフロップ回路のクロック端子ＣＫにクロック信号が入
力されることになり、入力端子１１に入力された信号Ｓ
11が時間τだけ遅延されて出力端子１４に出力信号Ｓ14
として出力されるスルーゲート回路として動作すること
になる。
立下り、更に時間Ｂの時点で“Ｈ”レベルに立ち上がる
場合も同様に動作し、入力信号Ｓ11と遅延回路２の出力
信号Ｓ11a の信号状態が異なる、時間Ａ→Ａ＋τおよび
Ｂ→Ｂ＋τの間だけ出力信号Ｓ11b が“Ｌ”レベルとな
る。この結果、時間Ａ＋τおよびＢ＋τに従来のフリッ
プフロップ回路のクロック端子ＣＫにクロック信号が入
力されることになり、入力端子１１に入力された信号Ｓ
11が時間τだけ遅延されて出力端子１４に出力信号Ｓ14
として出力されるスルーゲート回路として動作すること
になる。
【００２０】この実施例のフリップフロップ回路におい
ては、システム動作モード時のクロック信号と、排他的
非論理和ゲート回路によって入力信号から形成されたテ
ストモード時のクロック信号を、モード選択信号入力端
子を有する２−１セレクタに接続し、この２−１セレク
タの出力信号をクロック信号として従来のフリップフロ
ップ回路のクロック端子に入力している。
ては、システム動作モード時のクロック信号と、排他的
非論理和ゲート回路によって入力信号から形成されたテ
ストモード時のクロック信号を、モード選択信号入力端
子を有する２−１セレクタに接続し、この２−１セレク
タの出力信号をクロック信号として従来のフリップフロ
ップ回路のクロック端子に入力している。
【００２１】しかしながら、この発明のセレクタ回路の
構成はこれに限定されるものではなく、セレクタ回路が
二本の入力端子と、二本の出力端子、およびモード選択
信号入力端子を有し、システム動作モード時のクロック
信号と入力信号をそれぞれの入力端子に入力し、モード
選択信号によって、システム動作時のクロック信号を、
そのままフリップフロップ回路のクロック端子に接続す
る出力端子に出力するか、入力信号を、前記した遅延回
路と排他的非論理和ゲート回路からなる、テストモード
時のクロック信号を形成する手段を介してフリップフロ
ップ回路のクロック端子に接続する出力端子に出力する
かを選択する構成にしても、同様の効果を得ることがで
きる。
構成はこれに限定されるものではなく、セレクタ回路が
二本の入力端子と、二本の出力端子、およびモード選択
信号入力端子を有し、システム動作モード時のクロック
信号と入力信号をそれぞれの入力端子に入力し、モード
選択信号によって、システム動作時のクロック信号を、
そのままフリップフロップ回路のクロック端子に接続す
る出力端子に出力するか、入力信号を、前記した遅延回
路と排他的非論理和ゲート回路からなる、テストモード
時のクロック信号を形成する手段を介してフリップフロ
ップ回路のクロック端子に接続する出力端子に出力する
かを選択する構成にしても、同様の効果を得ることがで
きる。
【００２２】以上、この発明の半導体集積回路装置中の
単一のフリップフロップ回路についてのみ説明したが、
図７に示すように、この半導体集積回路装置中には上記
構造のフリップフロップ回路が入力端子１１と出力端子
１４を介して直列に配置されており、各々のフリップフ
ロップ回路のモード選択信号入力端子１３には、同一の
モード選択信号Ｓ13が入力されている。
単一のフリップフロップ回路についてのみ説明したが、
図７に示すように、この半導体集積回路装置中には上記
構造のフリップフロップ回路が入力端子１１と出力端子
１４を介して直列に配置されており、各々のフリップフ
ロップ回路のモード選択信号入力端子１３には、同一の
モード選択信号Ｓ13が入力されている。
【００２３】テストモード時には各モード選択信号入力
端子１３に、テストモードを選択したモード選択信号が
入力される。その結果、外部入力端子１０１に入力され
た信号は、外部からクロック信号を入力することなく、
外部出力端子１０２から出力される。
端子１３に、テストモードを選択したモード選択信号が
入力される。その結果、外部入力端子１０１に入力され
た信号は、外部からクロック信号を入力することなく、
外部出力端子１０２から出力される。
【００２４】
【発明の効果】以上詳細に説明したように、この発明に
よれば、モード選択信号入力端子への入力信号を切り替
えることによって、システム動作モード時には通常のフ
リップフロップ回路として動作し、テストモード時には
見かけ上、スルーゲート回路として動作する回路が得ら
れる。このため、発明のフリップフロップ回路を有する
半導体集積回路装置全体をテストする場合、このフリッ
プフロップ回路にフリップフロップ回路本来の動作をさ
せ且つ、単なる組合せゲート回路として動作させること
が可能となるため、このフリップフロップ回路を含めた
半導体集積回路装置全体のテストが非常に容易になる。
よれば、モード選択信号入力端子への入力信号を切り替
えることによって、システム動作モード時には通常のフ
リップフロップ回路として動作し、テストモード時には
見かけ上、スルーゲート回路として動作する回路が得ら
れる。このため、発明のフリップフロップ回路を有する
半導体集積回路装置全体をテストする場合、このフリッ
プフロップ回路にフリップフロップ回路本来の動作をさ
せ且つ、単なる組合せゲート回路として動作させること
が可能となるため、このフリップフロップ回路を含めた
半導体集積回路装置全体のテストが非常に容易になる。
【００２５】そして、この発明の半導体集積回路装置に
含まれるフリップフロップ回路のモード選択信号入力端
子を、すべて接続して半導体集積回路装置の外部に出せ
るので、上記テスト用のスルーゲート回路としての動作
の選択に必要な付加端子は、一つで済む。
含まれるフリップフロップ回路のモード選択信号入力端
子を、すべて接続して半導体集積回路装置の外部に出せ
るので、上記テスト用のスルーゲート回路としての動作
の選択に必要な付加端子は、一つで済む。
【図１】この発明の実施例中のフリップフロップ回路の
回路図である。
回路図である。
【図２】図１の回路の、テストモード時における動作を
示す波形図である。
示す波形図である。
【図３】従来のフリップフロップ回路の回路図である。
【図４】図３の回路の動作を示す波形図である。
【図５】従来のフリップフロップ回路を含んだ半導体集
積回路装置の構成を示した図である。
積回路装置の構成を示した図である。
【図６】排他的非論理和ゲート回路の回路記号と真理値
表である。
表である。
【図７】この発明の実施例の半導体集積回路装置の構成
を示した図である。
を示した図である。
１ 従来のフリップフロップ回路 ２ 遅延回路 ３ 排他的非論理和ゲート回路 ４ ２−１セレクタ １１ 入力端子 １２ クロック端子 １３ モード選択信号入力端子 １４ 出力端子
Claims (2)
- 【請求項１】 入力端子と、クロック端子と、前記入力
端子から入力された第１の信号を遅延して出力する遅延
回路と、前記第１の信号と前記遅延された第１の信号の
排他的非論理和を第２の信号として出力する排他的非論
理和ゲート回路と、前記クロック端子から入力される第
３の信号と前記第２の信号を入力し前記第２の信号か或
いは前記第３の信号の一方を選択して出力するセレクタ
回路と、前記セレクタ回路に設けられ且つ前記第２の信
号か第３の信号かの選択を行うモード選択信号が入力さ
れるモード選択信号入力端子と、前記モード選択信号に
よって選択された前記第２或いは第３の信号に同期して
前記第１の信号の状態に応じた出力信号を発生させる処
理部と、前記出力信号を外部に出力する出力端子と、か
ら成るフリップフロップ回路を複数有し、 前記複数のフリップフロップ回路が有する前記各モード
選択信号入力端子に同一の前記モード選択信号が入力さ
れることを特徴とする半導体集積回路装置。 - 【請求項２】 入力端子と、クロック端子と、前記入力
端子から入力された第１の信号を遅延して出力する遅延
回路と、前記第１の信号と前記遅延された第１の信号の
排他的非論理和を第２の信号として出力する排他的非論
理和ゲート回路と、前記クロック端子から入力される第
３の信号と前記第２の信号を入力し前記第２の信号か或
いは前記第３の信号の一方を選択してクロック信号とし
て出力するセレクタ回路と、前記セレクタ回路によって
選択された前記クロック信号に同期して前記第１の信号
の状態に応じた出力信号を発生させる処理部と、前記出
力信号を外部に出力する出力端子と、から成るフリップ
フロップ回路を複数有し、前記複数のフリップフロップ
回路が前記第２の信号か或いは前記第３の信号かの選択
において同一の選択を行うことを特徴とする半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052573A JPH05256913A (ja) | 1992-03-11 | 1992-03-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4052573A JPH05256913A (ja) | 1992-03-11 | 1992-03-11 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05256913A true JPH05256913A (ja) | 1993-10-08 |
Family
ID=12918556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4052573A Pending JPH05256913A (ja) | 1992-03-11 | 1992-03-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05256913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003515747A (ja) * | 1999-11-29 | 2003-05-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 回路の単一ピンにテストパターンを供給する方法及び集積回路 |
| JP2011257278A (ja) * | 2010-06-09 | 2011-12-22 | Fujitsu Ltd | 半導体集積回路 |
-
1992
- 1992-03-11 JP JP4052573A patent/JPH05256913A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003515747A (ja) * | 1999-11-29 | 2003-05-07 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 回路の単一ピンにテストパターンを供給する方法及び集積回路 |
| JP2011257278A (ja) * | 2010-06-09 | 2011-12-22 | Fujitsu Ltd | 半導体集積回路 |
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