JPH0476473A - 論理比較回路 - Google Patents

論理比較回路

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JPH0476473A JP2189716A JP18971690A JPH0476473A JP H0476473 A JPH0476473 A JP H0476473A JP 2189716 A JP2189716 A JP 2189716A JP 18971690 A JP18971690 A JP 18971690A JP H0476473 A JPH0476473 A JP H0476473A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明はＩＣ試験装置に用いられる論理比較回路に関
する。
「従来の技術」 第４図に従来の論理比較回路を示す。図中１０は被試験
ＩＣ１２０はこの被試験ＩＣｌ０から出力される被試験
信号Ｐ　ＴＥＮＴを低速の複数の信号Ｐ、、Ｐ、、ＰＣ
・・・に分岐する第１インターリーブ回路、３０は期待
値バクーン信号Ｑ、ア□を低速の複数の信号Ｑａ、Ｑ、
、Ｑｃ・・・に分岐する第２インターリーブ回路、４０
は第１インターリーブ回路２０と第２インターリーブ回
路３０で周波数の低い信号に変換した被試験信号と期待
値パターン信号とを比較し、一致不−敗を判定する比較
回路、５０は比較結果を元の周期の信号に逆変換する周
期変換回路をそれぞれ示す。
第１インターリーブ回路２０及び第２インターリーブ回
路３０はこの例では３個のデータラッチ回路２１，２２
．２３及び３１，３２．３３を用いて被試験信号Ｐ、。
７と期待値パターン信号Ｑｓｔ＾Ｈを３倍の周期３Ｔを
持つ低速信号Ｐ、。
Ｐ、、ＰＣ及びＱ、、Ｑ、、Ｑｃに分岐し、この低速の
信号Ｐ、、Ｐ、、Ｐｅ及びＱ、、Ｑ、。
Ｑｃをそれぞれ比較回路４ｏで論理を比較し、被試験信
号Ｐ、、Ｐ１　Ｐｃ・・・が期待値パターン信号Ｑ、、
Ｑ、、Ｑｃ・・・の論理と一致するが否がを試験する。
各比較回路は排他的論理和回路４１．４２．４３によっ
て構成することができ、その各比較結果は周期変換回路
５０で再び元の周期の信号に変換し判定結果ＰＭ　　（
第５図Ｈ）として出力する。
つまり従来の論理比較回路は被試験信号Ｐ、。。
及び期待値パターン信号Ｑ　ｒｙＡＮをそれぞれ３倍の
周期を持つ低速信号に変換し、長い周期を持つ低速信号
の状態で論理比較を行なう構造としている。
その理由は被試験信号Ｐ　ＴＥＳＴの位相が試験中に変
化するからである。つまり試験中に被試験ＩＣ１０に与
える試験パターン信号の位相を変化させ、入力信号の位
相の変化に対して正常に動作する位相の範囲を見る試験
項目がある。
このために被試験ｒｃＩｏがら出力される被試験信号Ｐ
　ＴＥＳＴの位相も変化するから、期待値パターン信号
Ｑ　５ｔＡＮとの位相もずれる。よって高速信号のまま
論理比較を行なうと被試験信号ｐｙＦｓｔのサイクルと
期待値パターン信号のサイクルの関係がずれて対応する
サイクル同士の比較を行なうことができなくなるおそれ
がある。
このような理由から従来は被試験信号Ｐ　ｙＥｓｙと期
待値パターン信号Ｑ　５ｒｈＮの双方を周期が長い信号
に変換し、比較できる期間を延長し、比較するサイクル
の関係がずれてしまうことを防止している。
また比較する信号の周期を長く採ることによって、信号
を低速化し、低速信号同士を比較することによって、安
価な回路素子を用いて高速信号の論理比較を行なえるよ
うにも考慮している。
「発明が解決しようとする課題」 従来の回路構成によればインターリーブ回路が２個必要
となり、回路規模が大きくなってしまう欠点がある。
この発明の目的は回路規模を小さくすることができる論
理比較回路の構成を提案するものである。
「課題を解決するための手段」 この発明においては被試験信号をインターリーブ回路に
よって多相の低速信号に変換すると共に、この多相の低
迷信号のそれぞれの相の信号を期待値パターン信号に同
期したシステムクロックから生成した多相パルスによっ
て打抜き、この打抜いた信号の論理和をとって期待値パ
ターン信号に同期した元の周期の信号に変換し、この信
号と期待値パターン信号とを論理比較するように構成し
たものである。
この発明の構成によればインターリーブ回路が１個で済
むため回路規模を小さくすることができる。
「実施例」 第１図にこの発明の一実施例を示す。第１図において１
０は被試験ｔＣ１２０はインターリーブ回路、５０は周
期変換回路、４０は比較回路を示す。
つまりこの発明においては被試験ＩＣｌ０から出力され
る被試験信号ＰＴＥＳＴをインターリーブ回路２０にお
いて、多相の低速信号Ｅ、　、　Ｅ、　。
Ｅｘに変換する。この例ではインターリーブ回路２０に
３個のラッチ回路２１，２２．２３を設け、被試験信号
Ｐ　ＴＥＮＴをクロックＣＫ、に同期した３相の低速信
号Ｅ、、Ｅ、、Ｅ、に変換した場合を示す。
低速信号ＥＩ、Ｅｚ　、Ｆ３はそれぞれ被試験信号ｐ　
ｔｉｓｔの３倍の周期３Ｔを有する。この低速信号Ｅ＋
　、Ｅｚ　、Ｆ３を期待値パターン信号ＱｓｙａＮに同
期した多相パルスＦ＋　、Ｆｚ、Ｆ２で打抜く、つまり
周期変換回路５０はゲート５１，５２．５３と、多相パ
ルス発生器５４と、論理和ゲート５５とによって構成さ
れる。
多相パルス発生器５４はカウンタによって構成すること
ができ、第２図Ｎに示す期待値パターン信号Ｑ　ｓ丁＾
Ｈに同期したシステムクロックＣＫ、を計数して第２図
Ｇ、Ｈ，Ｉに示す多相パルスＦ、。
Ｆ、、Ｆ、を生成する。
ゲー）５１，５２．５３の各一方の入力端子には第１イ
ンターリーブ回路２０からインターリーブにより低速化
された低速信号Ｅ、、Ｅ、、Ｅ３（第２図Ｃ，Ｄ、　　
Ｅ）を供給し、この低速信号Ｅ、、Ｅ、、Ｂ３を多相パ
ルスＦ、、Ｆ、、Ｆ。
によって打抜き、ゲ・−ト５１，５２．５３の出力側に
多相パルスＦ、、Ｆ、、Ｆ３に同期した信号に＋　、　
Ｇｔ　、　Ｇｚ　　（第２図Ｊ、　Ｋ、　Ｌ）を得る。
この信号Ｇ、、Ｇ２．Ｇ３をオアゲート５５にて論理和
をとりオアゲート５５の出力側に第２図Ｍに示す連続し
た高速信号Ｐ、を得る。
第２図Ｎに示す期待値パターン信号Ｑ　５ＷＡＮはラッ
チ回路６０において第２図Ｏに示すシステムクロックＣ
Ｋ、によって整時され、ランチ回路６０からシステムク
ロックＣＫ、に同期した期待値パターン信号ＱＱｓｔｓ
Ｎ（第２図Ｐ）を得、この期待値パター・ン信号ＱＱｓ
ｒＡ＋ｉを論理比較回路４０に与え、比較回路４０にお
いて周期変換回路５０から出力される高速信号Ｐ、と比
較される。
つまり高速信号ＰｓはシステムクロックＣＫ　ｚと同期
しており、また期待値パターン信号ＱＱｓｒ□もシステ
ムクロックＣＫ　３　と同期しているから相互に同期し
ており、高速信号Ｐ、と期待値パターン信号ｑ［］５ｔ
Ａｓは間違いなく論理比較することができる。
第２図Ｑに示す信号Ｐ９はその論理比較結果を示す。
上述したようにこの発明によれば被試験信号ＰＴ０Ｔを
一旦低速信号Ｅ３．Ｅｚ、Ｅｓに変換し、この低速信号
Ｅ１．Ｅｘ　、Ｅ、ｌを期待値パターン信号Ｑ　５ＴＡ
Ｈに同期したシステムクロックＣＫ　ｔによって高速信
号Ｐ、、に変換したからこの高速信号ＰＭは期待値パタ
ーン信号ＱＱ３’ｒＡＮと同期がとれている。よってこ
の高速信号Ｐｘと期待値パターン信号ＱＱＳＴＡＮとを
論理比較することができる。
このようにこの発明によれば期待値パターン信号Ｑｓｒ
。を低迷信号に変換しなくて済むから、インターリーブ
回路を１組で済ませることができ回路規模を小さくする
ことができる利点が得られる。
第３図はこの発明の他の実施例を示す。この例では分岐
条件検出回１７０を設け、この分岐条件検出回路７０に
おいて分岐条件を検出できるように構成した場合を示す
。
分岐条件としては例えば時計用ＩＣの場合、初期設定条
件が揃った時点から時刻の刻時動作を開始させ、その刻
時動作が正常に実行されるか否かを試験しなければなら
ない。
このような場合、分岐条件検出回路７０に期待値パター
ンの初期値を与え、第１インターリーブ回路２０から出
力される被試験信号Ｐ　ＴＥＮＴの低速信号Ｅ１．ＥＸ
　、Ｅ３が期待値パターン信号Ｑ　ｓｙ□の初期値と一
致するか否かを監視し、一致が検出された時点から試験
を開始させるように構成した場合を示す。
その他の構成は第１図の実施例と同しである。
「発明の効果」 以上説明したように、この発明によれば被試験信号ｐｔ
ｔｓｔだけを低速信号Ｅ＋　、　Ｅｘ　、Ｅ３に変換し
、この低速信号Ｅ、、Ｅｔ、Ｅ、を期待値パターン信号
Ｑ、アＡＮと同期したシステムクロックＣＫ、で打抜き
、高速信号Ｐ、に変換したから、この高速信号Ｐ、と期
待値バクーン信号とは同期がとれている。
従って期待値パターン信号Ｑ　９ＴＡＮを低速信号に変
換することな（高速信号のまま被試験信号と比較を行な
うことができる。よって高速信号を低速信号に変換する
インターリーブ回路を１組で済ませることができるから
回路規模を小さくすることができ、この結果コストダウ
ンが期待できる利点が得られる。
【図面の簡単な説明】
第１図はこの発明の一実施例を示すブロック図、第２図
はその動作を説明するための波形図、第３図はこの発明
の他の実施例を示すブロック図、第４図は従来の技術を
説明するためのブロック図、第５図はその動作を説明す
るための波形図である。 １０：被試験ＩＣ１２０；第１インターリーブ回路、４
０：比較回路、５０：周期変換回路。

Claims (1)

    【特許請求の範囲】
  1. （１）Ａ、被試験信号を比較クロックに同期して複数の
    ラッチ回路にラッチさせ、低い周波数 を持つ複数の信号に分岐するインターリーブ回路と、 Ｂ、期待値信号に同期した多相パルスを発生させる多相
    パルス発生回路と、 Ｃ、この多相パルス発生回路から出力される多相パルス
    によって上記インターリーブ回路で取出した低速信号を
    抽出し、高速信号に変換する周期変換回路と、 Ｄ、この周期変換回路で変換した高速信号を期待値パタ
    ーン信号と比較し、被試験信号の良否を判定する比較回
    路と、 によって構成した論理比較回路。
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