JPH052051A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPH052051A JPH052051A JP3040215A JP4021591A JPH052051A JP H052051 A JPH052051 A JP H052051A JP 3040215 A JP3040215 A JP 3040215A JP 4021591 A JP4021591 A JP 4021591A JP H052051 A JPH052051 A JP H052051A
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- JP
- Japan
- Prior art keywords
- test
- clock
- clock pulse
- clock pulses
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 １テストサイクル中に周期が異なるクロック
パルスを発生させる。 【構成】 複数の試験パターン発生系路を使って、立上
り及び立下りの周期が異なる複数のクロックパルスＰC1
とＰC2を生成させ、この二つのクロックパルスを論理和
ゲートで論理和をとり、一つのクロックパルスを得る。
このクロックパルスＰC1とＰC2は周期が異なっており、
この周期の違によって１テストサイクル中に、異なる周
期が存在するクロックパルス得る。
パルスを発生させる。 【構成】 複数の試験パターン発生系路を使って、立上
り及び立下りの周期が異なる複数のクロックパルスＰC1
とＰC2を生成させ、この二つのクロックパルスを論理和
ゲートで論理和をとり、一つのクロックパルスを得る。
このクロックパルスＰC1とＰC2は周期が異なっており、
この周期の違によって１テストサイクル中に、異なる周
期が存在するクロックパルス得る。
Description
【０００１】
【産業上の利用分野】この発明は例えばマイクロコンピ
ュータを含むＩＣの動作を試験するＩＣ試験装置に関す
る。
ュータを含むＩＣの動作を試験するＩＣ試験装置に関す
る。
【０００２】
【従来の技術】図４に従来のＩＣ試験装置の概要を示
す。図中１はタイミング発生器を示す。このタイミング
発生器１からタイミング信号ＤA 及びＤB が出力され
る。タイミング信号ＤA はパターン発生器２に与えら
れ、タイミング信号ＤB は波形生成器３に与えられる。
す。図中１はタイミング発生器を示す。このタイミング
発生器１からタイミング信号ＤA 及びＤB が出力され
る。タイミング信号ＤA はパターン発生器２に与えら
れ、タイミング信号ＤB は波形生成器３に与えられる。
【０００３】パターン発生器２ではタイミング発生器１
から与えられるタイミング信号ＤA に従って試験パター
ンデータＰA と期待値パターンデータＰB とを発生す
る。試験パターンデータＰA は波形生成器３に与えら
れ、波形生成器３においてタイミング発生器１から与え
られるタイミング信号ＤB に従って試験パターン信号が
実波形で生成される。
から与えられるタイミング信号ＤA に従って試験パター
ンデータＰA と期待値パターンデータＰB とを発生す
る。試験パターンデータＰA は波形生成器３に与えら
れ、波形生成器３においてタイミング発生器１から与え
られるタイミング信号ＤB に従って試験パターン信号が
実波形で生成される。
【０００４】波形生成器３で、生成された試験パターン
信号はテストヘッド４を通じて被試験ＩＣ５に与えられ
る。被試験ＩＣ５の応答出力信号と期待値データＰB は
論理比較器６に与えられ、応答出力信号と期待値パター
ンデータＰB が論理比較され、不一致を検出することに
より被試験ＩＣを不良と判定し、不一致が検出されなけ
れば良と判定する。
信号はテストヘッド４を通じて被試験ＩＣ５に与えられ
る。被試験ＩＣ５の応答出力信号と期待値データＰB は
論理比較器６に与えられ、応答出力信号と期待値パター
ンデータＰB が論理比較され、不一致を検出することに
より被試験ＩＣを不良と判定し、不一致が検出されなけ
れば良と判定する。
【０００５】
【発明が解決しようとする課題】被試験ＩＣ５が例えば
マイクロコンピュータ（以下ＣＰＵと称す）を含む場合
には、ＣＰＵを動作させるためのクロックパルスも試験
パターン信号に含めて生成する必要がある。このため従
来は、試験パターン信号発生系路の一系路を使ってクロ
ックパルスＰC を生成させ、このクロックパルスＰC を
被試験ＩＣ５に与えている。
マイクロコンピュータ（以下ＣＰＵと称す）を含む場合
には、ＣＰＵを動作させるためのクロックパルスも試験
パターン信号に含めて生成する必要がある。このため従
来は、試験パターン信号発生系路の一系路を使ってクロ
ックパルスＰC を生成させ、このクロックパルスＰC を
被試験ＩＣ５に与えている。
【０００６】ところで試験項目の中でクロックパルスＰ
C の周期を変化させ、クロックパルスＰC の周期の変化
に対して被試験ＩＣ５が正常に動作するか否かを見る試
験項目がある。このため従来は図４Ａに示すように各テ
ストサイクルＴA 、ＴB 、──毎にクロックパルスＰC
の周期ＳA 、ＳB 、──を変化させて試験を行ってい
る。
C の周期を変化させ、クロックパルスＰC の周期の変化
に対して被試験ＩＣ５が正常に動作するか否かを見る試
験項目がある。このため従来は図４Ａに示すように各テ
ストサイクルＴA 、ＴB 、──毎にクロックパルスＰC
の周期ＳA 、ＳB 、──を変化させて試験を行ってい
る。
【０００７】然し乍ら更に厳しい試験を行なうために図
４Ｂに示すように各テストサイクルＴA 、ＴB 、──内
において異周期を持つ部分Ｅ１、Ｅ２、Ｅ３、──を発
生させることが要求されている。クロックパルスＰC に
限らず、他の試験パターン信号も全てその発生方法は各
テストサイクルＴA 、ＴB 、ＴC 、──の開始点ＴO を
基準タイミングにとり、この基準タイミングからの時間
τ1 τ2 によって波形の立上り及び立下りのタイミング
を規定し、更にその波形の繰返し周期ＳA 、ＳB 、──
を規定してタイミング信号を発生させている。
４Ｂに示すように各テストサイクルＴA 、ＴB 、──内
において異周期を持つ部分Ｅ１、Ｅ２、Ｅ３、──を発
生させることが要求されている。クロックパルスＰC に
限らず、他の試験パターン信号も全てその発生方法は各
テストサイクルＴA 、ＴB 、ＴC 、──の開始点ＴO を
基準タイミングにとり、この基準タイミングからの時間
τ1 τ2 によって波形の立上り及び立下りのタイミング
を規定し、更にその波形の繰返し周期ＳA 、ＳB 、──
を規定してタイミング信号を発生させている。
【０００８】従って従来の試験パターン発生方法では各
テストサイクル内では異なる周期のつまり複合周期を持
つ信号を発生させることができなかった。従って従来は
ＣＰＵを内蔵した被試験ＩＣを厳しい条件で試験するこ
とができない欠点がある。
テストサイクル内では異なる周期のつまり複合周期を持
つ信号を発生させることができなかった。従って従来は
ＣＰＵを内蔵した被試験ＩＣを厳しい条件で試験するこ
とができない欠点がある。
【０００９】
【課題を解決するための手段】この発明では試験パター
ン信号発生系路の一系統を使ってクロックパルスを発生
させ、このクロックパルスによって被試験ＩＣを動作さ
せ、クロックの周期を変化させて被試験ＩＣの動作を試
験するように構成したＩＣ試験装置において、試験パタ
ーン信号発生系路の複数系路から、異なる周期を持つク
ロックパルスを発生させ、この周期が異なるクロックパ
ルスの論理和を求め、それぞれのテストサイクル内にお
いて、複合周期を持つクロックパルスを得るように構成
したものである。
ン信号発生系路の一系統を使ってクロックパルスを発生
させ、このクロックパルスによって被試験ＩＣを動作さ
せ、クロックの周期を変化させて被試験ＩＣの動作を試
験するように構成したＩＣ試験装置において、試験パタ
ーン信号発生系路の複数系路から、異なる周期を持つク
ロックパルスを発生させ、この周期が異なるクロックパ
ルスの論理和を求め、それぞれのテストサイクル内にお
いて、複合周期を持つクロックパルスを得るように構成
したものである。
【００１０】この発明の構成によれば、波形生成器の出
力側に論理和ゲートを設けるだけの構成によって、簡単
に複合周期を持つクロックパルスを得ることができる。
よってＣＰＵを内蔵したＩＣを厳しい条件で試験を行な
うことができるＩＣ試験装置を提供することができる。
力側に論理和ゲートを設けるだけの構成によって、簡単
に複合周期を持つクロックパルスを得ることができる。
よってＣＰＵを内蔵したＩＣを厳しい条件で試験を行な
うことができるＩＣ試験装置を提供することができる。
【００１１】
【実施例】図１にこの発明の一実施例を示す。この発明
では一系列のクロックパルス列を発生させるために、複
数の試験パターン発生系路をクロックパルス発生系路と
して割当て、クロックパルス発生用に割当た複数の試験
パターン発生系路から、それぞれ周期が所望の周期を持
つ複数のクロックパルスを発生させる。
では一系列のクロックパルス列を発生させるために、複
数の試験パターン発生系路をクロックパルス発生系路と
して割当て、クロックパルス発生用に割当た複数の試験
パターン発生系路から、それぞれ周期が所望の周期を持
つ複数のクロックパルスを発生させる。
【００１２】図１の例では波形生成器３の出力に二系路
のクロックパルスＰC1とＰC2を出力させ、この二つのク
ロックパルスＰC1とＰC2を論理和ゲート７で論理和をと
り、論理和をとったクロックＰC をテストヘッド４を通
じて被試験ＩＣ５のクロック入力端子に与えるように構
成した場合を示す。二つのクロックＰC1とＰC2は図２に
示すように立上りと立下りまでの時間τ1 ，τ2 と、周
期ＳA とＳB を異ならせてタイミング発生器１内の設定
器に設定される。タイミング発生器１から各クロックパ
ルスＰC1とＰC2のパルスの立上り、及び立下りのタイミ
ングを表わす二系路のタイミング信号が出力され、波形
生成器３内でも二系路を使って、二つのクロックパルス
ＰC1とＰC2を実波形に変換する。
のクロックパルスＰC1とＰC2を出力させ、この二つのク
ロックパルスＰC1とＰC2を論理和ゲート７で論理和をと
り、論理和をとったクロックＰC をテストヘッド４を通
じて被試験ＩＣ５のクロック入力端子に与えるように構
成した場合を示す。二つのクロックＰC1とＰC2は図２に
示すように立上りと立下りまでの時間τ1 ，τ2 と、周
期ＳA とＳB を異ならせてタイミング発生器１内の設定
器に設定される。タイミング発生器１から各クロックパ
ルスＰC1とＰC2のパルスの立上り、及び立下りのタイミ
ングを表わす二系路のタイミング信号が出力され、波形
生成器３内でも二系路を使って、二つのクロックパルス
ＰC1とＰC2を実波形に変換する。
【００１３】論理和ゲート７から出力されるクロックパ
ルスＰC は図２に示すように１テストサイクルＴA 中に
周期Ａ、Ｂ、Ｃを持つ複合周期波形となる。
ルスＰC は図２に示すように１テストサイクルＴA 中に
周期Ａ、Ｂ、Ｃを持つ複合周期波形となる。
【００１４】
【発明の効果】以上説明したように、この発明によれば
波形生成器３の出力側に論理和ゲート７を一個配置する
だけの簡単な構成によって１テストサイクル中に複合周
期を持つクロックパルスを発生させることができる。よ
ってＣＰＵを内蔵したＩＣを厳しい条件で試験すること
ができる。またこのように優れた特徴を具備したＩＣ試
験装置を安価に作ることができ、その効果は実用に供し
て頗る大である。
波形生成器３の出力側に論理和ゲート７を一個配置する
だけの簡単な構成によって１テストサイクル中に複合周
期を持つクロックパルスを発生させることができる。よ
ってＣＰＵを内蔵したＩＣを厳しい条件で試験すること
ができる。またこのように優れた特徴を具備したＩＣ試
験装置を安価に作ることができ、その効果は実用に供し
て頗る大である。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図
【図２】この発明の動作を説明するための波形図
【図３】従来の技術を説明するためのブロック図
【図４】従来の技術の動作を説明するための波形図
１ タイミング発生器 ２ パターン発生器 ３ 波形生成器 ４ テストヘッド ５ 被試験ＩＣ ６ 論理比較器 ７ 論理和ゲート ＰC クロックパルス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年５月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】図３に従来のＩＣ試験装置の概要を示
す。図中１はタイミング発生器を示す。このタイミング
発生器１からタイミング信号ＤA 及びＤB が出力され
る。タイミング信号ＤA はパターン発生器２に与えら
れ、タイミング信号ＤB は波形生成器３に与えられる。
す。図中１はタイミング発生器を示す。このタイミング
発生器１からタイミング信号ＤA 及びＤB が出力され
る。タイミング信号ＤA はパターン発生器２に与えら
れ、タイミング信号ＤB は波形生成器３に与えられる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】論理和ゲート７から出力されるクロックパ
ルスＰC は図２に示すように１テストサイクルＴA 中に
周期Ａ、Ｂ、Ｃを持つ複合周期波形となる。尚、上述で
は波形生成器３の出力側に論理和ゲート７を配置した場
合を説明したが、タイミング発生器１の出力側に論理和
ゲートを配置し、タイミング発生器１から出力されるタ
イミング信号を論理和して波形生成器３に供給するよう
に構成することもできる。
ルスＰC は図２に示すように１テストサイクルＴA 中に
周期Ａ、Ｂ、Ｃを持つ複合周期波形となる。尚、上述で
は波形生成器３の出力側に論理和ゲート７を配置した場
合を説明したが、タイミング発生器１の出力側に論理和
ゲートを配置し、タイミング発生器１から出力されるタ
イミング信号を論理和して波形生成器３に供給するよう
に構成することもできる。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (1)
- 【特許請求の範囲】 【請求項１】 試験パターン信号発生系路の１系統を使
ってクロックパルスを発生させ、このクロックパルスに
よって被試験ＩＣを動作させ、クロックの周期を変化さ
せて、被試験ＩＣの動作を試験するように構成したＩＣ
試験装置において、上記試験パターン信号発生系路の複
数系路から異なる周期を持つクロックパルスを発生さ
せ、この周期が異なるクロックパルスの論理和を求めて
１テストサイクル内において、複合周期を持つクロック
パルスを得るように構成したＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040215A JPH052051A (ja) | 1991-03-06 | 1991-03-06 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3040215A JPH052051A (ja) | 1991-03-06 | 1991-03-06 | Ｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052051A true JPH052051A (ja) | 1993-01-08 |
Family
ID=12574558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3040215A Pending JPH052051A (ja) | 1991-03-06 | 1991-03-06 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498477B1 (ko) * | 2003-01-14 | 2005-07-01 | 삼성전자주식회사 | 다수의 테스트 모드 활성화신호들을 생성할 수 있는반도체 장치 및 상기 테스트 모드 활성화신호의 생성방법 |
-
1991
- 1991-03-06 JP JP3040215A patent/JPH052051A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100498477B1 (ko) * | 2003-01-14 | 2005-07-01 | 삼성전자주식회사 | 다수의 테스트 모드 활성화신호들을 생성할 수 있는반도체 장치 및 상기 테스트 모드 활성화신호의 생성방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010724 |