KR19990088284A

KR19990088284A - 반도체시험장치

Info

Publication number: KR19990088284A
Application number: KR1019990017282A
Authority: KR
Inventors: 오치아이가츠미; 마스다노리유키
Original assignee: 오우라 히로시; 가부시키가이샤 아드반테스트
Priority date: 1998-05-20
Filing date: 1999-05-14
Publication date: 1999-12-27
Also published as: US6374392B1; DE19923243A1; KR100356725B1; DE19923243B4; TW428092B

Abstract

본 발명은 핀·멀티플렉스 모드를 이용하여 DUT를 테스트하는 퍼핀·테스터에 관한 것으로, 기준 클록의 배속도까지 동작을 가능하게 한 반도체 시험 장치를 실현하는 것을 목적으로 한다. 이 목적을 달성하기 위해, 핀·멀티플렉스 모드를 이용하여 DUT를 테스트하는 퍼핀·테스터의 반도체 시험 장치에 있어서, 유저가 설정한 1테스트 주기중에서 복수의 유저 설정 패턴 신호를 파형 메모리로부터 수신하여, 동일 패턴 엣지 신호가 연속할 때에 후속하는 패턴 엣지 신호를 소거하여, 다른 패턴 엣지 신호의 실제로 변화하는 패턴 엣지 신호만을 타이밍 발생기로 전송하고, 타이밍 발생기는 실제로 변화하는 패턴 엣지 신호를 차례로 발생시켜서 파형 정형기에 전송하도록 한 가상 타이밍 발생기를 파형 메모리와 타이밍 발생기 사이에 설치한 반도체 시험 장치를 제공한다.

Description

반도체 시험 장치{SEMICONDUCTOR TEST DEVICE}

본 발명은 퍼핀·테스터의 반도체 시험 장치에 있어서, 핀·멀티플렉스 모드를 이용하여 기준 클록의 배속도까지 제한 없이 동작할 수 있게 하고, 정밀도가 좋은 고속 핀 신호 생성 부분을 갖는 반도체 시험 장치에 관한 것이다. 여기서, 퍼핀·테스터란, DUT(피측정 디바이스)에 인가하는 테스트 파라미터를 각 핀 독립으로 설정할 수 있는 기능을 갖는 반도체 시험 장치를 말하고, 핀·멀티플렉스 모드란, 예컨대, 홀수(Odd) 핀과 짝수(Even) 핀을 사용하여 1 테스트 주기중에 2개의 데이터를 홀수 핀에 출력하는 기능의 것을 말하지만, 또한 1 테스트 주기중에 3개 이상의 데이터를 출력하는 것도 있다.

먼저, 종래의 반도체 시험 장치에 대해서 설명한다. 도 4에 반도체 시험 장치의 기본적인 개략 구성도를 나타낸다. 패턴 발생기(2)는 DUT(피시험 디바이스)(9)에 부여하는 인가 패턴과 패턴 비교기(7)에 부여하는 기대치 패턴을 생성한다. 타이밍 발생기(3)는 장치 전체의 타이밍 동기를 취하기 위해서 타이밍 펄스 신호를 발생하여 파형 정형기(4)나 비교기(6)나 패턴 비교기(7) 등에 부여하고 있다. 파형 정형기(4)는 패턴 발생기(2)로부터의 인가 패턴과 타이밍 발생기(3)로부터의 타이밍 펄스 신호에 의해 실파형의 테스트 신호 파형으로 정형하여 드라이버(5)에 부여하고 있다. 드라이버(5)는 소정의 진폭으로 정형하여 DUT(9)에 테스트 신호를 인가한다.

DUT(9)로부터의 응답 신호는 비교기(6)에서 소정의 스트로브 타이밍에 의해 기준 전압과 비교되고, 그 결과인 논리 신호를 패턴 비교기(7)에 부여한다. 패턴 비교기(7)는 비교기(6)로부터의 시험 결과의 논리 패턴과 패턴 발생기(2)로부터의 기대치 패턴을 논리 비교하여 일치·불일치를 검출하고, DUT(9)의 양부(良否) 판정을 행한다. 기대치와 불일치인 불량의 경우에는 페일 메모리(8)에 정보를 부여하고 패턴 발생기(2)로부터의 불량 어드레스 등의 정보와 함께 기억시켜, 이후에 불량 해석이 행해진다.

이들 동작을 행하도록 하는 각 신호를 생성하기 위해, 패턴 발생기(2)나 타이밍 발생기(3)나 파형 정형기(4)에는 테이블(메모리)이 마련되고 데이터가 기억되어 있다. 이들 테이블에 부여하는 데이터는 프로그래머가 DUT(9)의 성능 제원을 기초로, 테스트 패턴을 고찰하여 테스트 프로그램으로서 작성하고, 테스트 프로세서(1)로부터 테스터·버스를 경유하여 상기 각 유닛에 공급하고 있다. 이와 같이, 테스트 프로세서(1)는 테스트 프로그램에 따라 장치 전체의 제어를 행하고 있다.

타이밍 발생기(3)에는 RATE 설정 테이블과 클록 설정 테이블이 있고, RATE 설정 테이블에는 테스트 주기(Test Period: 이하, 「RATE」라고도 함)의 데이터가 기억되고, 클록 설정 테이블에는 드라이버 파형 등의 변화점을 나타내는 타이밍 데이터가 기억되어 있다. 일반적으로, 보다 복잡한 파형을 생성할 수 있도록 상기 각 데이터를 복수 조합하여 이용한다. 예컨대, 이들 데이터를 조합하여 복수개의 그룹, TS1 그룹, TS2 그룹이나 TSn 그룹 등을 준비하여 독출하고, 세트 신호나 리셋 신호의 타이밍 펄스를 생성하고 있다.

이 타이밍 발생기(3)에 있어서, 설정하는 패턴 주기는 기준 클록(Reference Clock: 이하, 「REFCLK」라 함)의 정수배로는 제한하지 않고, 정수배로 소수를 발생시키는 경우가 있다.

더욱이, 이 기준 클록의 소수 데이터(Fractional Data: 이하, 「HR 데이터」(고분해능 데이터) 또는 「HR 신호」라 함)는 이전 패턴 주기로부터의 소수의 근원 HR 데이터와 고유의 스큐 보정 데이터를 가산하여 HR 데이터를 생성하는 경우도 있다.

일반적으로, 가산 결과의 정수배 데이터는 디지털 카운터로 지연시키고, 소수의 HR 데이터는 아날로그 가변 지연 회로를 이용하여 미소하게 변화시킨다.

예컨대, 기준 클록의 1/2, 1/4, 1/8, 1/16, …, 등의 분해능으로 정밀도 좋게 지연시켜서 소수의 타이밍 펄스 신호를 생성하고 있다.

패턴 발생기(2)의 테이블에는 다수 채널의 시험 패턴 데이터가 준비되어 있고, 예컨대 DUT(9)의 핀 1에서 핀 n의 각 핀용으로 할당된다.

파형 정형기(4)의 테이블에는 파형 모드 등에 관한 데이터가 준비되고, 패턴 발생기(2)로부터의 시험 패턴 데이터와 타이밍 발생기(3)로부터의 세트, 리셋의 타이밍 펄스 신호를 이용하여 소정의 타이밍으로 파형이 합성되며, 테스트 신호로서 드라이버(5)에 공급된다.

그런데, 반도체 IC의 발전은 눈부시고, 최근의 LSI(대규모 집적 회로)에서는 조합 회로나 기억 소자가 복잡한 순서 회로로 고도로 집적화되고 있다. 더욱이 동작 속도도 100 MHz를 초과하게 되었다. 이들 고속의 복잡한 LSI를 테스트하기 위해 반도체 시험 장치도 발전하고 있다.

반도체 시험 장치는 종래의 공용·자원·테스터(Shared Resource Tester)로부터 퍼핀·자원·테스터(Per-pin Resource Tester)로 이행되고 있다. 이들 테스터는 각각 공용·테스터나 퍼핀·테스터라고도 한다. 여기서, 공용·테스터란 타이밍 발생기, 기준 전압 등의 복수의 자원을 모든 테스터·핀에서 공유하고 있는 테스터를 말하고, 퍼핀·테스터란 DUT(9)에 인가하는 테스트·파라미터가 DUT(9)의 각 핀 독립으로 설정할 수 있는 기능을 갖는 테스터를 말한다. 퍼핀·테스터는 테스트·파라미터를 DUT(9)의 각 핀 공통으로 사용하는 공용·테스터에 비하여, 복잡한 테스트·패턴 및 타이밍 등의 자유도가 높은 조건의 발생이 가능하기 때문에, 고도화하는 LSI의 테스트에 적합하다.

퍼핀·테스터에서는, 도 4에 도시하는 타이밍 발생기(3)와 파형 정형기(4)를 DUT(9)의 각 핀마다 통합하여 할당하고 있다.

더욱이, 이 각 핀 대응의 타이밍 발생기(3)와 파형 정형기(4) 등을 통합한 핀 신호 생성 부분에, 패턴 비교기(7)나 교정(calibration) 유닛을 통합한 것을 각 핀에 할당하는 경우도 있다.

도 5에 종래의 퍼핀·테스터에서의 핀 신호 생성 부분의 구성예를 도시한다. 파형 메모리(Wave Form Memory: 이하, 「WFM」이라 함)(11)는 패턴 발생기(2)로부터 패턴 데이터 A, B, C, …, 를 수신하여 패턴·데이터의 세트, 리셋의 각 타이밍 데이터를 타이밍 발생기(3)에 전송한다.

이 도면의 예에서는, 2개의 그룹(T1, T2)에 관한 패턴·데이터의 세트, 리셋의 각 타이밍 데이터가 타이밍 발생기(3)로 전송된다.

타이밍 발생기(3)는 각각의 패턴의 세트 타임, 리셋 타임을 다음과 같이 생성한다.

즉, RATE 내에서 리타이밍을 행하는 기준 클록 REFCLK가 외부로부터 인가되어 있고, 그 REFCLK의 몇번째 클록을 선택할지에 대한 GATE 신호와, 그 REFCLK의 주기 이하의 고분해능 지연 데이터인 HR 신호와, 2 그룹(T1, T2) 중 어떤 그룹을 선택할지에 대한 그룹 선택 신호를 각각 생성한다.

실시간 셀렉터(12)는 상기 각 신호를 실시간으로 선택하고, 세트 신호(SET)와 리셋 신호(RESET)로서 파형 정형기(4)에 배분한다.

파형 정형기(4)의 각 경로에 있어서의 동작은 기준 클록 REFCLK까지가 한도이고 이 한도를 초과하는 고속 펄스가 인가된 경우에는, 정상적인 동작을 행할 수 없다. 예컨대, HR 신호가 REFCLK의 주기 이하로 연속하여 인가된 경우에는, 2번째 펄스를 구별하여 인식할 수 없고, 연속한 1개의 펄스가 인가된 것과 같이 작은 쪽의 HR 신호로밖에 변화 응답하지 않는다.

파형 정형기(4)는 세트 타이밍과 리셋 타이밍을 각각의 파형 포맷으로 생성한다. 각 파형 포맷에서는 정밀도 열화를 막기 위해서, REFCLK의 정수배의 분해능까지는 디지털 카운터에 의한 거친 조정기(14)로 지연시켜서 거친 타이밍을 발생하고, 그 때의 REFCLK 이하의 HR 신호는 아날로그 가변 지연 회로(18)로 고분해능으로 지연시키고 있다.

여기서, 근원 HR 신호는 레지스터(16)에 기억되어 있는 고유의 스큐 보정 데이터와 가산기(17)에 의해 가산되고, 상위의 REFCLK의 정수배의 데이터는 거친 조정기(14)로, REFCLK 주기 이하의 HR 신호는 아날로그 가변 지연 회로(18)로 지연시키고 있다.

생성된 세트 신호와 리셋 신호는 각각 RS 플립플롭(13)에 인가되어 패턴 신호가 합성된다.

이와 같이, 아날로그 가변 지연 회로(18)는 주위 온도나 노이즈 전압 등의 영향으로 정밀도가 열화하기 쉬운 고분해능 지연을 비교적 용이한 구성으로 실현하고 있다.

단, 상술한 바와 같이 이러한 경우의 고분해능의 HR 신호는 REFCLK 주기 이하의 고분해능 데이터의 지연을 부담하고 있기 때문에 REFCLK 주기내에서 1회만 전송이 가능하다.

이 때문에, 반도체 시험 장치의 스펙크(speck)로서 동일 경로에는 펄스 간격을 REFCLK 주기 이상으로 사이를 두지 않으면 안되는 규정으로 되어 있다.

이 경우의 실시간 셀렉터(12)의 선택에 대해서 진리값으로 나타내면, 표 1과 같아진다.

또, 이 진리값표에서는 SET측을 나타내고 있지만, RESET측에 대해서도 동일하다.

실시간 셀렉터의 진리값표

GATE-T1	GATE-T2	GATE-SET	HR-SET
0	0	0	0
0	1	1	HR-T2
1	0	1	HR-T1
1	1	1	HR-T1과 HR-T2 중 작은쪽

표 1에 나타낸 바와 같이, T1의 GATE 신호가 0이고 T2의 GATE 신호가 0일 때에는, 세트의 GATE 신호 및 HR 신호도 0이 된다. 여기서, 0은 없음을 의미하고, 1은 있음을 의미한다.

다음에, T1의 GATE 신호가 0이고 T2의 GATE 신호가 1일 때에는, 세트의 GATE 신호가 1이 되고 HR 신호는 T2의 HR 신호가 된다. T1의 GATE 신호가 1이고 T2의 GATE 신호가 0일 때에는, 세트의 GATE 신호가 1이 되고 HR 신호는 T1의 HR 신호가 된다.

T1과 T2의 GATE 신호가 1이 되면, 세트의 GATE 신호가 1이며, HR 신호는 T1과 T2 중 작은 쪽이 된다.

도 6에 도 5에 있어서의 타이밍차트를 도시한다.

도 6의 (A)는 RATE(테스트 주기)이고, 도 6의 (B)는 REFCLK이다. 이 도면의 예의 경우, 1 RATE가 4 REFCLK의 간격으로 되어 있다. 유저 설정 패턴을 도 6의 (C)로 한다.

그러면, 타이밍 발생기(3)의 T1은 1 주기째의 세트 신호와 2 주기째의 리셋 신호를 분담하여 생성하고, T2는 1 주기째의 리셋 신호와 2 주기째의 세트 신호를 분담하여 생성한다.

1 주기째의 세트의 GATE 신호에서는 도 6의 (D)에 도시된 바와 같이 1 REFCLK 지연시키고, 도 6의 (F)에 도시된 바와 같이 HR 신호로 약 1/8 REFCLK 지연시키고 있다.

리셋의 GATE 신호는 도 6의 (G)와 같이 3 REFCLK 지연시키고, HR 신호는 도 6의 (I)와 같이 약 1/2 REFCLK 지연시키고 있다.

그렇게 하면, 상기 세트 신호와 리셋 신호에 의해, 출력 파형은 도 6의 (J)와 같이 패턴 신호로서 생성된다. 2 주기째 이하도 동일하다.

이 예에 있어서는, REFCLK의 간격 이하의 펄스가 중첩하는 조건으로는 되지 않고, 정상적인 출력 파형을 얻을 수 있다.

반도체 시험 장치의 핀 신호 생성 부분은 상기한 바와 같이 하여 패턴 신호를 생성하고 있다. 그런데, 최근의 반도체 IC는 고속 동작인 것이 많아지고, 반도체 시험 장치도 점점 고속화되고 있다. 그래서, 핀·멀티플렉스 모드를 이용하여 기준 클록의 배속으로 시험하는 필요성이 많아지고 있다.

더욱이 고속인 경우에는 종래 구성에서는 측정할 수 없는 경우가 발생하고 있다. 이 이유는 동일 경로에는 펄스 간격을 REFCLK 주기 이상으로 사이를 두지 않으면 안되기 때문이다.

도 7에 종래 구성에서의 부적합 예를 도시한다.

도 7의 (A)에 도시하는 RATE는 도 7의 (B)에 도시하는 기준 클록의 REFCLK와 거의 동일하고, 더욱이 1 RATE내에 거의 2배의 클록을 통과시키는 배속 시험을 행하는 것을 의도하고 있다.

여기서 RATE(테스트 주기)를 전전반, 전후반, 후전반과 후후반으로 1주기를 4등분하여 설명한다.

도 7의 (C)에 그 출력 파형을 도시한다. 이 때, 1 주기째의 홀수 핀 전후반의 엣지 T3O과 2주기째의 전전반의 엣지 T1O이 패턴 "1"로 세트 출력되고, 홀수 핀의 전전반 T1O과 짝수 핀의 후전반 T1E와 후후반 T3E가 리셋이 되는 패턴을 예로 하고 있다.

여기서, 홀수 핀의 세트계로서 T3O과 T1O는 동시에 세트의 계를 통과하지만, 동일한 계의 엣지 근접이 REFCLK 주기 미만인 경우이기 때문에, 정상으로 출력할 수 없다. 즉, 도 7의 (C)의 구간 K가 1 REFCLK 주기 미만이기 때문에 파형이 출력되지 않고 반도체 시험 장치가 정상 동작하지 않는다.

이와 같이, 배속 모드는 통상 현재의 하드웨어 자원에서 기준 클록의 배속으로 시험할 수 있기 때문에 고속 측정에 있어서는 매력적인 기능이지만, RATE가 REFCLK와 동일한 경우에는 제한을 받아 실현되지 않았다.

본 발명은 RATE가 REFCLK와 동일한 경우에도 배속도까지 시험 가능한 고속이고 고정밀도인 반도체 시험 장치를 제공하는 것에 있다.

도 1은 본 발명의 일실시예의 구성도.

도 2의 (A) 및 (B)는 본 발명의 배속 측정의 파형 설명도.

도 3의 (A)∼(K)는 도 1의 본 발명의 동작 타이밍차트.

도 4는 반도체 시험 장치의 기본적인 개략 구성도.

도 5는 본 발명에 관한 종래의 퍼핀·테스터에서의 핀 신호 생성 부분의 구성예를 나타내는 도면.

도 6의 (A)∼(J)는 도 5의 종래 구성의 타이밍차트.

도 7의 (A)∼(C)는 도 5의 종래 구성에 있어서 출력할 수 없는 배속 파형도.

〈도면의 주요 부분에 대한 부호의 설명〉

3 : 타이밍 발생기

4 : 파형 정형기

9 : DUT(피시험 디바이스)

11 : 파형 메모리(WFM)

19 : 가상 타이밍 발생기

20 : 엣지 검출 수단

25 : ENA-VT 변환 수단

27 : EDGE·PTR

30 : VT 선택 수단

본 발명은 핀·멀티플렉스 모드를 이용하여 DUT(9)로의 시험 파형을 발생하는 퍼핀·테스터의 반도체 시험 장치에 있어서,

유저가 설정한 1 테스트 주기중에서 복수의 유저 설정 패턴 신호를 파형 메모리(11)로부터 수신하여, 동일 패턴 엣지 신호가 연속할 때에 후속하는 패턴 엣지 신호를 소거하고, 다른 패턴 엣지 신호의 실제로 변화하는 패턴 엣지 신호만을 타이밍 발생기(3)로 전송하며, 타이밍 발생기(3)는 실제로 변화하는 패턴 엣지 신호를 차례로 발생시켜서 파형 정형기(4)로 전송하도록 한 가상 타이밍 발생기(19)를, 파형 메모리(11)와 타이밍 발생기(3) 사이에 설치하여 반도체 시험 장치를 구성하고 있다.

또한, 핀·멀티플렉스 모드를 이용하여 DUT(9)로의 시험 파형을 발생하는 퍼핀·테스터의 반도체 시험 장치에 있어서,

유저가 설정한 1 테스트 주기중에서 복수의 유저 설정 패턴 신호를 파형 메모리(11)로부터 수신하여, 동일한 패턴 엣지 신호가 연속하는 경우의 후속하는 패턴 엣지(ENA) 신호와 실제로 변화하는 패턴 엣지(ENA) 신호를 검출 및 구별하여 출력하는 엣지 검출 수단(20)과,

엣지 검출 수단(20)으로부터 복수의 ENA 신호를 수신하여, 실제로 변화하는 ENA 신호만을 가상 타이밍(VT)으로서 출력하는 ENA-VT 변환 수단(25)과,

엣지 검출 수단(20)으로부터 복수의 ENA 신호를 수신하여, 실제로 변화하는 ENA 신호만을 처리하여 다음 테스트 주기에서 어떤 ENA 신호를 대응시켜서 발생할지에 대한 엣지 포인트를 출력하는 EDGE·PTR(27)과,

EDGE·PTR(27)로부터의 엣지 포인트 신호에 기초하여, ENA-VT 변환 수단(25)이 출력하는 실제로 변화하는 VT 신호를 타이밍 발생기(3)에 할당하는 VT 선택 수단(30)을 구비하여 반도체 시험 장치를 구성하여도 좋다.

또한, 상기 EDGE·PTR(27)은 엣지 검출 수단(20)으로부터의 복수의 ENA 신호를 수신하여 이 ENA 신호 중 실제로 변화하는 ENA 신호를 계수하는 ENA·CNT 변환 수단(26)과, 상기 ENA 신호의 계수치와 현 테스트 주기의 엣지 포인트를 가산하는 가산기와, 상기 가산기의 출력을 타이밍 동기하여 다음 테스트 주기의 개시 엣지로 하는 레지스터로 구성하여도 좋다.

상기 목적을 달성하기 위해서 본 발명은 종래의 회로를 나타내는 도 5에 있어서, WFM(11)과 타이밍 발생기(3) 사이에 본 발명의 가상 타이밍 발생기를 삽입한다.

가상 타이밍 발생기(Virtual Timing Generator)란, 유저의 패턴 설정은 종래와 같게 하고, 패턴 엣지 신호가 예컨대, 세트 신호 "1"과 세트 신호 "1" 또는 리셋 신호 "0"과 리셋 신호 "0"이 연속하여 계속되는 경우에는 후속하는 패턴 엣지 신호를 소거하여 타이밍 발생기(3)에는 부여하지 않고, 실제로 변화하는 패턴 엣지 신호만을 WFM(11)으로부터 타이밍 발생기(3)로 전송하는 기능을 갖는 것이다.

이 가상 타이밍 발생기를 삽입함으로써, 타이밍 발생기(3)로부터는 계속해서 실제로 변화하는 신호만을 차례로 발생시킬 수 있기 때문에, 파형 정형기(4)에 있어서도, 올바르게 목적으로 하는 기준 클록의 배속도까지 충분히 동작을 행할 수 있다.

가상 타이밍 발생기의 구성에 대해서 설명한다.

가상 타이밍 발생기는,

(A) 1 테스트 주기중에 WFM(11)으로부터 전송되는 복수의 패턴 엣지 신호가, 연속하는 동일 패턴 엣지 신호인지, 다른 실제로 변화하는 패턴 엣지 신호(이하, 「ENA(ENABLE) 신호」라 함)인지를 검출하는 엣지 검출 수단(Edge Detector)과,

(B) ENA 신호를 실제로 변화하는 패턴 엣지 신호만의 가상 타이밍 신호로 변환하는 ENA-VT(ENABLE-VIRTUAL) 변환 수단과,

(C) 다음 테스트 주기의 엣지 포인트를 지정하는 엣지·포인터(Edge Pointer: 이하, 「EDGE·PTR」이라 함)와,

(D) 상기 EDGE·PTR로부터의 출력 신호에 기초하여, 상기 ENA-VT 변환 수단으로부터의 출력을 선택하는 VT 선택 수단으로 구성할 수 있다.

엣지 검출 수단은, WFM으로부터 전송되기 직전의 엣지 신호와 현 엣지 신호를 비교하는 일치 회로로 구성할 수 있다.

직전(Previous)의 세트 신호 PS와 리셋 신호 PR을 현재(Current)의 세트 신호 S와 리셋 신호 R과 비교하여 일치하는지 일치하지 않는지에 따라, ENA 신호를 결정하고 있다.

즉, 직전의 세트 신호 PS만이 "1"이고, 현재의 세트 신호 S도 "1"인 경우에는 실제로 변화하는 패턴 엣지 신호가 아니기 때문에 ENA 신호를 "0"으로 설정하고 있다.

동일하게, 직전의 리셋 신호 PR만이 "1"이고, 현재의 리셋 신호 R도 "1"인 경우에는 실제로 변화하는 패턴 엣지 신호가 아니기 때문에 ENA 신호를 "0"으로 설정하고 있다.

이 ENA 신호의 상태를 표 2에 진리값표로 나타낸다.

엣지 검출 진리값표

Prev	Current	ENA
PS	PR	ENA	S	R
0	0	0	0	0
0	0	0	1	1
0	0	1	0	1
0	0	1	1	x
0	1	0	0	0
0	1	0	1	0
0	1	1	0	1
0	1	1	1	x
1	0	0	0	0
1	0	0	1	1
1	0	1	0	0
1	0	1	1	x
1	1	x	x	x

표 2에 있어서, PS와 PR과 S와 R의 각 엣지 신호를 입력하여 ENA 신호를 송출한다.

수식으로 표현하면, ENA=S×＾PS+R×＾PR이 된다.

여기서, ＾PS는 PS의 부정을 의미하고, ＾PR은 PR의 부정을 의미한다.

표 2에 있어서, S와 R의 동시 "1"은 금지 규정, 즉 유저가 설정할 수 없는 것으로 한다. 따라서, 이 때의 ENA 신호는 무의미 신호를 의미하는 "X"라고 기술한다.

ENA 신호는 각 채널마다 송출되고 예컨대, 도 1에서는 T1O으로부터는 출력 신호 ENA0이, T3O으로부터는 ENA1이, T1E로부터는 ENA2가, T3E으로부터는 ENA3이 각각 송출된다.

다음에, ENA-VT 변환 수단에서는, 각 엣지 검출 수단으로부터 ENA 신호를 수신하여, 대응하는 엣지 번호를 부여해 나간다.

복수의 엣지 검출 수단(ENA0, ENA1, ENA2, ENA3)으로부터 ENA 신호 "1"을 받은 경우에는, 각 엣지 검출 수단에 대응한 엣지 번호(0, 1, 2, 3)를 4종의 출력단(VT1, VT2, VT3, VT4)에 순차적으로 출력한다.

이 경우, 상기 엣지 검출 수단으로부터의 ENA 신호 "1"은 실제로 변화하는 패턴 엣지 신호에만 부여되어 있으므로, 이 때문에, 출력단(VT1, VT2, VT3, VT4)에는 연속한 엣지 신호를 가상 소거하여 실제로 필요한 엣지 번호만이 출력되고 있다.

또, VT란 커런트(현) 사이클의 가상적인 타이밍을 의미한다. ENA-VT 변환 수단은 게이트 회로로 구성할 수 있다.

ENA-VT 변환의 진리값표를 표 3에 나타낸다.

ENA→VT 변환 및 ENA→CNT 변환 진리값표

ENA0	ENA1	ENA2	ENA3	EDGCNT	VT1	VT2	VT3	VT4
0	0	0	0	0	·	·	·	·
0	0	0	1	1	3	·	·	·
0	0	1	0	1	2	·	·	·
0	0	1	1	2	2	3	·	·
0	1	0	0	1	1	·	·	·
0	1	0	1	2	1	3	·	·
0	1	1	0	2	1	2	·	·
0	1	1	1	3	1	2	3	·
1	0	0	0	1	0	·	·	·
1	0	0	1	2	0	3	·	·
1	0	1	0	2	0	2	·	·
1	0	1	1	3	0	2	3	·
1	1	0	0	2	0	1	·	·
1	1	0	1	3	0	1	3	·
1	1	1	0	3	0	1	2	·
1	1	1	1	4	0	1	2	3

표 3에서 나타낸 바와 같이, ENA-VT 변환 수단에서는, 출력하는 복수의 VT 신호에 각각 ENA 신호의 실제로 변화하는 엣지 번호를 차례로 할당하고 있다.

예컨대, ENA0∼ENA3의 "1" 출력이, 1, 1, 0, 1, 이라고 하면, VT1∼VT4에는, 0, 1, 3, 무와 같이 ENA 신호의 번호가 할당된다.

ENA-CNT(ENABLE-COUNT) 변환 수단은 엣지 검출 수단으로부터 송출된 엣지 ENA 신호중에서 실제로 필요한 엣지의 수를 계수한다. 즉, 표 3의 EDGCNT에 나타낸 바와 같이, ENA-CNT 변환 수단은 실제로 필요한 엣지, 즉, ENA0∼ENA3의 "1" 출력의 수를 계수하여 나타내고 있다.

다음 테스트 주기의 엣지 포인트를 지정하는 EDGE·PTR은 상기 ENACNT 변환 수단과 가산기와 레지스터로 구성할 수 있다.

도 1에 도시된 바와 같이, EDGE·PTR은 전회의 계수치와 현 테스트 주기에서의 계수치를 가산기로 가산하고, 대응하는 다음번 VTn을 규정한다.

VT 선택 수단은 EDGE·PTR로부터의 출력 신호, 즉 엣지 포인트 지정 신호에 따라 상기 VT1∼VT4의 신호를 각각의 VT 선택기에 의해 대응하는 VTn을 선택하여 타이밍 발생기(3)로 전송한다.

타이밍 발생기(3)에는, 미리 유저 설정 패턴 신호의 타이밍치를 전송해 놓고, VT 선택 수단으로부터의 지정된 엣지 번호에 따라 대응하는 타이밍 발생을 행한다.

이 EDGE·PTR과 타이밍 세트 데이터 및 포맷 제어 데이터와의 관계를 진리값표로 표 4에 나타낸다.

타이밍 세트 데이터 및 FCDATA 진리값표

EDGE·PTR	t1O	t3O	t1E	t3E
0	VT1	VT2	VT3	VT4
1	VT4	VT1	VT2	VT3
2	VT3	VT4	VT1	VT2
3	VT2	VT3	VT4	VT1

표 4에 나타낸 바와 같이, EDGE·PTR로부터의 엣지 포인트가 0일 때에는 실제 가동 엣지는 VT1, VT2, VT3, VT4의 순서로 가동시키도록 한다.

동일하게, 엣지 포인트가 1일 때에는, 실제 가동 엣지는 VT4, VT1, VT2, VT3의 순서로, 엣지 포인트가 2일 때에는, 실제 가동 엣지는 VT3, VT4, VT1, VT2의 순서로, 엣지 포인트가 3일 때에는, 실제 가동 엣지는 VT2, VT3, VT4, VT1의 순서로 가동시키도록 한다.

발명의 구성에 대해서 설명한다. 제1 발명은 기본적인 것으로, 그 구성은 다음에 따른다. 핀·멀티플렉스 모드를 이용하여 DUT를 테스트하는 퍼핀·테스터의 반도체 시험 장치로서, 유저가 설정한 1 테스트 주기중에서 복수의 유저 설정 패턴 신호를 파형 메모리로부터 수신하여, 동일 패턴 엣지 신호가 연속할 때에 후속하는 패턴 엣지 신호를 소거하고, 다른 패턴 엣지 신호의 실제로 변화하는 패턴 엣지 신호만을 타이밍 발생기로 전송하며, 타이밍 발생기는 실제로 변화하는 패턴 엣지 신호를 차례로 발생시켜서 파형 정형기로 전송하도록 한 가상 타이밍 발생기를 파형 메모리와 타이밍 발생기 사이에 설치한 반도체 시험 장치이다.

제2 발명은 가상 타이밍 발생기의 구성을 보다 구체화한 것이다. 즉, ① 핀·멀티플렉스 모드를 이용하여 DUT를 테스트하는 퍼핀·테스터의 반도체 시험 장치로서, ② 유저가 설정한 1 테스트 주기중에서 복수의 유저 설정 패턴 신호를 파형 메모리로부터 수신하여, 동일한 패턴 엣지 신호가 연속하는 경우의 후속하는 패턴 엣지(ENA) 신호와, 실제로 변화하는 패턴 엣지(ENA) 신호를 검출하고 구별하여 출력하는 엣지 검출 수단과, ③ 엣지 검출 수단으로부터 복수의 ENA 신호를 수신하여, 실제로 변화하는 ENA 신호만을 가상 타이밍 VT로서 출력하는 ENA-VT 변환 수단과, ④ 엣지 검출 수단으로부터 복수의 ENA 신호를 수신하여, 실제로 변화하는 ENA 신호만을 처리하여 다음 테스트 주기로 어떤 ENA 신호로부터 발생시킬지에 대한 엣지 포인트를 출력하는 EDGE·PTR과, ⑤ EDGE·PTR로부터의 엣지 포인트 신호에 따라 ENA-VT 변환 수단이 출력하는 실제로 변화하는 VT 신호를 타이밍 발생기에 할당하는 VT 선택 수단을 갖는 반도체 시험 장치이다.

제3 발명은 제2 발명의 EDGE·PTR을 보다 구체화한 것이다. 즉, 제2 발명의 EDGE·PTR은 엣지 검출 수단(20)으로부터의 복수의 ENA 신호를 수신하여, 이 ENA 신호 중 실제로 변화하는 ENA 신호를 계수하는 ENA-CNT 변환 수단(26)과, 상기 ENA 신호의 계수치와 현 테스트 주기의 엣지 포인트를 가산하는 가산기와 상기 가산기의 출력을 타이밍 동기하여 다음 테스트 주기의 개시 엣지로 하는 레지스터로 구성한 반도체 시험 장치이다.

다음에, 실시예에 기초하여 도면을 참조하여 설명한다. 도 1에 본 발명의 일실시예의 구성도를 도시하고, 도 2에 본 발명의 배속 측정의 파형 설명도를 도시하며, 도 3에 도 1의 타이밍차트를 도시한다. 도 4 및 도 5와 동일 부분에는 동일 부호를 붙인다.

도 1을 설명하기 위해서, 먼저 조건으로서 도 2의 경우를 설명한다.

도 2의 (A)의 RATE(테스트 주기)에는, 유저 설정 패턴 신호의 포맷 제어 데이터(FCDATA)로서 T1OR, T3OS, T1ES 및 T3ER의 패턴 엣지가 있다. 그 내용은 도 2의 (B)의 출력 파형에 도시하는 것으로 하지만, 여기서 T1ES는 T3OS와 동일한 패턴 엣지 "1"이다. 이 T1ES의 패턴 엣지를 필요로 하지 않고, 가상 타이밍 발생기로 소거하도록 한다.

도 1에 본 발명의 일실시예의 구성도를 도시하고, 도 3에 도 1의 타이밍차트를 도시한다. 도 3의 (A)의 부적합 사례는 유저 설정 패턴이 도 2와 같이 이루어져 있으면, T3O과 T1O이 동일 경로를 통과하고, 그 간격이 REFCLK 이하이기 때문에 측정할 수 없는 것이다.

그래서 도 2에 도시하는 동일 엣지의 T3E를 가상 타이밍 발생기로 소거하고, 변위시켜 T3E의 위치에 t1E의 엣지가 발생하도록 한다. 따라서, 종래의 T1O의 위치에 t3E의 엣지가 발생하도록 하기 때문에 문제 없이 측정할 수 있게 되는 예이다. 여기서, TXX는 유저 설정 엣지를 나타내고, tXX는 실제 가동 엣지를 나타내기로 한다.

이를 위해, 도 1에 도시된 바와 같이 WFM(11)과 타이밍 발생기(3) 사이에 가상 타이밍 발생기(19)를 삽입한다.

가상 타이밍 발생기(19)는 엣지 검출 수단(20), ENA-VT 변환 수단(25), EDGE·PTR(27) 및 VT 선택 수단(30)으로 이루어진다.

도 1에서는 더욱이 유저 설정 패턴을 타이밍 발생기(3)의 타이밍 메모리에 설정하기 위한 선택 수단(35)을 설치하고 있지만, 선택 수단(35)은 가상 타이밍 발생기(19)의 외부에 설치하여도 좋다.

도 1에 있어서, 가상 타이밍 발생기(19)를 구동시키기 위하여 먼저, 1 RATE내에 유저가 설정하는 엣지의 순서를 결정하기로 한다. 이 명세서에서는, 파형 포맷의 홀수(O) 핀 대응의 T1O 및 T3O과, 짝수(E) 핀 대응의 T1E와 T3E를 이용하는 것으로서, T1O, T3O, T1E, T3E로 표현하고 있다. 그리고 시간의 대소 관계를 T1O＜T3O＜T1E＜T3E로 한다.

WFM(11)에는 O핀의 패턴 A, B, C, …와 E핀 패턴 A, B, C, …이 인가되어 저장되어 있다. 그리고, 각각의 세트(S) 신호 및 리셋(R) 신호, 즉, T1OS와 T1OR 신호, T3OS와 T3OR 신호, T1ES와 T1ER 신호, T3ES와 T3ER 신호를 송출한다. T1OS는 T1O의 S 신호를 나타낸다. WFM(11)으로부터 출력된 S 신호 및 R 신호는 엣지 검출 수단(20)으로 각각 직전의 신호와 비교되어 동일한지 다른지를 판단하고, 직전의 신호와 다른, 실제로 필요한 엣지 신호이면 ENA(ENABLE) 신호를 출력한다. 예컨대, T1E 신호는 직전 신호의 T3O과 비교되어 다른 신호이면, 실제의 엣지로서 ENA 신호 "1"을 송출한다. 동일 신호의 경우에는 "0"을 출력한다. 즉 표 2에 나타내는 진리값표의 조건으로 동작하는, 도 3의 (E)와 같아진다. 플립플롭(22)은 이전 테스트 주기의 최후의 데이터를 일시 기억하여 타이밍을 취하고 있다.

엣지 검출 수단(20)이 발생하는 ENA 신호를 수신하여 ENA-VT 변환 수단(25)은 전술한 엣지의 시간의 대소 관계로부터, T1O을 "0"으로, T3O을 "1"로, T1E를 "2"로, T3E를 "3"으로 각각 엣지 번호를 매긴다. 즉 엣지가 실제로 변화하는 필요한 엣지일 경우에 VT로 할당되어 있다. VT는 커런트 사이클중의 가상적인 타이밍을 나타내고 있다. 즉, 무변화의 엣지는 삭제하고, 변화하는 필요 엣지의 순서로 그 엣지 번호를 VT에 할당하도록 하고 있다. 패턴의 상황에 따라 그 값은 도 3의 (F)에 나타내고 있는 바와 같고, 진리값표인 표 3과 같이 동작한다.

도 3의 (E)에 도시하는 ENA 신호는 EDGE·PTR(27)에도 전송된다. EDGE·PTR(27)의 ENA-CNT 변환 수단(26)은 실제로 변화하는 필요한 엣지 "1"를 계수한다. 그 값은 도 3의 (C)에 도시하는 바와 같아지고, 표 3의 진리값표 EDGECNT와 같이 동작한다. ENA-CNT 변환 수단(26)의 출력 데이터는 현 엣지 포인트의 레지스터의 값과 가산기에 의해 가산되어 다음 테스트 주기의 엣지 포인트로서 레지스터에 기억된다. 그 값은 도 3의 (D)에 도시하는 바와 같은 EDGE·PTR의 값이다. 테스트 주기의 1 주기째는 "0"이다. 2 주기째는 "0"과 "3"을 가산하여 "3"이다. 3 주기째는 "3"과 "3"을 가산하여 "6"이지만, 가산기는 4진수의 가산기이기 때문에 "2"가 된다. 이하, 동일하다.

VT 선택 수단(30)은 EDGE·PTR(27)로부터의 엣지 포인트에 기초하여 각각의 멀티플렉서로 대응하는 VT 신호를 타이밍 발생기(3)에 할당한다. 1주기째는 EDGE·PTR=0이기 때문에, 도 3의 (G)에 도시된 바와 같이, T1O=0(T1O), T3O=1(T3O), t1E=3(T3E)이 되고, 2 주기째 이후에도 도 3의 (G)의 타이밍·세트 데이터와 같이 동작한다.

타이밍 발생기(3)에는, 별도의 경로로 선택 수단(35)을 통해서, T1O∼T3E의 4가지의 타이밍·데이터를 넣어 두고, 지정된 엣지 번호에 대응한 타이밍 발생을 행할 수 있도록 해 둔다. 그리고, 할당된 엣지 번호에 따라 타이밍 발생기(3)는 그 타이밍 발생을 행한다. 또, 도 3의 (H)에 도시된 바와 같이 포맷·제어 데이터(FCDATA)도, 동일하게 엣지 번호와 같은 곳에 할당된다.

이 명세서에서는, 핀·멀티플렉스 모드로서, 1 테스트 주기중에 2개의 데이터를 이용하도록 설명하였지만, 이것에 관계없이 3개 이상의 데이터를 이용하는 퍼핀·테스터에도 적용할 수 있다.

도 3의 (I), (J), (K)를 이용하여 본 발명의 동작을 정리해 본다. 유저 설정 패턴은 도 3의 (I)에 도시된 바와 같이 종래와 같다. 유저 설정 패턴의 파형은 도 3의 (J)로 한다. 그러면, 1 주기째의 T1E에서는 파형은 변화하지 않기 때문에 가상 타이밍 발생기(19)에서는 이것을 소거하고, 가상 타이밍 t1E를 1개 변위시켜 놓고, 유저 설정의 T3E 위치에 설정한다. 따라서, 2 주기째의 유저 설정 T1O의 위치에 가상 타이밍의 t3E가 위치하게 된다. 따라서, 종래의 핀·멀티플렉스 모드에서는 1 주기째의 T3O과 2 주기째의 T1O이 동일 경로를 통과하고, 1 REFCLK 이하이기 때문에 발생 불가능하지만, 본 발명에 의한 가상 타이밍 발생기(19)를 삽입함으로써 발생할 수 있도록 하였다.

이상 상세히 설명한 바와 같이, 본 발명은 핀·멀티플렉스 모드를 이용한 퍼핀·테스터이고, 기준 클록의 배속도까지 충분히 동작을 가능하게 하며, 점점 발전하는 반도체 LSI의 테스트에 기여할 수 있게 되었다. 본 발명은 실용에 있어서 기술적으로 경제적으로 그 효과는 크다.

Claims

핀·멀티플렉스 모드를 이용하여 DUT(9)로의 시험 파형을 발생하는 퍼핀·테스터의 반도체 시험 장치에 있어서,

유저가 설정한 1 테스트 주기중에서 복수의 유저 설정 패턴 신호를 파형 메모리(11)로부터 수신하여, 동일 패턴 엣지 신호가 연속할 때에 후속하는 패턴 엣지 신호를 소거하고, 다른 패턴 엣지 신호의 실제로 변화하는 패턴 엣지 신호만을 타이밍 발생기(3)로 전송하며, 타이밍 발생기(3)는 실제로 변화하는 패턴 엣지 신호를 차례로 발생시켜서 파형 정형기(4)로 전송하도록 한 가상 타이밍 발생기(19)를 파형 메모리(11)와 타이밍 발생기(3) 사이에 설치한 것을 특징으로 하는 반도체 시험 장치.
핀·멀티플렉스 모드를 이용하여 DUT(9)로의 시험 파형을 발생하는 퍼핀·테스터의 반도체 시험 장치에 있어서,

유저가 설정한 1 테스트 주기중에서 복수의 유저 설정 패턴 신호를 파형 메모리(11)로부터 수신하여, 동일 패턴 엣지 신호가 연속하는 경우의 후속하는 패턴 엣지(ENA) 신호와, 실제로 변화하는 패턴 엣지(ENA) 신호를 검출 및 구별하여 출력하는 엣지 검출 수단(20)과;

상기 엣지 검출 수단(20)으로부터 복수의 ENA 신호를 수신하여 실제로 변화하는 ENA 신호만을 가상 타이밍(VT)으로서 출력하는 ENA-VT 변환 수단(25)과;

상기 엣지 검출 수단(20)으로부터 복수의 ENA 신호를 수신하여, 실제로 변화하는 ENA 신호만을 처리하여 다음 테스트 주기로 어떤 ENA 신호를 대응시켜 발생시킬지에 대한 엣지 포인트를 출력하는 EDGE·PTR(27)과;

상기 EDGE·PTR(27)로부터의 엣지 포인트 신호에 따라 ENA-VT 변환 수단(25)이 출력하는 실제로 변화하는 VT 신호를 타이밍 발생기(3)에 할당하는 VT 선택 수단(30)을 구비하는 것을 특징으로 하는 반도체 시험 장치.
제2항에 있어서, 상기 EDGE·PTR(27)은 엣지 검출 수단(20)으로부터의 복수의 ENA 신호를 수신하여, 이 ENA 신호 중 실제로 변화하는 ENA 신호를 계수하는 ENA-CNT 변환 수단(26)과;

상기 ENA 신호의 계수치와 현 테스트 주기의 엣지 포인트를 가산하는 가산기와;

상기 가산기의 출력을 타이밍 동기하여 다음 테스트 주기의 개시 엣지로 하는 레지스터로 이루어지는 것을 특징으로 하는 반도체 시험 장치.