JP3329081B2 - Ｄｕｔの良否判定回路 - Google Patents
Ｄｕｔの良否判定回路Info
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- JP3329081B2 JP3329081B2 JP18628194A JP18628194A JP3329081B2 JP 3329081 B2 JP3329081 B2 JP 3329081B2 JP 18628194 A JP18628194 A JP 18628194A JP 18628194 A JP18628194 A JP 18628194A JP 3329081 B2 JP3329081 B2 JP 3329081B2
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Description
【０００１】
【産業上の利用分野】この発明は、被測定ＩＣ（以下、
ＤＵＴという。）の良否を判定する判定回路についての
ものである。
ＤＵＴという。）の良否を判定する判定回路についての
ものである。
【０００２】
【従来の技術】次に、従来技術によるＤＵＴの良否判定
回路の構成を図３に示す。図３の１０はＤＵＴ、１１は
パターン発生部、１２はタイミング発生部、１３・１５
はフリップフロップ（以下、ＦＦという。）、１４は排
他的論理和ゲートである。図３で、パターン発生部１１
はタイミング発生部１２のタイミングでＤＵＴ１０に印
加パターンを入力する。ＤＵＴ１０の出力はＦＦ１３の
データ端子と接続され、タイミング発生部１２の判定基
準タイミングによりＦＦ１３から出力される。
回路の構成を図３に示す。図３の１０はＤＵＴ、１１は
パターン発生部、１２はタイミング発生部、１３・１５
はフリップフロップ（以下、ＦＦという。）、１４は排
他的論理和ゲートである。図３で、パターン発生部１１
はタイミング発生部１２のタイミングでＤＵＴ１０に印
加パターンを入力する。ＤＵＴ１０の出力はＦＦ１３の
データ端子と接続され、タイミング発生部１２の判定基
準タイミングによりＦＦ１３から出力される。
【０００３】排他的論理和ゲート１４はＦＦ１３の出力
を第１の入力とし、パターン発生部１１の期待値パター
ンを第２の入力としてＦＦ１５のデータ端子に入力され
る。ＦＦ１５はタイミング発生部１２のテストレイト信
号をクロック入力としてパス・フェイルのデータを出力
する。
を第１の入力とし、パターン発生部１１の期待値パター
ンを第２の入力としてＦＦ１５のデータ端子に入力され
る。ＦＦ１５はタイミング発生部１２のテストレイト信
号をクロック入力としてパス・フェイルのデータを出力
する。
【０００４】次に、図３の動作を図４を参照して説明す
る。図４は図３の各部の動作を示すタイミングチャート
である。図４のアはパターン発生部１１よりＤＵＴ１０
に入力する印加パターンの波形図である。図４のイはＤ
ＵＴ１０の出力の波形図であり、ＤＵＴ１０の内部遅延
時間を経て図４アのパターンに対応した結果「１〜４」
が出力される。
る。図４は図３の各部の動作を示すタイミングチャート
である。図４のアはパターン発生部１１よりＤＵＴ１０
に入力する印加パターンの波形図である。図４のイはＤ
ＵＴ１０の出力の波形図であり、ＤＵＴ１０の内部遅延
時間を経て図４アのパターンに対応した結果「１〜４」
が出力される。
【０００５】図４のウはタイミング発生部１２から出力
される判定基準タイミングの波形図である。図４イのデ
ータをＦＦ１３のＤ入力に接続し、図４ウのタイミング
でサンプリングすることにより、ＦＦ１３は図４のエの
データを出力する。
される判定基準タイミングの波形図である。図４イのデ
ータをＦＦ１３のＤ入力に接続し、図４ウのタイミング
でサンプリングすることにより、ＦＦ１３は図４のエの
データを出力する。
【０００６】図４のオはパターン発生部１１の期待値パ
ターンの波形図であり、判定基準パターンとなる波形図
である。図４オの波形は、図４アの波形と同期して出力
される。図４のカは図４エのデータと図４オのデータを
入力とした排他的論理和ゲート１４の出力データの波形
である。図４エのデータと図４オのデータを排他的論理
和１４で比較し、排他的論理和ゲート１４の両入力が一
致すると、排他的論理和ゲート１４の出力は「０」とな
る。
ターンの波形図であり、判定基準パターンとなる波形図
である。図４オの波形は、図４アの波形と同期して出力
される。図４のカは図４エのデータと図４オのデータを
入力とした排他的論理和ゲート１４の出力データの波形
である。図４エのデータと図４オのデータを排他的論理
和１４で比較し、排他的論理和ゲート１４の両入力が一
致すると、排他的論理和ゲート１４の出力は「０」とな
る。
【０００７】図４のキはタイミング発生部１２より出力
されるシステムの動作単位となるテストレイトの波形図
である。図４カで得られるデータは図４ウのタイミング
で変化するので、ＦＦ１５のデータ端子に図４カのデー
タを入力し、図４キの波形をクロック入力としてタイミ
ングを取り直し、テストレイト信号のタイミングに変換
する。このとき、ＦＦ１５の出力には、図４のクに示す
ように図４アの印加パターンに対して１レイトずれた判
定結果が得られる。このようにして、テストレイトごと
の良否判定を行う。
されるシステムの動作単位となるテストレイトの波形図
である。図４カで得られるデータは図４ウのタイミング
で変化するので、ＦＦ１５のデータ端子に図４カのデー
タを入力し、図４キの波形をクロック入力としてタイミ
ングを取り直し、テストレイト信号のタイミングに変換
する。このとき、ＦＦ１５の出力には、図４のクに示す
ように図４アの印加パターンに対して１レイトずれた判
定結果が得られる。このようにして、テストレイトごと
の良否判定を行う。
【０００８】
【発明が解決しようとする課題】しかし図３の構成で
は、ＤＵＴの内部遅延時間が大きく、デバイスの出力が
テストレイトをこえるような場合、テストレイト単位に
同期した良否判定を正常に行うことができない。すなわ
ち、タイミング発生部の出力する判定基準タイミング
は、テストレイトの時間をこえて設定することはできな
いという問題がある。この発明は、判定基準のタイミン
グがテストレイトの何倍になった場合でも、ＤＵＴの良
否判定を行うことができるＤＵＴの良否判定回路の提供
を目的とする。
は、ＤＵＴの内部遅延時間が大きく、デバイスの出力が
テストレイトをこえるような場合、テストレイト単位に
同期した良否判定を正常に行うことができない。すなわ
ち、タイミング発生部の出力する判定基準タイミング
は、テストレイトの時間をこえて設定することはできな
いという問題がある。この発明は、判定基準のタイミン
グがテストレイトの何倍になった場合でも、ＤＵＴの良
否判定を行うことができるＤＵＴの良否判定回路の提供
を目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するた
め、この発明は、一定時間ごとに発生するテストレイト
信号を出力するとともに、テストレイト信号と非同期の
判定基準タイミングを設定して出力するタイミング発生
部２と、タイミング発生部２のテストレイト信号を入力
とし、テストレイト信号に同期してＤＵＴ１０に印加パ
ターンを入力するとともに、ＤＵＴ１０の期待値パター
ンを出力するパターン発生部１と、任意のｎ個のテスト
レイト信号にわたるデータを含むＤＵＴ１０の出力を、
判定基準タイミングのクロック信号を入力クロックとし
て入力するとともに、テストレイト信号の最初のｎ個を
インヒビット回路６でインヒビットした信号を出力クロ
ックとして出力するＦＩＦＯ３と、テストレイト信号を
クロック入力とし、期待値パターンをデータ入力として
順次シフトするｎ個のＦＦを備えるシフトレジスタ４
と、ＦＩＦＯ３の出力を第１の入力とし、シフトレジス
タ４の出力を第２の入力として、パス・フェイルを出力
する排他的論理和ゲート５を備える。
め、この発明は、一定時間ごとに発生するテストレイト
信号を出力するとともに、テストレイト信号と非同期の
判定基準タイミングを設定して出力するタイミング発生
部２と、タイミング発生部２のテストレイト信号を入力
とし、テストレイト信号に同期してＤＵＴ１０に印加パ
ターンを入力するとともに、ＤＵＴ１０の期待値パター
ンを出力するパターン発生部１と、任意のｎ個のテスト
レイト信号にわたるデータを含むＤＵＴ１０の出力を、
判定基準タイミングのクロック信号を入力クロックとし
て入力するとともに、テストレイト信号の最初のｎ個を
インヒビット回路６でインヒビットした信号を出力クロ
ックとして出力するＦＩＦＯ３と、テストレイト信号を
クロック入力とし、期待値パターンをデータ入力として
順次シフトするｎ個のＦＦを備えるシフトレジスタ４
と、ＦＩＦＯ３の出力を第１の入力とし、シフトレジス
タ４の出力を第２の入力として、パス・フェイルを出力
する排他的論理和ゲート５を備える。
【００１０】
【作用】次に、この発明によるＤＵＴの良否判定回路の
構成を図１に示す。図１の１はパターン発生部、２はタ
イミング発生部、３はＦＩＦＯ、４はシフトレジスタ、
５は排他的論理和ゲートである。図１は、例として２レ
イトにわたるＤＵＴ１０の出力波形の判定を可能とする
場合の構成を示している。図１のパターン発生部１とタ
イミング発生部２は、図３の１１・１２とそれぞれ同じ
である。
構成を図１に示す。図１の１はパターン発生部、２はタ
イミング発生部、３はＦＩＦＯ、４はシフトレジスタ、
５は排他的論理和ゲートである。図１は、例として２レ
イトにわたるＤＵＴ１０の出力波形の判定を可能とする
場合の構成を示している。図１のパターン発生部１とタ
イミング発生部２は、図３の１１・１２とそれぞれ同じ
である。
【００１１】図１で、タイミング発生部２はテストレイ
ト信号である基準クロックをパターン発生部１に入力す
る。パターン発生部１は印加パターンをＤＵＴ１０に入
力するとともに、期待値パターンをシフトレジスタ４に
入力する。ＦＩＦＯ３はデータ端子にＤＵＴ１０の出力
を入力とし、入力クロック端子にテストレイト信号のう
ち最初の２クロックをインヒビット回路６でインヒビッ
トしたテストレイト信号を入力し、出力クロック端子に
はタイミング発生部２より判定基準のタイミングクロッ
クを入力する。
ト信号である基準クロックをパターン発生部１に入力す
る。パターン発生部１は印加パターンをＤＵＴ１０に入
力するとともに、期待値パターンをシフトレジスタ４に
入力する。ＦＩＦＯ３はデータ端子にＤＵＴ１０の出力
を入力とし、入力クロック端子にテストレイト信号のう
ち最初の２クロックをインヒビット回路６でインヒビッ
トしたテストレイト信号を入力し、出力クロック端子に
はタイミング発生部２より判定基準のタイミングクロッ
クを入力する。
【００１２】インヒビット回路６は、例えばテストレイ
ト信号をインヒビットする数の段数を持つシフトレジス
タあるいはカウンタに入力し、その出力をテストレイト
信号とアンドするなど、さまざまな構成が考えられる。
インヒビット回路６のインヒビットするクロック数は、
任意に設定する構成でも良い。
ト信号をインヒビットする数の段数を持つシフトレジス
タあるいはカウンタに入力し、その出力をテストレイト
信号とアンドするなど、さまざまな構成が考えられる。
インヒビット回路６のインヒビットするクロック数は、
任意に設定する構成でも良い。
【００１３】シフトレジスタ４は直列に接続したＦＦ４
Ａ・４Ｂを備え、期待値パターンデータをタイミング発
生部２のテストレイト信号のタイミングで入力し、デー
タを順次シフトする。図１では、ＤＵＴ１０の出力が２
レイトにわたっている例なので、シフトレジスタ４のＦ
Ｆは２段の構成であるが、ＦＦの段数は、ＤＵＴの出力
がまたがるレイト数、すなわちインヒビット回路６のイ
ンヒビット数に応じて変わる。排他的論理和ゲート５は
ＦＩＦＯ３の出力とシフトレジスタ４の出力を入力と
し、テストレイト信号ごとの良否判定を行う。
Ａ・４Ｂを備え、期待値パターンデータをタイミング発
生部２のテストレイト信号のタイミングで入力し、デー
タを順次シフトする。図１では、ＤＵＴ１０の出力が２
レイトにわたっている例なので、シフトレジスタ４のＦ
Ｆは２段の構成であるが、ＦＦの段数は、ＤＵＴの出力
がまたがるレイト数、すなわちインヒビット回路６のイ
ンヒビット数に応じて変わる。排他的論理和ゲート５は
ＦＩＦＯ３の出力とシフトレジスタ４の出力を入力と
し、テストレイト信号ごとの良否判定を行う。
【００１４】
【実施例】次に、図１の各部の動作を説明するタイミン
グチャートを図２に示す。図２のアはタイミング発生部
２のクロックの波形であり、テストレイト信号として一
定の間隔でパルスを発生している。図２のイはパターン
発生部１により出力される印加パターンの波形であり、
図２アのタイミングに同期してパターンデータ「イ〜
ホ」を順次出力する例を示している。
グチャートを図２に示す。図２のアはタイミング発生部
２のクロックの波形であり、テストレイト信号として一
定の間隔でパルスを発生している。図２のイはパターン
発生部１により出力される印加パターンの波形であり、
図２アのタイミングに同期してパターンデータ「イ〜
ホ」を順次出力する例を示している。
【００１５】図２のウはＤＵＴ１０の出力波形であり、
図２イの印加パターンに対してテストレイト信号ごとに
出力されたデータの波形図である。図２ウでは、ＤＵＴ
１０の内部遅延時間により、出力データはテストレイト
信号ごとに出力時間が異なっている状態を示している。
図２イの印加パターンに対してテストレイト信号ごとに
出力されたデータの波形図である。図２ウでは、ＤＵＴ
１０の内部遅延時間により、出力データはテストレイト
信号ごとに出力時間が異なっている状態を示している。
【００１６】図２のエは判定基準タイミングの波形図で
あり、図２ウのデータを図１のＦＩＦＯ３に入力する入
力クロックの波形図である。図２エは、図２イの印加パ
ターンを実行した結果得られる、テストレイト信号ごと
に出力時間の異なる出力データに対応してタイミングを
発生する。図２のオは図２エのタイミングで図１のＦＩ
ＦＯ３に入力するＤＵＴ１０の出力波形である。
あり、図２ウのデータを図１のＦＩＦＯ３に入力する入
力クロックの波形図である。図２エは、図２イの印加パ
ターンを実行した結果得られる、テストレイト信号ごと
に出力時間の異なる出力データに対応してタイミングを
発生する。図２のオは図２エのタイミングで図１のＦＩ
ＦＯ３に入力するＤＵＴ１０の出力波形である。
【００１７】図２のカはパターン発生部１により出力さ
れる期待値パターンの波形図であり、図２イのタイミン
グと同様に図２アのタイミングに同期して期待値パター
ンデータを出力する。図２カでは、期待値データ「１〜
５」が順次発生している状態を示している。
れる期待値パターンの波形図であり、図２イのタイミン
グと同様に図２アのタイミングに同期して期待値パター
ンデータを出力する。図２カでは、期待値データ「１〜
５」が順次発生している状態を示している。
【００１８】図２のキは図１のＦＩＦＯ３に入力する出
力クロックの波形図であり、図２アの波形の第１番目と
第２番目のクロックをインヒビット回路６でインヒビッ
トした波形図である。図２キのタイミングで図１のＦＩ
ＦＯ３に入力した図２オのデータを出力する。図２のク
は図１のＦＩＦＯ３の出力データの波形図である。
力クロックの波形図であり、図２アの波形の第１番目と
第２番目のクロックをインヒビット回路６でインヒビッ
トした波形図である。図２キのタイミングで図１のＦＩ
ＦＯ３に入力した図２オのデータを出力する。図２のク
は図１のＦＩＦＯ３の出力データの波形図である。
【００１９】図２のケはシフトレジスタ４の出力波形で
ある。図２ケでは、図２アに示すテストレイト信号のタ
イミングで入力される図２カの期待値パターンのデータ
が、シフトレジスタ４内で直列に接続されるＦＦ４Ａ・
４Ｂにより順次保持され、出力される。図２のコは図１
の排他的論理和ゲート５の出力であり、図２クのデータ
と図２ケのデータを入力とし、一致するとパスとしてデ
ータを出力する。
ある。図２ケでは、図２アに示すテストレイト信号のタ
イミングで入力される図２カの期待値パターンのデータ
が、シフトレジスタ４内で直列に接続されるＦＦ４Ａ・
４Ｂにより順次保持され、出力される。図２のコは図１
の排他的論理和ゲート５の出力であり、図２クのデータ
と図２ケのデータを入力とし、一致するとパスとしてデ
ータを出力する。
【００２０】
【発明の効果】この発明によれば、複数のテストレイト
信号にわたるＤＵＴの出力を、テストレイト信号と非同
期の判定基準タイミングでＦＩＦＯに入力し、ＤＵＴの
出力がまたがったテストレイト信号の数だけインヒビッ
トしたテストレイト信号のタイミングでＦＩＦＯより出
力するとともに、期待値パターンはＤＵＴの出力がまた
がったテストレイト信号の数のＦＦを備えるシフトレジ
スタによりテストレイト信号のタイミングで順次シフト
されて出力するので、判定基準のタイミングがテストレ
イトの何倍になった場合でも、テストレイト信号ごとに
ＤＵＴの良否判定を行うことができる。
信号にわたるＤＵＴの出力を、テストレイト信号と非同
期の判定基準タイミングでＦＩＦＯに入力し、ＤＵＴの
出力がまたがったテストレイト信号の数だけインヒビッ
トしたテストレイト信号のタイミングでＦＩＦＯより出
力するとともに、期待値パターンはＤＵＴの出力がまた
がったテストレイト信号の数のＦＦを備えるシフトレジ
スタによりテストレイト信号のタイミングで順次シフト
されて出力するので、判定基準のタイミングがテストレ
イトの何倍になった場合でも、テストレイト信号ごとに
ＤＵＴの良否判定を行うことができる。
【図１】この発明による良否判定回路の構成図である。
【図２】図１の各部の動作を説明するタイミングチャー
トである。
トである。
【図３】従来技術によるＩＣテスタの判定回路の構成図
である。
である。
【図４】図３の各部の動作を示すタイミングチャートで
ある。
ある。
１・１１ パターン発生部 ２・１２ タイミング発生部 ３ ＦＩＦＯ ４ シフトレジスタ ５・１４ 排他的論理和ゲート １０ ＤＵＴ １３・１５ ＦＦ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−43213（ＪＰ，Ａ) 特開 平２−45780（ＪＰ，Ａ) 特開 平２−69685（ＪＰ，Ａ) 実開 平１−8677（ＪＰ，Ｕ) 実公 平５−16535（ＪＰ，Ｙ２) 実公 平３−39943（ＪＰ，Ｙ２) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28
Claims (1)
- 【請求項１】 一定時間ごとに発生するテストレイト信
号を出力するとともに、テストレイト信号と非同期の判
定基準タイミングを設定して出力するタイミング発生部
(2) と、 タイミング発生部(2) のテストレイト信号を入力とし、
テストレイト信号に同期して被測定ＩＣ(10)に印加パタ
ーンを入力するとともに、被測定ＩＣ(10)の期待値パタ
ーンを出力するパターン発生部(1) と、 任意のｎ個のテストレイト信号にわたるデータを含む被
測定ＩＣ(10)の出力を、判定基準タイミングのクロック
信号を入力クロックとして入力するとともに、テストレ
イト信号の最初のｎ個をインヒビット回路(6) でインヒ
ビットした信号を出力クロックとして出力するＦＩＦＯ
(3) と、 テストレイト信号をクロック入力とし、期待値パターン
をデータ入力として順次シフトするｎ個のフリップフロ
ップを備えるシフトレジスタ(4) と、 ＦＩＦＯ(3) の出力を第１の入力とし、シフトレジスタ
(4) の出力を第２の入力として、パス・フェイルを出力
する排他的論理和ゲート(5) を備えることを特徴とする
ＤＵＴの良否判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18628194A JP3329081B2 (ja) | 1994-07-15 | 1994-07-15 | Ｄｕｔの良否判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18628194A JP3329081B2 (ja) | 1994-07-15 | 1994-07-15 | Ｄｕｔの良否判定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0829487A JPH0829487A (ja) | 1996-02-02 |
| JP3329081B2 true JP3329081B2 (ja) | 2002-09-30 |
Family
ID=16185564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18628194A Expired - Fee Related JP3329081B2 (ja) | 1994-07-15 | 1994-07-15 | Ｄｕｔの良否判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3329081B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1073643A (ja) * | 1996-09-02 | 1998-03-17 | Mitsubishi Electric Corp | 半導体装置試験治具 |
| JP2013007710A (ja) * | 2011-06-27 | 2013-01-10 | Advantest Corp | 試験装置および試験方法 |
-
1994
- 1994-07-15 JP JP18628194A patent/JP3329081B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0829487A (ja) | 1996-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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