JPH0894722A - 半導体試験装置の波形整形器 - Google Patents
半導体試験装置の波形整形器Info
- Publication number
- JPH0894722A JPH0894722A JP6254359A JP25435994A JPH0894722A JP H0894722 A JPH0894722 A JP H0894722A JP 6254359 A JP6254359 A JP 6254359A JP 25435994 A JP25435994 A JP 25435994A JP H0894722 A JPH0894722 A JP H0894722A
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- Japan
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- clock
- input
- circuit
- circuits
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Abstract
(57)【要約】
【目的】 クロックの近接制限を無くし、波形整形回路
からの出力信号を高速にする。 【構成】 複数のクロック選択回路の各出力端子におい
て、周期Ｔ内にクロックが２回発生することがないよう
配線されたクロック近接回避回路を設けている。上記条
件を満たすクロック近接回避回路は複数あり、その１例
を実施例に示している。クロック選択回路は、入力クロ
ック信号ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣを選択して、Ｒ
Ｓフリップフロップをセットする端子、リセットする端
子に出力する。クロック選択回路は複数あり、それぞれ
出力されるクロック信号を、各信号に対応した複数のパ
ルサー回路で細いパルスに変換する。複数のパルサー回
路を出力した信号は、Ｓ入力信号とＲ入力信号に論理和
され、ＲＳフリップフロップのセット端子、リセット端
子に入力する。Ｓ入力、Ｒ入力により、ＲＳフリップフ
ロップが動作し、目的とする波形整形した出力信号を得
る。
からの出力信号を高速にする。 【構成】 複数のクロック選択回路の各出力端子におい
て、周期Ｔ内にクロックが２回発生することがないよう
配線されたクロック近接回避回路を設けている。上記条
件を満たすクロック近接回避回路は複数あり、その１例
を実施例に示している。クロック選択回路は、入力クロ
ック信号ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣを選択して、Ｒ
Ｓフリップフロップをセットする端子、リセットする端
子に出力する。クロック選択回路は複数あり、それぞれ
出力されるクロック信号を、各信号に対応した複数のパ
ルサー回路で細いパルスに変換する。複数のパルサー回
路を出力した信号は、Ｓ入力信号とＲ入力信号に論理和
され、ＲＳフリップフロップのセット端子、リセット端
子に入力する。Ｓ入力、Ｒ入力により、ＲＳフリップフ
ロップが動作し、目的とする波形整形した出力信号を得
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体試験装置の波形
整形器において、波形整形部に与えるクロック同志の近
接制限を受けることなく高速の波形を発生する波形整形
回路に関するものである。
整形器において、波形整形部に与えるクロック同志の近
接制限を受けることなく高速の波形を発生する波形整形
回路に関するものである。
【０００２】
【従来の技術】図３は、半導体試験装置における波形整
形部の基本ブロックである。この波形整形部は、出力波
形１サイクル中にＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣを選択
してパルサー回路２２及び２３に出力するクロック選択
回路２０と、クロック選択回路２０から出力したクロッ
クを短いパルスにするパルサー回路２２及び２３と、パ
ルサー回路２２の出力をＳ端子に、パルサー回路２３の
出力をＲ端子に入力し、波形整形し出力２４するＲＳフ
リップフロップ２１で構成される。
形部の基本ブロックである。この波形整形部は、出力波
形１サイクル中にＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣを選択
してパルサー回路２２及び２３に出力するクロック選択
回路２０と、クロック選択回路２０から出力したクロッ
クを短いパルスにするパルサー回路２２及び２３と、パ
ルサー回路２２の出力をＳ端子に、パルサー回路２３の
出力をＲ端子に入力し、波形整形し出力２４するＲＳフ
リップフロップ２１で構成される。
【０００３】図４は、図３の回路によって波形整形した
出力２４を示すタイミング図である。クロックの選択
は、クロック選択回路２０で、ＲＳフリップフロップ２
１をセットする端子ｂに対して、１サイクル目にＣＬＫ
ＡとＣＬＫＣが、２サイクル目にＣＬＫＢが選択され
る。同じように、ＲＳフリップフロップ２１をリセット
する端子ｃに対して、１サイクル目にＣＬＫＢが、２サ
イクル目にＣＬＫＡとＣＬＫＣが選択される。パルサー
回路２２及び２３は、端子ｂ及びｃに出力したクロック
を短いパルスＣＬＫＡａ、ＣＬＫＢａ、ＣＬＫＣａに変
換し、ＲＳフリップフロップ２１に入力するＳ入力２６
及びＲ入力２７を発生する。このＳ入力及びＲ入力によ
って、波形整形部の出力２４が得られる。
出力２４を示すタイミング図である。クロックの選択
は、クロック選択回路２０で、ＲＳフリップフロップ２
１をセットする端子ｂに対して、１サイクル目にＣＬＫ
ＡとＣＬＫＣが、２サイクル目にＣＬＫＢが選択され
る。同じように、ＲＳフリップフロップ２１をリセット
する端子ｃに対して、１サイクル目にＣＬＫＢが、２サ
イクル目にＣＬＫＡとＣＬＫＣが選択される。パルサー
回路２２及び２３は、端子ｂ及びｃに出力したクロック
を短いパルスＣＬＫＡａ、ＣＬＫＢａ、ＣＬＫＣａに変
換し、ＲＳフリップフロップ２１に入力するＳ入力２６
及びＲ入力２７を発生する。このＳ入力及びＲ入力によ
って、波形整形部の出力２４が得られる。
【０００４】ここで、出力波形を高速にしたい場合に
は、図３のクロック選択回路２０、パルサー回路２２及
び２３、ＲＳフリップフロップ２１を高速動作可能な素
子に置き換え、ＣＬＫＡ、ＣＬＫＢ及びＣＬＫＣ間の時
間差を小さくする。図５（ａ）は、出力２４を高速にす
るためＣＬＫＡとＣＬＫＣを近接させたときのタイミン
グ図である。この場合には、ＣＬＫＡとＣＬＫＣが独立
した波形になっているため正常な出力２４が得られてい
る。図５（ｂ）は、ＣＬＫＡとＣＬＫＣを更に近接さ
せ、２つの信号が１つのパルスになった場合を示す。こ
の場合においては、ＣＬＫＡの立ち下がりでパルサー回
路２２が動作せず、得られた出力２４は正常でない。こ
の状態になることを近接制限と呼んでいる。
は、図３のクロック選択回路２０、パルサー回路２２及
び２３、ＲＳフリップフロップ２１を高速動作可能な素
子に置き換え、ＣＬＫＡ、ＣＬＫＢ及びＣＬＫＣ間の時
間差を小さくする。図５（ａ）は、出力２４を高速にす
るためＣＬＫＡとＣＬＫＣを近接させたときのタイミン
グ図である。この場合には、ＣＬＫＡとＣＬＫＣが独立
した波形になっているため正常な出力２４が得られてい
る。図５（ｂ）は、ＣＬＫＡとＣＬＫＣを更に近接さ
せ、２つの信号が１つのパルスになった場合を示す。こ
の場合においては、ＣＬＫＡの立ち下がりでパルサー回
路２２が動作せず、得られた出力２４は正常でない。こ
の状態になることを近接制限と呼んでいる。
【０００５】図６は、入力クロックを多重化させて、出
力２４を高速化させた波形整形回路を示す。この波形整
形回路は、クロック選択回路２０を４回路用いている。
そして、クロック選択回路２０の出力は、それぞれの出
力に独立したパルサ回路２２及び２３とＯＲ回路を通し
て、Ｓ入力２６及びＲ入力２７となり、ＲＳフリップフ
ロップ２１を動作させ、出力２４を発生している。
力２４を高速化させた波形整形回路を示す。この波形整
形回路は、クロック選択回路２０を４回路用いている。
そして、クロック選択回路２０の出力は、それぞれの出
力に独立したパルサ回路２２及び２３とＯＲ回路を通し
て、Ｓ入力２６及びＲ入力２７となり、ＲＳフリップフ
ロップ２１を動作させ、出力２４を発生している。
【０００６】図７は、図６の回路を使用し、出力２４を
高速化させた場合のタイミング図である。各周期Ｔの中
を注目すると、ＣＬＫＡとＣＬＫＣは近接しており、ク
ロックの多重化による近接制限の改善は達成されていな
い。
高速化させた場合のタイミング図である。各周期Ｔの中
を注目すると、ＣＬＫＡとＣＬＫＣは近接しており、ク
ロックの多重化による近接制限の改善は達成されていな
い。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
波形整形回路には、クロックの近接制限があり、出力を
高速化できない。本発明は、クロックの近接制限を無く
し、波形整形回路からの出力信号を高速にすることを目
的としている。
波形整形回路には、クロックの近接制限があり、出力を
高速化できない。本発明は、クロックの近接制限を無く
し、波形整形回路からの出力信号を高速にすることを目
的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の波形整形器においては、複数のクロック選
択回路の各出力端子において、周期Ｔ内にクロックが２
回発生することがないよう配線されたクロック近接回避
回路を設けている。上記条件を満たすクロック近接回避
回路は複数あり、その１例を実施例に示している。クロ
ック選択回路は、入力クロック信号ＣＬＫＡ、ＣＬＫ
Ｂ、ＣＬＫＣを選択して、ＲＳフリップフロップをセッ
トする端子、リセットする端子に出力する。クロック選
択回路は複数あり、それぞれ出力されるクロック信号
を、各信号に対応した複数のパルサー回路で細いパルス
に変換する。複数のパルサー回路を出力した信号は、Ｓ
入力信号とＲ入力信号に論理和され、ＲＳフリップフロ
ップのセット端子、リセット端子に入力する。Ｓ入力、
Ｒ入力により、ＲＳフリップフロップが動作し、目的と
する波形整形した出力信号を得る。
に、本発明の波形整形器においては、複数のクロック選
択回路の各出力端子において、周期Ｔ内にクロックが２
回発生することがないよう配線されたクロック近接回避
回路を設けている。上記条件を満たすクロック近接回避
回路は複数あり、その１例を実施例に示している。クロ
ック選択回路は、入力クロック信号ＣＬＫＡ、ＣＬＫ
Ｂ、ＣＬＫＣを選択して、ＲＳフリップフロップをセッ
トする端子、リセットする端子に出力する。クロック選
択回路は複数あり、それぞれ出力されるクロック信号
を、各信号に対応した複数のパルサー回路で細いパルス
に変換する。複数のパルサー回路を出力した信号は、Ｓ
入力信号とＲ入力信号に論理和され、ＲＳフリップフロ
ップのセット端子、リセット端子に入力する。Ｓ入力、
Ｒ入力により、ＲＳフリップフロップが動作し、目的と
する波形整形した出力信号を得る。
【０００９】
【作用】上記のように構成された波形整形回路において
は、クロック選択回路の各出力において、周期Ｔ内にク
ロックが２回発生することがなく、このためクロックの
近接制限がなく、波形整形回路からの出力を高速にする
ことができる。
は、クロック選択回路の各出力において、周期Ｔ内にク
ロックが２回発生することがなく、このためクロックの
近接制限がなく、波形整形回路からの出力を高速にする
ことができる。
【００１０】
【実施例】図１に、クロック近接制限のない波形整形回
路の一実施例を、ブロック図で示す。この回路は、クロ
ック近接回避回路３０を除いて、図６の入力クロックを
多重化した回路と同じである。ここで示す４個のクロッ
ク選択回路２０は、波形整形するためのＲＳフリップフ
ロップ２１へ与えるセット信号Ｓ入力２６とリセット信
号Ｒ入力２７を発生するため、入力クロック信号を選択
する回路である。各クロック選択回路２０の出力は、そ
れぞれクロックのパルス幅を小さくするパルサー回路２
２及び２３を通し、論理和してＳ入力２６及びＲ入力２
７を得ている。ＲＳフリップフロップ２１は、Ｓ入力２
６によりセットし、Ｒ入力２７によりリセットすること
で波形整形を行い出力２４を発生する。
路の一実施例を、ブロック図で示す。この回路は、クロ
ック近接回避回路３０を除いて、図６の入力クロックを
多重化した回路と同じである。ここで示す４個のクロッ
ク選択回路２０は、波形整形するためのＲＳフリップフ
ロップ２１へ与えるセット信号Ｓ入力２６とリセット信
号Ｒ入力２７を発生するため、入力クロック信号を選択
する回路である。各クロック選択回路２０の出力は、そ
れぞれクロックのパルス幅を小さくするパルサー回路２
２及び２３を通し、論理和してＳ入力２６及びＲ入力２
７を得ている。ＲＳフリップフロップ２１は、Ｓ入力２
６によりセットし、Ｒ入力２７によりリセットすること
で波形整形を行い出力２４を発生する。
【００１１】クロック近接回避回路３０は、４個のクロ
ック選択回路２０の出力〜において、各周期Ｔ毎
に、各出力に複数のクロックが発生しないようにクロッ
クを分配すれば良く、さまざまな分配方法が考えられ
る。図１においては、比較的回路規模が小さい一つのク
ロック分配方法を示している。
ック選択回路２０の出力〜において、各周期Ｔ毎
に、各出力に複数のクロックが発生しないようにクロッ
クを分配すれば良く、さまざまな分配方法が考えられ
る。図１においては、比較的回路規模が小さい一つのク
ロック分配方法を示している。
【００１２】図２は、図１で示したクロック分配法のク
ロック近接回避回路３０におけるタイミング図を示す。
このタイミング図で波形、、、は、各クロック
選択回路２０のセット側出力波形を示し、波形、、
、は、同リセット側出力波形を示している。
ロック近接回避回路３０におけるタイミング図を示す。
このタイミング図で波形、、、は、各クロック
選択回路２０のセット側出力波形を示し、波形、、
、は、同リセット側出力波形を示している。
【００１３】ここで、ＣＬＫＡ１、ＣＬＫＢ１、ＣＬＫ
Ｃ１に関する部分を例にとり、従来回路と本実施例回路
のクロック近接制限について説明する。従来回路におい
ては、ＣＬＫＡ１、ＣＬＫＢ１、ＣＬＫＣ１は、同一の
クロック選択回路２０に入力されており、このため、Ｃ
ＬＫＡ１とＣＬＫＣ１間でクロックの近接制限が生じて
いた。ＣＬＫＡ１を固定し、ＣＬＫＣ１を時間軸方向の
負方向へ移動していくと、ＣＬＫＡ１とＣＬＫＣ１が１
つのパルスとなり、近接制限がおこる。
Ｃ１に関する部分を例にとり、従来回路と本実施例回路
のクロック近接制限について説明する。従来回路におい
ては、ＣＬＫＡ１、ＣＬＫＢ１、ＣＬＫＣ１は、同一の
クロック選択回路２０に入力されており、このため、Ｃ
ＬＫＡ１とＣＬＫＣ１間でクロックの近接制限が生じて
いた。ＣＬＫＡ１を固定し、ＣＬＫＣ１を時間軸方向の
負方向へ移動していくと、ＣＬＫＡ１とＣＬＫＣ１が１
つのパルスとなり、近接制限がおこる。
【００１４】一方、本発明の実施例においては、ＣＬＫ
Ａ１、ＣＬＫＢ１、ＣＬＫＣ１が入力しようとするクロ
ック選択回路２０のＣＬＫＡ１入力を、クロック近接回
避回路３０で禁止している。そして、ＣＬＫＡ１は、Ｃ
ＬＫＡ３、ＣＬＫＢ３、ＣＬＫＣ３が入力しようとする
クロック選択回路２０に、ＣＬＫＡ３との論理和をとる
ことで入力し、このクロック選択回路２０を通して出力
することで、近接制限を排除している。つまり、本実施
例において、ＣＬＫＡ１を固定し、ＣＬＫＣ１を時間軸
方向の負方向へ移動しても、ＣＬＫＡ１とＣＬＫＣ１が
重なって１つのパルスとなる問題は生じない。
Ａ１、ＣＬＫＢ１、ＣＬＫＣ１が入力しようとするクロ
ック選択回路２０のＣＬＫＡ１入力を、クロック近接回
避回路３０で禁止している。そして、ＣＬＫＡ１は、Ｃ
ＬＫＡ３、ＣＬＫＢ３、ＣＬＫＣ３が入力しようとする
クロック選択回路２０に、ＣＬＫＡ３との論理和をとる
ことで入力し、このクロック選択回路２０を通して出力
することで、近接制限を排除している。つまり、本実施
例において、ＣＬＫＡ１を固定し、ＣＬＫＣ１を時間軸
方向の負方向へ移動しても、ＣＬＫＡ１とＣＬＫＣ１が
重なって１つのパルスとなる問題は生じない。
【００１５】同様にして、近接制限を生じさせないため
に、クロック近接回避回路３０で、ＣＬＫＡ２の入力を
禁止し、ＣＬＫＡ４と論理和をとって、ＣＬＫＡ４、Ｃ
ＬＫＢ４、ＣＬＫＣ４が入力しようとするクロック選択
回路２０に入力している。同じように、ＣＬＫＣ３の入
力を禁止し、ＣＬＫＣ１と論理和をとって、ＣＬＫＡ
１、ＣＬＫＢ１、ＣＬＫＣ１が入力しようとするクロッ
ク選択回路２０に入力している。また、ＣＬＫＣ４の入
力を禁止し、ＣＬＫＣ２と論理和をとって、ＣＬＫＡ
２、ＣＬＫＢ２、ＣＬＫＣ２が入力しようとするクロッ
ク選択回路２０に入力している。
に、クロック近接回避回路３０で、ＣＬＫＡ２の入力を
禁止し、ＣＬＫＡ４と論理和をとって、ＣＬＫＡ４、Ｃ
ＬＫＢ４、ＣＬＫＣ４が入力しようとするクロック選択
回路２０に入力している。同じように、ＣＬＫＣ３の入
力を禁止し、ＣＬＫＣ１と論理和をとって、ＣＬＫＡ
１、ＣＬＫＢ１、ＣＬＫＣ１が入力しようとするクロッ
ク選択回路２０に入力している。また、ＣＬＫＣ４の入
力を禁止し、ＣＬＫＣ２と論理和をとって、ＣＬＫＡ
２、ＣＬＫＢ２、ＣＬＫＣ２が入力しようとするクロッ
ク選択回路２０に入力している。
【００１６】図２に、以上のようにクロック選択回路２
０に入力するクロックを、クロック近接回避回路３０で
制御した場合のタイミング図を示す。クロック選択回路
２０の各出力端子において、周期Ｔ内にクロックが２回
発生することがなく、クロックの近接制限を受けること
なく高速の波形出力２４が可能となっている。
０に入力するクロックを、クロック近接回避回路３０で
制御した場合のタイミング図を示す。クロック選択回路
２０の各出力端子において、周期Ｔ内にクロックが２回
発生することがなく、クロックの近接制限を受けること
なく高速の波形出力２４が可能となっている。
【００１７】
【発明の効果】本発明は、以上説明したように構成され
ているので、周期Ｔにおいてクロックの近接制限がな
く、波形整形回路からの出力を高速にできる。
ているので、周期Ｔにおいてクロックの近接制限がな
く、波形整形回路からの出力を高速にできる。
【図１】本発明の一実施例を示す回路ブロック図であ
る。
る。
【図２】本発明で図１の場合のタイミング図を示す。
【図３】従来の波形整形部の基本例を示す回路ブロック
図である。
図である。
【図４】従来の図３の場合のタイミング図を示す。
【図５】従来のクロック近接時のタイミング図を示す。
【図６】従来の入力クロックを多重化した場合の回路ブ
ロック図である。
ロック図である。
【図７】従来の図６の場合のタイミング図を示す。
２０ クロック選択回路 ２１ ＲＳフリップフロップ ２２、２３ パルサー回路 ２４ 出力 ２６ Ｓ入力 ２７ Ｒ入力 ３０ クロック近接回避回路
Claims (1)
- 【請求項１】 複数のクロック選択回路（２０）の各出
力端子において、周期Ｔ内にクロックが２回発生するこ
とがないよう配線されたクロック近接回避回路（３０）
と、 入力クロック信号を選択して出力する複数のクロック選
択回路（２０）と、 複数のクロック選択回路（２０）から出力されるクロッ
ク信号を、それぞれ細いパルスに変換する複数のパルサ
ー回路（２２及び２３）と、 複数のパルサー回路（２２）の出力を論理和したＳ入力
（２６）と、パルサー回路（２３）の出力を論理和した
Ｒ入力（２７）とで制御し、波形整形した出力（２４）
を発生するＲＳフリップフロップ（２１）と、 を具備することを特徴とする半導体試験装置の波形整形
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6254359A JPH0894722A (ja) | 1994-09-22 | 1994-09-22 | 半導体試験装置の波形整形器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6254359A JPH0894722A (ja) | 1994-09-22 | 1994-09-22 | 半導体試験装置の波形整形器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0894722A true JPH0894722A (ja) | 1996-04-12 |
Family
ID=17263900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6254359A Pending JPH0894722A (ja) | 1994-09-22 | 1994-09-22 | 半導体試験装置の波形整形器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0894722A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001091598A (ja) * | 1999-09-28 | 2001-04-06 | Advantest Corp | 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置 |
| WO2006035647A1 (ja) * | 2004-09-29 | 2006-04-06 | Advantest Corporation | 波形整形回路及びこの波形整形回路を備えた半導体試験装置 |
-
1994
- 1994-09-22 JP JP6254359A patent/JPH0894722A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001091598A (ja) * | 1999-09-28 | 2001-04-06 | Advantest Corp | 波形フォーマッタ・この波形フォーマッタを搭載した半導体デバイス試験装置 |
| WO2006035647A1 (ja) * | 2004-09-29 | 2006-04-06 | Advantest Corporation | 波形整形回路及びこの波形整形回路を備えた半導体試験装置 |
| US7216281B2 (en) | 2004-09-29 | 2007-05-08 | Advantest Corp. | Format control circuit and semiconductor test device |
| JPWO2006035647A1 (ja) * | 2004-09-29 | 2008-05-15 | 株式会社アドバンテスト | 波形整形回路及びこの波形整形回路を備えた半導体試験装置 |
| JP4657216B2 (ja) * | 2004-09-29 | 2011-03-23 | 株式会社アドバンテスト | 波形整形回路及びこの波形整形回路を備えた半導体試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |