JPWO2006035647A1 - 波形整形回路及びこの波形整形回路を備えた半導体試験装置 - Google Patents
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Abstract
オープンエッジがテストパターンに対して影響を与える真にエラー警告等が必要なオープンエッジのみを確実に検出する半導体試験装置である。この半導体試験装置は、波形メモリ３０から出力される複数の波形データを入力するとともに、タイミング発生器２０から出力される複数のタイミングデータを入力し、所定の波形データ及びタイミングデータを選択して出力し、波形データのエッジに近接制限時間より短い間隔で連続する同極性のエッジがある場合には、連続する後続のエッジをオープンしてオープン信号を出力するリアルタイムセレクタ４０と、リアルタイムセレクタ４０から出力される波形データ，タイミングデータ及びオープン信号を入力して、オープンされたエッジに先立つ近接制限時間内に、当該オープンエッジと逆極性のエッジがある場合に、フェイル信号を出力するオープンディテクタ５０とを備える。
Description
本発明は、試験対象となるDUTに印加するテストパターンを発生する波形整形回路を備え、テストパターンを印加したDUTから出力された応答出力信号と所定の期待値データ信号を比較して当該DUTの良否を判定する半導体試験装置に関し、特に、テストパターンのエッジが基準クロックの近接制限に抵触した場合に、近接した後続エッジを自動オープンするとともに、そのオープンされたタイミングエッジを検出し、オープンエッジがテストパターンに対して影響を与えるエッジか否かを識別して、真にエラー警告等が必要なオープンエッジのみを確実に検出する波形整形回路及び半導体試験装置に関する。
被試験デバイス（DUT）となるICやLSI等の半導体部品を試験する半導体試験装置では、所定のテストパターンをDUTに印加し、その結果としてDUTから出力される出力信号を、所定のストローブ信号のタイミングで取り出して、その取り出した出力信号を所定の期待値信号（期待値パターン）と比較してDUTの動作の良否を決定している（例えば、特開平７−１１０３５７号公報：第４−６頁、図１，特開平７−１７４８２７号公報：第４−５頁、図１、及び特開平８−０６２２９２号公報第３−４頁、図１参照。）。
DUTに印加するテストパターンデータは、論理パターンに対応する波形を示す波形データ（フォーマット・コントロール・データ）と、その波形におけるエッジのタイミングを示すタイミングデータ（タイミング・セット・データ）とからなり、複数の波形データ及びタイミングデータから任意の波形データとタイミングデータが選択されて、所望のテストパターンが生成されるようになっている。
ここで、DUTの特性を高精度で評価するために、最近の半導体試験装置においては、タイミング精度の高いテストパターンの発生が要求されるようになっており、設定されるテストパターンのタイミング（テスト周期の所定の基準に対するエッジの遅延時間）は、基準クロック（Reference Clock：REFCLK）周期の整数倍だけでなく、整数倍と端数との和になることが多い。このため、波形データのエッジタイミングを示すタイミングデータ（遅延データ）も、基準クロックサイクルの整数倍データ（Gate Enable：GTE）と、基準クロックの端数データである高分解能データ（High Resolution：HR）の組み合わせによって構成されるようになっている。
また、最近の半導体試験装置では、より複雑なテストパターンが生成できるように、通常、複数の波形データが組み合わせて用いられるようになっている。
例えば、波形データとして複数個のグループ（セット信号のグループ：T1S，T2S・・・TnS、リセット信号のグループ：T1R，T2R・・・TnR）が用意され、任意のセット信号やリセット信号を組み合わせてタイミングパルスが生成されるようになっている。
そして、このようなセット信号とリセット信号がフリップ・フロップに与えられて、テストパターンの立ち上がりや下がりのエッジが形成される。
図６は、従来の半導体試験装置の概略構成を示すブロック図である。
同図に示すように、従来の半導体試験装置は、パターン発生器（PG）１１０と、タイミング発生器１２０と、波形メモリ１３０と、リアルタイムセレクタ１４０等を備えており、波形メモリ１３０から出力される複数の波形データと、タイミング発生器１２０から出力される複数のタイミングデータがリアルタイムセレクタ１４０で選択され、試験対象となるDUT（図示せず）へ入力するテストパターンが発生するようになっている。
これらのうち、波形メモリ１３０から次段の要素が波形整形回路を構成している。
なお、図６に示す半導体試験装置は、１テスト周期中に２つのデータを用いるピン・マルチプレクスモードのテスタとなっており、波形メモリ１３０からはT1とT2のグループの波形データが出力され、タイミング発生器１２０は、波形メモリ１３０の波形データのグループに対応してT1とT2の２つのタイミング発生器１２０が備えられている。
ピン・マルチプレクスモードとは、半導体試験装置の複数のテスト・チャンネル（テスタピン）から発生されるテストパターンやストローブ信号を、時間軸上で合成（マルチプレクス）することにより、高速な試験信号やストローブ信号を生成するモードである。
PG１１０は、DUTに印加する論理パターン（波形データ）のアドレスとなるパターンデータ（PAT A/B/C）と、その切換タイミングを示すタイミングデータのアドレスとなるタイミングセット（TS）と、テストレートとなるレート信号（RATE）を出力する。
タイミング発生器１２０は、波形メモリ１３０の波形データのグループに対応して複数備えられ、図６に示す例では、T1とT2の２つのタイミング発生器が備えられ、各タイミング発生器１２０には、それぞれタイミングメモリ１２１とカウンタディレイ１２２を備えている。
タイミングメモリ１２１は、タイミングセットに対するクロックの遅延タイミングが記憶されており、波形メモリ１３０から読み出される波形データのセットタイム，リセットタイムを生成する。
具体的には、タイミングメモリ１２１には、基準クロックREFCLKの何番目のクロックを選択するかのGATE信号と、そのREFCLKの周期以下の高分解能遅延データであるHR信号が記憶されており、図６に示す例では、基準クロックREFCLKが４nsの場合となっている。
そして、PG１１０から出力されるタイミングセット（TS）をアドレスとして、GATE信号とHR信号が読み出され、HR信号は、そのまま次段のリアルタイムセレクタ１４０に入力され、GATE信号は、カウンタディレイ１２２に入力されるレート信号（RATE）のタイミングで出力されてリアルタイムセレクタ１４０に入力される。
波形メモリ１３０には論理パターンに対応する波形データ（SET／RESビート）が記憶されている。そして、PG１１０から出力されるパターンデータ（PAT A/B/C）をアドレスとしてセット，リセットの各波形データが波形メモリ１３０から読み出される。
図６に示す波形メモリ１３０では、２つのグループ（T1，T2）のパターンデータのセット、リセットの各波形データが出力されて、次段のリアルタイムセレクタ１４０に入力されるようになっている。
波形メモリ１３０は、例えば８ワードあり、パターンデータ（PAT）の３ビット（A/B/C）によりワードが指定される。各ワードの読出しごとに、ドライバ高レベル駆動第１データT1S，ドライバ低レベル駆動第１データT1R，ドライバ高レベル駆動第２データT2S，ドライバ低レベル駆動第２データT2R等のデータが読み出される。
なお、この波形メモリ１９の記憶内容は発生波形がノンリターン波形NRZ，その反転波形／NRZ，リターン波形RZ，その反転波形／RZ，排他的論理和波形XOR，その反転波形／XORなどにより異なり、その記憶内容に応じた種類の波形が形成される。
リアルタイムセレクタ１４０は、タイミング発生器１２０と波形メモリ１３０からの各信号をセット側（SET），リセット側（RES）でそれぞれ入力し、任意のデータをリアルタイムに選択して、セット信号（SET）とリセット信号（RES）として出力する。
リアルタイムセレクタ１４０から出力されたセット信号（SET）とリセット信号（RES）は、次段のタイミング回路（Pin Timing Generator：PTGA）１６０のセット側とリセット側に振り分けられる。図６に示す例では、上側のタイミング回路（PTGA）１６０ａがセット信号通路（経路）であり、下側のタイミング回路（PTGA）１６０ｂがリセット信号通路（経路）となっている。
そして、このセット信号とリセット信号は、フリップ・フロップ１７０に与えられ、これらのタイミングに基づいて、テスト信号の立ち上がりや下がりのエッジが形成される。
以上のような構成からなる半導体試験装置では、パターンスタートすると、PG１１０からの信号が波形メモリ１３０，タイミングメモリ１２１をアクセスし、その出力がリアルタイムセレクタ１４０へ入力される。
具体的には、パターンスタートすると、PG１１０からタイミングデータTSとレート信号RATEがタイミングメモリ１２１とカウンタディレイ１２２に与えられて、タイミングメモリ１２１から読み出された遅延量HRと基準タイミングGTEが出力される。
また、ＰＧ１１０からのパターンデータPATによって波形メモリ１３０から波形データが読み出され、基準タイミングGTEのタイミングでリアルタイムセレクタ１４０に入力され、遅延量HRの遅延タイミングで選択されて出力される。
そして、タイミング回路（PTGA）１６０，フリップ・フロップ１７０を経て図示しないDUTに印加されることになる。
ところで、一般に、半導体試験装置においては、同一の信号通路内に与えられる信号の間隔は、基準クロックより大きいことが必要である。例えば、図６に示すタイミング回路（PTGA）１６０のセット側１６０ａの信号通路における２つのセット信号の間隔、リセット側１６０ｂの信号通路における２つのリセット信号の間隔は、それぞれ基準クロック周期より大きくなければならい。これは、半導体試験装置において、各機能素子や回路等は基準クロックに同期して動作するように構成されているためで、基準クロック周期より小さな周期の信号は認識されず、そのような信号は正しく伝達することができない。
このように半導体試験装置では、基準クロックREFCLK の限度を超えた高速のパルスが印加された場合には、正常な動作を行うことができない。
このため、高分解能の遅延タイミング示すHR信号が基準クロックREFCLK
の周期以下で連続して印加された場合には、PTGAでは２番目のパルスを区別して認識することができず、連続した１個のパルスが印加されたように、小さい方のHR信号でしか変化応答しないことになる。
そこで、従来は、リアルタイムセレクタ１４０において、後段にあるPTGA１６０のクロックの近接制限に抵触するような信号を予め排除して、そのような信号は出力されないようにしてある（例えば、特開平８−０９４７２２号公報：第２−３頁、図１及び特開２００２−２２８７２１号公報：第４−５頁、図１参照。）。
具体的には、リアルタイムセレクタ１４０は、同一基準クロックサイクルに一つの波形データのエッジがあれば、そのエッジ及び対応するタイミングデータを選択して出力し、同一基準クロックサイクルに複数の波形データのエッジがあれば、各エッジに対応するタイミングデータを比較して、タイミングデータが小さいエッジとそのタイミングデータを選択して出力するようになっている。そして、タイミングデータが大きいエッジデータについては、オープンしてしまい出力されないようにしている。
これにより、いかなる場合でもPTGAには基準クロック周期（例えば4ns）以上近づいた信号が入力されないようになっている。
以下、図７を参照して、従来の半導体試験装置に生成されるテストパターンの具体例を説明する。
図７は、上述したような従来の半導体試験装置で発生するテストパターンのタイミングチャートを示している。同図に示す例では、基準クロックREFCLKが4nsの場合で、テストレートRATEが基準クロックと同様の4nsに設定された場合となっている。
なお、基準クロックREFCLKはその半導体試験装置によって不変（固定）であるが、テストレートRATEは、基準クロックREFCLKの所望の整数倍周期に設定可能であり、設定はユーザ等が任意に行えるようになっている。
同図に示すように、リアルタイムセレクタ１４０には、T1S，TIR，T2S，T2Rの各波形データが、基準タイミングGTEのタイミングでリアルタイムセレクタ１４０のセット側（SET），リセット側（RES）に入力される。また、T1及びT2の各波形データに対応する遅延タイミングデータT1HR，T2HRが、リアルタイムセレクタ１４０のセット側（SET），リセット側（RES）に入力される。
リアルタイムセレクタ１４０では、同一の基準クロックサイクルに一つの波形データのエッジがあれば、当該エッジ及び対応するタイミングデータを選択して出力し、同一基準クロックサイクルに複数の波形データのエッジがあれば、各エッジに対応するタイミングデータを比較して、タイミングデータが小さいエッジとそのタイミングデータを選択して出力する。
そして、タイミングデータが大きいエッジについては、オープンして出力されないようになっている。
図７に示す例では、基準クロックサイクルの１サイクル目では、SET信号がT1Sだけなので、T1Sが選択されてT1HRが示す0.5nsの遅延タイミングでSET信号が出力される。
基準クロックサイクルの２サイクル目では、RES信号がT1Rだけなので、T1Rが選択されてT1HRが示す1.0nsの遅延タイミングでRES信号が出力される。
基準クロックサイクルの３サイクル目では、SET信号がT1SとT2Sが存在するので、各波形データに対応する遅延タイミングデータT1HR（0.5ns）とT2HR（3.0ns）の値が比較され、値の小さいT1Sが選択されてT1HRが示す0.5nsの遅延タイミングでSET信号が出力される。この３サイクル目では、遅延タイミングデータが大きいT2Sについてはオープンされて消去され（図７の破線↑で示すSET3.0参照）、リアルタイムセレクタ１４０からは出力されない。
以下同様にして各サイクル毎に波形データとタイミングデータが選択され、リアルタイムセレクタ１４０からは図７に示すようなセット信号（SET）とリセット信号（RES）が出力される。そして、これらセット信号とリセット信号がタイミング回路（PTGA）１６０及びフリップ／フロップ１７０を経て、図７の最下段に示すような立ち上がりや下がりのエッジのテストパターン（PAT）が生成される。
このようにして、リアルタイムセレクタ１４０で近接制限に抵触するクロックがオープンされることにより、後段のPTGAには基準クロック周期（例えば4ns）以上近づいたクロックが入力されないようになり、基準クロックに基づく正確な半導体試験が行われるようになっている。
しかしながら、以上のような従来の半導体試験装置では、クロックの近接制限によって、制限に抵触するエッジタイミングのデータがオープンにされて消去される結果、ユーザ側でタイミング設定が変更されたような場合に、エッジがオープンされることで出力波形が変わってしまうという問題が発生した。
例えば、図８（ａ）に示すように、近接制限に抵触しないタイミングでセット信号及びリセット信号が出力されていたとする。この場合に、ユーザ等がタイミング設定を変更して、図８（ａ）に示す１サイクル目のSET＝1.0nsの遅延タイミングをSET＝2.0nsに設定変更したとする。
そうすると、同図（ｂ）に示すように、２サイクル目のSET＝2.0nsは１サイクル目のSET＝2.0nsに対して4nsの近接制限に抵触することになるので、２サイクル目のSET＝2.0nsはオープンされることになる。その結果、出力波形は、図８（ａ）に示した正しい波形と異なる波形に変わってしまうことになる。
但し、このような場合であっても、図８（ｂ）に示すオープンエッジの前にRES＝3.0nsのエッジが存在しない場合には、２サイクル目のSET＝2.0nsがオープンされたとしても以後の出力波形は変わらない。
このように、あるエッジがクロックの近接制限に抵触してオープンされる場合、そのオープンによって以後の出力波形が変わってしまう場合と、出力波形は変わらず、従って実際には特に何の影響もない場合とが存在する。
ところが、従来の半導体試験装置では、クロックがオープンされた場合にそのオープンされたこと自体を検出することは可能であったが、上述したような出力波形に影響を及ぼすオープンと影響を及ぼさないオープンとの違いを検出することはできなかった。
このため、正しい波形発生のために真に必要となるエッジのオープンを的確に検出できないという問題があった。
DUTに印加するテストパターンデータは、論理パターンに対応する波形を示す波形データ（フォーマット・コントロール・データ）と、その波形におけるエッジのタイミングを示すタイミングデータ（タイミング・セット・データ）とからなり、複数の波形データ及びタイミングデータから任意の波形データとタイミングデータが選択されて、所望のテストパターンが生成されるようになっている。
ここで、DUTの特性を高精度で評価するために、最近の半導体試験装置においては、タイミング精度の高いテストパターンの発生が要求されるようになっており、設定されるテストパターンのタイミング（テスト周期の所定の基準に対するエッジの遅延時間）は、基準クロック（Reference Clock：REFCLK）周期の整数倍だけでなく、整数倍と端数との和になることが多い。このため、波形データのエッジタイミングを示すタイミングデータ（遅延データ）も、基準クロックサイクルの整数倍データ（Gate Enable：GTE）と、基準クロックの端数データである高分解能データ（High Resolution：HR）の組み合わせによって構成されるようになっている。
また、最近の半導体試験装置では、より複雑なテストパターンが生成できるように、通常、複数の波形データが組み合わせて用いられるようになっている。
例えば、波形データとして複数個のグループ（セット信号のグループ：T1S，T2S・・・TnS、リセット信号のグループ：T1R，T2R・・・TnR）が用意され、任意のセット信号やリセット信号を組み合わせてタイミングパルスが生成されるようになっている。
そして、このようなセット信号とリセット信号がフリップ・フロップに与えられて、テストパターンの立ち上がりや下がりのエッジが形成される。
図６は、従来の半導体試験装置の概略構成を示すブロック図である。
同図に示すように、従来の半導体試験装置は、パターン発生器（PG）１１０と、タイミング発生器１２０と、波形メモリ１３０と、リアルタイムセレクタ１４０等を備えており、波形メモリ１３０から出力される複数の波形データと、タイミング発生器１２０から出力される複数のタイミングデータがリアルタイムセレクタ１４０で選択され、試験対象となるDUT（図示せず）へ入力するテストパターンが発生するようになっている。
これらのうち、波形メモリ１３０から次段の要素が波形整形回路を構成している。
なお、図６に示す半導体試験装置は、１テスト周期中に２つのデータを用いるピン・マルチプレクスモードのテスタとなっており、波形メモリ１３０からはT1とT2のグループの波形データが出力され、タイミング発生器１２０は、波形メモリ１３０の波形データのグループに対応してT1とT2の２つのタイミング発生器１２０が備えられている。
ピン・マルチプレクスモードとは、半導体試験装置の複数のテスト・チャンネル（テスタピン）から発生されるテストパターンやストローブ信号を、時間軸上で合成（マルチプレクス）することにより、高速な試験信号やストローブ信号を生成するモードである。
PG１１０は、DUTに印加する論理パターン（波形データ）のアドレスとなるパターンデータ（PAT A/B/C）と、その切換タイミングを示すタイミングデータのアドレスとなるタイミングセット（TS）と、テストレートとなるレート信号（RATE）を出力する。
タイミング発生器１２０は、波形メモリ１３０の波形データのグループに対応して複数備えられ、図６に示す例では、T1とT2の２つのタイミング発生器が備えられ、各タイミング発生器１２０には、それぞれタイミングメモリ１２１とカウンタディレイ１２２を備えている。
タイミングメモリ１２１は、タイミングセットに対するクロックの遅延タイミングが記憶されており、波形メモリ１３０から読み出される波形データのセットタイム，リセットタイムを生成する。
具体的には、タイミングメモリ１２１には、基準クロックREFCLKの何番目のクロックを選択するかのGATE信号と、そのREFCLKの周期以下の高分解能遅延データであるHR信号が記憶されており、図６に示す例では、基準クロックREFCLKが４nsの場合となっている。
そして、PG１１０から出力されるタイミングセット（TS）をアドレスとして、GATE信号とHR信号が読み出され、HR信号は、そのまま次段のリアルタイムセレクタ１４０に入力され、GATE信号は、カウンタディレイ１２２に入力されるレート信号（RATE）のタイミングで出力されてリアルタイムセレクタ１４０に入力される。
波形メモリ１３０には論理パターンに対応する波形データ（SET／RESビート）が記憶されている。そして、PG１１０から出力されるパターンデータ（PAT A/B/C）をアドレスとしてセット，リセットの各波形データが波形メモリ１３０から読み出される。
図６に示す波形メモリ１３０では、２つのグループ（T1，T2）のパターンデータのセット、リセットの各波形データが出力されて、次段のリアルタイムセレクタ１４０に入力されるようになっている。
波形メモリ１３０は、例えば８ワードあり、パターンデータ（PAT）の３ビット（A/B/C）によりワードが指定される。各ワードの読出しごとに、ドライバ高レベル駆動第１データT1S，ドライバ低レベル駆動第１データT1R，ドライバ高レベル駆動第２データT2S，ドライバ低レベル駆動第２データT2R等のデータが読み出される。
なお、この波形メモリ１９の記憶内容は発生波形がノンリターン波形NRZ，その反転波形／NRZ，リターン波形RZ，その反転波形／RZ，排他的論理和波形XOR，その反転波形／XORなどにより異なり、その記憶内容に応じた種類の波形が形成される。
リアルタイムセレクタ１４０は、タイミング発生器１２０と波形メモリ１３０からの各信号をセット側（SET），リセット側（RES）でそれぞれ入力し、任意のデータをリアルタイムに選択して、セット信号（SET）とリセット信号（RES）として出力する。
リアルタイムセレクタ１４０から出力されたセット信号（SET）とリセット信号（RES）は、次段のタイミング回路（Pin Timing Generator：PTGA）１６０のセット側とリセット側に振り分けられる。図６に示す例では、上側のタイミング回路（PTGA）１６０ａがセット信号通路（経路）であり、下側のタイミング回路（PTGA）１６０ｂがリセット信号通路（経路）となっている。
そして、このセット信号とリセット信号は、フリップ・フロップ１７０に与えられ、これらのタイミングに基づいて、テスト信号の立ち上がりや下がりのエッジが形成される。
以上のような構成からなる半導体試験装置では、パターンスタートすると、PG１１０からの信号が波形メモリ１３０，タイミングメモリ１２１をアクセスし、その出力がリアルタイムセレクタ１４０へ入力される。
具体的には、パターンスタートすると、PG１１０からタイミングデータTSとレート信号RATEがタイミングメモリ１２１とカウンタディレイ１２２に与えられて、タイミングメモリ１２１から読み出された遅延量HRと基準タイミングGTEが出力される。
また、ＰＧ１１０からのパターンデータPATによって波形メモリ１３０から波形データが読み出され、基準タイミングGTEのタイミングでリアルタイムセレクタ１４０に入力され、遅延量HRの遅延タイミングで選択されて出力される。
そして、タイミング回路（PTGA）１６０，フリップ・フロップ１７０を経て図示しないDUTに印加されることになる。
ところで、一般に、半導体試験装置においては、同一の信号通路内に与えられる信号の間隔は、基準クロックより大きいことが必要である。例えば、図６に示すタイミング回路（PTGA）１６０のセット側１６０ａの信号通路における２つのセット信号の間隔、リセット側１６０ｂの信号通路における２つのリセット信号の間隔は、それぞれ基準クロック周期より大きくなければならい。これは、半導体試験装置において、各機能素子や回路等は基準クロックに同期して動作するように構成されているためで、基準クロック周期より小さな周期の信号は認識されず、そのような信号は正しく伝達することができない。
このように半導体試験装置では、基準クロックREFCLK の限度を超えた高速のパルスが印加された場合には、正常な動作を行うことができない。
このため、高分解能の遅延タイミング示すHR信号が基準クロックREFCLK
の周期以下で連続して印加された場合には、PTGAでは２番目のパルスを区別して認識することができず、連続した１個のパルスが印加されたように、小さい方のHR信号でしか変化応答しないことになる。
そこで、従来は、リアルタイムセレクタ１４０において、後段にあるPTGA１６０のクロックの近接制限に抵触するような信号を予め排除して、そのような信号は出力されないようにしてある（例えば、特開平８−０９４７２２号公報：第２−３頁、図１及び特開２００２−２２８７２１号公報：第４−５頁、図１参照。）。
具体的には、リアルタイムセレクタ１４０は、同一基準クロックサイクルに一つの波形データのエッジがあれば、そのエッジ及び対応するタイミングデータを選択して出力し、同一基準クロックサイクルに複数の波形データのエッジがあれば、各エッジに対応するタイミングデータを比較して、タイミングデータが小さいエッジとそのタイミングデータを選択して出力するようになっている。そして、タイミングデータが大きいエッジデータについては、オープンしてしまい出力されないようにしている。
これにより、いかなる場合でもPTGAには基準クロック周期（例えば4ns）以上近づいた信号が入力されないようになっている。
以下、図７を参照して、従来の半導体試験装置に生成されるテストパターンの具体例を説明する。
図７は、上述したような従来の半導体試験装置で発生するテストパターンのタイミングチャートを示している。同図に示す例では、基準クロックREFCLKが4nsの場合で、テストレートRATEが基準クロックと同様の4nsに設定された場合となっている。
なお、基準クロックREFCLKはその半導体試験装置によって不変（固定）であるが、テストレートRATEは、基準クロックREFCLKの所望の整数倍周期に設定可能であり、設定はユーザ等が任意に行えるようになっている。
同図に示すように、リアルタイムセレクタ１４０には、T1S，TIR，T2S，T2Rの各波形データが、基準タイミングGTEのタイミングでリアルタイムセレクタ１４０のセット側（SET），リセット側（RES）に入力される。また、T1及びT2の各波形データに対応する遅延タイミングデータT1HR，T2HRが、リアルタイムセレクタ１４０のセット側（SET），リセット側（RES）に入力される。
リアルタイムセレクタ１４０では、同一の基準クロックサイクルに一つの波形データのエッジがあれば、当該エッジ及び対応するタイミングデータを選択して出力し、同一基準クロックサイクルに複数の波形データのエッジがあれば、各エッジに対応するタイミングデータを比較して、タイミングデータが小さいエッジとそのタイミングデータを選択して出力する。
そして、タイミングデータが大きいエッジについては、オープンして出力されないようになっている。
図７に示す例では、基準クロックサイクルの１サイクル目では、SET信号がT1Sだけなので、T1Sが選択されてT1HRが示す0.5nsの遅延タイミングでSET信号が出力される。
基準クロックサイクルの２サイクル目では、RES信号がT1Rだけなので、T1Rが選択されてT1HRが示す1.0nsの遅延タイミングでRES信号が出力される。
基準クロックサイクルの３サイクル目では、SET信号がT1SとT2Sが存在するので、各波形データに対応する遅延タイミングデータT1HR（0.5ns）とT2HR（3.0ns）の値が比較され、値の小さいT1Sが選択されてT1HRが示す0.5nsの遅延タイミングでSET信号が出力される。この３サイクル目では、遅延タイミングデータが大きいT2Sについてはオープンされて消去され（図７の破線↑で示すSET3.0参照）、リアルタイムセレクタ１４０からは出力されない。
以下同様にして各サイクル毎に波形データとタイミングデータが選択され、リアルタイムセレクタ１４０からは図７に示すようなセット信号（SET）とリセット信号（RES）が出力される。そして、これらセット信号とリセット信号がタイミング回路（PTGA）１６０及びフリップ／フロップ１７０を経て、図７の最下段に示すような立ち上がりや下がりのエッジのテストパターン（PAT）が生成される。
このようにして、リアルタイムセレクタ１４０で近接制限に抵触するクロックがオープンされることにより、後段のPTGAには基準クロック周期（例えば4ns）以上近づいたクロックが入力されないようになり、基準クロックに基づく正確な半導体試験が行われるようになっている。
しかしながら、以上のような従来の半導体試験装置では、クロックの近接制限によって、制限に抵触するエッジタイミングのデータがオープンにされて消去される結果、ユーザ側でタイミング設定が変更されたような場合に、エッジがオープンされることで出力波形が変わってしまうという問題が発生した。
例えば、図８（ａ）に示すように、近接制限に抵触しないタイミングでセット信号及びリセット信号が出力されていたとする。この場合に、ユーザ等がタイミング設定を変更して、図８（ａ）に示す１サイクル目のSET＝1.0nsの遅延タイミングをSET＝2.0nsに設定変更したとする。
そうすると、同図（ｂ）に示すように、２サイクル目のSET＝2.0nsは１サイクル目のSET＝2.0nsに対して4nsの近接制限に抵触することになるので、２サイクル目のSET＝2.0nsはオープンされることになる。その結果、出力波形は、図８（ａ）に示した正しい波形と異なる波形に変わってしまうことになる。
但し、このような場合であっても、図８（ｂ）に示すオープンエッジの前にRES＝3.0nsのエッジが存在しない場合には、２サイクル目のSET＝2.0nsがオープンされたとしても以後の出力波形は変わらない。
このように、あるエッジがクロックの近接制限に抵触してオープンされる場合、そのオープンによって以後の出力波形が変わってしまう場合と、出力波形は変わらず、従って実際には特に何の影響もない場合とが存在する。
ところが、従来の半導体試験装置では、クロックがオープンされた場合にそのオープンされたこと自体を検出することは可能であったが、上述したような出力波形に影響を及ぼすオープンと影響を及ぼさないオープンとの違いを検出することはできなかった。
このため、正しい波形発生のために真に必要となるエッジのオープンを的確に検出できないという問題があった。
本発明は、以上のような従来の技術が有する問題を解決するために提案されたものであり、テストパターンのエッジが基準クロックの近接制限に抵触した場合に、近接した後続エッジを自動オープンするとともに、そのオープンされたタイミングエッジを検出し、オープンエッジがテストパターンに対して影響を与えるエッジか否かを識別して、真にエラー警告等が必要なオープンエッジのみを確実に検出することができる波形整形回路及び半導体試験装置の提供を目的とする。
上記目的を達成するため、本発明の波形整形回路は、試験対象となるDUTへ入力するテストパターンを発生する波形整形回路であって、波形メモリから出力される複数の波形データを入力するとともに、タイミング発生器から出力される複数のタイミングデータを入力し、所定の波形データ及びタイミングデータを選択して出力し、波形データのエッジに所定の近接制限時間より短い間隔で連続する同極性のエッジがある場合には、連続する後続のエッジをオープンして所定のオープン信号を出力するリアルタイムセレクタと、リアルタイムセレクタから出力される波形データ，タイミングデータ及びオープン信号を入力し、当該リアルタイムセレクタでオープンされたエッジに先立つ所定の近接制限時間内に、当該オープンエッジと逆極性のエッジがある場合に、所定のフェイル信号を出力するオープンディテクタとを備える構成としてある。
具体的には、本発明の波形整形回路は、リアルタイムセレクタが、同一基準クロックサイクルに一つの波形データのエッジがあれば、当該エッジ及び対応するタイミングデータを選択して出力し、同一基準クロックサイクルに複数の波形データのエッジがあれば、各エッジに対応するタイミングデータを比較して、タイミングデータが小さいエッジとそのタイミングデータを選択して出力するとともに、タイミングデータが大きいエッジをオープンしてオープン信号を出力して、当該オープンエッジに対応するタイミングデータを出力する構成としてある。
さらに、本発明の波形整形回路は、リアルタイムセレクタが、所定の近接制限時間内で連続する後続エッジをオープンする場合に、オープンされるエッジが一つの場合と複数の場合とで、異なるオープン信号を出力する構成としてある。
また、本発明の波形整形回路は、オープンディテクタが、リアルタイムセレクタでオープンされたオープンエッジが属する基準クロックサイクル内に、対応するタイミングデータが、当該オープンエッジのタイミングデータより小さく、かつ、当該サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場合にフェイル信号を出力するとともに、
前記オープンエッジが属する基準クロックサイクルの前の基準クロックサイクル内に、対応するタイミングデータが、当該オープンエッジのタイミングデータより大きく、かつ、当該サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場合にフェイル信号を出力する構成としてある。
そして、本発明の半導体試験装置は、試験対象となるDUTに所定のテストパターンを入力し、このDUTから出力される応答出力信号と所定の期待値データ信号を比較することにより、当該DUTの良否を判定する半導体試験装置であって、試験対象となるDUTへ入力するテストパターンを発生する波形整形回路を備え、この波形整形回路が請求項１乃至４のいずれかに記載の波形整形回路からなる構成としてある。
特に、本発明の半導体試験装置は、請求項６に記載するように、波形整形回路がDUTのパーピンに対応して複数備えられる構成とすることが好ましい。
以上のように、本発明の波形整形回路及び半導体試験装置によれば、テストパターンのエッジが基準クロックの近接制限に抵触すると、リアルタイムセレクタによって近接した後続エッジが自動オープンされるとともに、そのオープンされたタイミングエッジがオープンディテクタで検出され、オープンエッジに先立つ近接制限時間内に当該オープンエッジと逆極性のエッジがある場合にのみフェイル信号が出力される。
これによって、オープンエッジがテストパターンに対して影響を与える真にエラー警告等が必要なオープンエッジのみを確実に検出することができ、基準クロックに基づく正確な半導体試験を確実に実施することが可能となる。
上記目的を達成するため、本発明の波形整形回路は、試験対象となるDUTへ入力するテストパターンを発生する波形整形回路であって、波形メモリから出力される複数の波形データを入力するとともに、タイミング発生器から出力される複数のタイミングデータを入力し、所定の波形データ及びタイミングデータを選択して出力し、波形データのエッジに所定の近接制限時間より短い間隔で連続する同極性のエッジがある場合には、連続する後続のエッジをオープンして所定のオープン信号を出力するリアルタイムセレクタと、リアルタイムセレクタから出力される波形データ，タイミングデータ及びオープン信号を入力し、当該リアルタイムセレクタでオープンされたエッジに先立つ所定の近接制限時間内に、当該オープンエッジと逆極性のエッジがある場合に、所定のフェイル信号を出力するオープンディテクタとを備える構成としてある。
具体的には、本発明の波形整形回路は、リアルタイムセレクタが、同一基準クロックサイクルに一つの波形データのエッジがあれば、当該エッジ及び対応するタイミングデータを選択して出力し、同一基準クロックサイクルに複数の波形データのエッジがあれば、各エッジに対応するタイミングデータを比較して、タイミングデータが小さいエッジとそのタイミングデータを選択して出力するとともに、タイミングデータが大きいエッジをオープンしてオープン信号を出力して、当該オープンエッジに対応するタイミングデータを出力する構成としてある。
さらに、本発明の波形整形回路は、リアルタイムセレクタが、所定の近接制限時間内で連続する後続エッジをオープンする場合に、オープンされるエッジが一つの場合と複数の場合とで、異なるオープン信号を出力する構成としてある。
また、本発明の波形整形回路は、オープンディテクタが、リアルタイムセレクタでオープンされたオープンエッジが属する基準クロックサイクル内に、対応するタイミングデータが、当該オープンエッジのタイミングデータより小さく、かつ、当該サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場合にフェイル信号を出力するとともに、
前記オープンエッジが属する基準クロックサイクルの前の基準クロックサイクル内に、対応するタイミングデータが、当該オープンエッジのタイミングデータより大きく、かつ、当該サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場合にフェイル信号を出力する構成としてある。
そして、本発明の半導体試験装置は、試験対象となるDUTに所定のテストパターンを入力し、このDUTから出力される応答出力信号と所定の期待値データ信号を比較することにより、当該DUTの良否を判定する半導体試験装置であって、試験対象となるDUTへ入力するテストパターンを発生する波形整形回路を備え、この波形整形回路が請求項１乃至４のいずれかに記載の波形整形回路からなる構成としてある。
特に、本発明の半導体試験装置は、請求項６に記載するように、波形整形回路がDUTのパーピンに対応して複数備えられる構成とすることが好ましい。
以上のように、本発明の波形整形回路及び半導体試験装置によれば、テストパターンのエッジが基準クロックの近接制限に抵触すると、リアルタイムセレクタによって近接した後続エッジが自動オープンされるとともに、そのオープンされたタイミングエッジがオープンディテクタで検出され、オープンエッジに先立つ近接制限時間内に当該オープンエッジと逆極性のエッジがある場合にのみフェイル信号が出力される。
これによって、オープンエッジがテストパターンに対して影響を与える真にエラー警告等が必要なオープンエッジのみを確実に検出することができ、基準クロックに基づく正確な半導体試験を確実に実施することが可能となる。
以下、本発明に係る波形整形回路及び半導体試験装置の好ましい実施形態について図面を参照しつつ説明する。
［半導体試験装置］
図１は、本発明に係る波形整形回路を備えた半導体試験装置の一実施形態の概略構成を示すブロック図である。
同図に示すように、本実施形態に係る波形整形回路を備えた半導体試験装置は、図６で示した従来の半導体試験装置とほぼ同様の構成となっており、パターン発生器（PG）１０と、タイミング発生器２０と、波形メモリ３０と、リアルタイムセレクタ４０と、タイミング回路（PTGA）６０と、フリップ・フロップ７０等を備えるとともに、リアルタイムセレクタ４０の後段にオープンディテクタ５０を備えている。そして、タイミング回路（PTGA）１６０，フリップ・フロップ１７０を経たテストパターンデータが、図示しないDUTに印加され、所定の半導体試験が行われることになる。
これら各構成要素のうち、波形メモリ３０から次段の要素が波形整形回路を構成している。
ここで、本実施形態の半導体試験装置は、タイミング発生器や波形整形回路がDUTのパーピンに対応して複数備えられるパーピン・テスタを構成している。
パーピン・テスタとは、DUTに印加する試験信号を、各テストピン毎に独立に設定できる機能を持つ半導体試験装置である。パーピン・テスタでは、試験装置の主要な内部装置資源（リソース）が、各テスタピンに個別に設けられるようになっている。これに対して、シェアード・リソース・テスタは、タイミング発生器や波形整形回路等の複数のリソースを、全てのテスタピンで共有している半導体試験装置である。
図１に示すように、本実施形態に係るPG１０と、タイミング発生器２０と、波形メモリ３０については、図６を参照しつつ上述した従来の半導体試験装置におけるPG１１０と、タイミング発生器１２０と、波形メモリ１３０と同様であるので（図６参照）、重複する説明は省略する。
なお、本実施形態においても、図６に示した半導体試験装置と同様、１テスト周期中に２つのデータを用いるピン・マルチプレクスモードのテスタとなっており、波形メモリ３０からはT1とT2のグループの波形データが出力され、タイミング発生器２０は、波形メモリ３０の波形データのグループに対応してT1とT2の２つのタイミング発生器２０ａ（T1側），２０ｂ（T2側）が備えられている（図１参照）。
［リアルタイムセレクタ］
図２は、本実施形態の波形整形回路に備えられるリアルタイムセレクタ４０の概略構成を示すブロック図である。
同図に示すように、リアルタイムセレクタ４０は、波形メモリ３０から出力される２つの波形データ、すなわちT1及びT2のSET側の波形データGTE1I，GTE2Iと、その遅延タイミングデータであるタイミング発生器２１から出力される２つのタイミングデータHRS1I，HRS2Iを入力して、所定の波形データ及びタイミングデータを選択して出力する（GTEO及びHRSO，HRSXO）。
そして、入力された波形データGTE1I，GTE2Iのエッジタイミングに所定の近接制限時間（4ns）より短い間隔で連続する同極性のエッジがある場合には、連続する後続のエッジをオープンするとともに、所定のオープン信号（ROINT，ROINTN）を出力する。
なお、図２では、SET側のリアルタイムセレクタ４０ａのみを示しているが、図１に示すように、RES側にも同様の構成のリアルタイムセレクタ４０ｂが備えられており、以下に示すSET側の場合と同様に動作する。
具体的には、リアルタイムセレクタ４０は、同一基準クロックサイクルに一つの波形データ（GTE1I又はGTE2I）のエッジがあれば、当該エッジ及び対応するタイミングデータを選択して出力する（上述した図７の１サイクル目参照）。
一方、同一基準クロックサイクルに複数の波形データ（GTE1及びGTE2I）のエッジがあれば、各エッジに対応するタイミングデータ（HRS1I及びHRS2I）を比較して、タイミングデータが小さいエッジとそのタイミングデータ（GTEO及びHRSO）を選択して出力する（図７の３サイクル目参照）。
そして、タイミングデータが大きいエッジについては、オープンして消去するとともに、オープン信号（ROINT又はROINTN）を出力して、オープンされたエッジに対応するタイミングデータ（HRSXO）を出力する。
また、リアルタイムセレクタ４０は、エッジをオープンする場合に、オープンされるエッジが一つの場合のオープン信号（ROINT）と、複数の場合のオープン信号（ROINT及びROINTN）とで、異なるオープン信号を出力するようになっている。
以下、リアルタイムセレクタ４０を構成する各要素の機能，動作を、真理値表と論理式を参照しつつ説明する。なお、以下に示す真理値表及び論理式はSET側について示しているが、RES側についても同様となる。
まず、リアルタイムセレクタ４０に入力された波形データGTE1及びGTE2IとタイミングデータHRS1I及びHRS2Iは、SAME CYCL SELECTOR４１に入力される。
SAME CYCL SELECTOR４１は、図２に示すように、入力された各データを所定のタイミングで出力するための複数のフリップ・フロップ回路を備えるとともに、各データの中から所定のデータを選択して出力するCOMPF４２とWEIGHT TABLE４３とHRF1f／2f生成部４４を備えている。
COMPF４２は、２つのタイミングデータHRS1I及びHRS2Iの値を比較し、T2側のHRS2Iの値が大きい（遅延量が大きい）場合に信号FO（DA）を出力する。
COMPF４２の出力について真理値で示すと以下の表１の通りとなる。
WEIGHT TABLE４３は、複数のＡＮＤゲート及びＯＲゲートからなり、COMPF４２の出力信号DAを入力するとともに、２つの波形データGTE 1I及びGTE2Iを入力して、出力信号CN1又はCN3を出力する。
WEIGHT TABLE４３の出力について真理値で示すと以下の表２の通りとなる。
HRF1f／2f生成部４４は、波形データ用とタイミングデータ用にそれぞれ備えられた複数のANDゲート及びORゲートからなる。
波形データ用のゲートは、２つの波形データGTE 1I及びGTE2Iを入力するとともに、WEIGHT TABLE４３の出力信号CN1及びCN3を入力して、出力信号GTE1fとGTE2fを出力する。
タイミングデータ用のゲートは、２つのタイミングデータHRS1I及びHRS2Iを入力するとともに、WEIGHT TABLE４３の出力信号CN1及びCN3を入力して、出力信号HRS1fとHRS2fを出力する。
HRF1f／2f生成部４４の出力について論理式で示すと以下の表３の通りとなる。
以上のSAME CYCL SELECTOR４１のデータの選択と出力について真理値で示すと以下の表４の通りとなる。
そして、このSAME CYCL SELECTOR４１の出力信号GTE1fとGTE2f及びHRS1fとHRS2fが、次段のNEXT CYCL SELECTOR４５に入力される。
NEXT CYCL SELECTOR４５は、２つのタイミングデータHRS1f及びHRS2f用の２つの比較回路（COMPF）と、波形データ用とタイミングデータ用にそれぞれ備えられた複数のANDゲート及びORゲートからなる。
２つのCOMPFは、それぞれ、タイミングデータHRS1f又はHRS2fと、最終的なタイミングデータの出力となるHRSO（pT）の値を比較し、HRS1f又はHRS2fの値が大きい（遅延量が大きい）場合に、信号FO（HRS1f側はEA，HRS2fはEB）を出力する。この２つのCOMPFの出力の真理値は、上述した表１と同様である。
NEXT CYCL SELECTOR４５の波形データ用のゲートは、２つの波形データGTE 1f及びGTE2fを入力するとともに、２つのCOMPFの出力信号EA，XEA，XEBを入力して、最終的な波形データの出力となるGTEOを出力するとともに、GTEOがオープンされて出力されない場合のオープン信号となるROINTとROINTNを出力する。ここで、オープン信号となるROINT及びROINTNは、GTEOが同一サイクルで１エッジだけオープンされた場合にはROINTのみが出力され、ROINTNは出力されない。これに対して、GTEOが同一サイクルで２エッジオープンされた場合には、ROINTとROINTNとの双方が出力される。
NEXT CYCL SELECTOR４５の波形データ用のゲートは、２つのタイミングデータHRS1f及びHRS2fを入力するとともに、２つのCOMPFの出力のうちEA及びXEAを入力して、最終的なタイミングデータの出力となるHRSOと、GTEOがオープンされた場合にそのオープンエッジのタイミングデータであるHRSXOを出力する。
以上のNEXT CYCL SELECTOR４５のデータの選択と出力について真理値で示すと以下の表５の通りとなる。
このNEXT CYCL SELECTOR４５の出力が、リアルタイムセレクタ４０の最終的な出力となる。
以上の結果、リアルタイムセレクタ４０の出力を論理式で示すと以下の表６の通りとなり、各出力GTEO，HRSO，HRSXO，ROINT，ROINTNが次段のオープンディテク５０に入力される。
［オープンディテクタ］
図３は、本実施形態の波形整形回路に備えられるオープンディテクタ５０の概略構成を示すブロック図である。
図３に示すように、オープンディテク５０は、リアルタイムセレクタ４０（SET側のリアルタイムセレクタ４０ａ）から出力された波形データGTEI，GTERIとタイミングデータHRSI，HRSIX及びオープン信号ROINT，ROINTNを入力するとともに、RES側のリアルタイムセレクタ４０ｂ（図１参照）から出力された波形データGTERIとそのタイミングデータHRSRIを入力する。
そして、リアルタイムセレクタ５０でオープンされたエッジに先立つ所定の近接制限時間（4ns）内に、そのオープンエッジと逆極性（SETに対するRES）のエッジがある場合に、所定のフェイル信号（INT１）を出力する。
なお、図３では、SET側のオープンディテク５０ａのみを示しているが、図１に示すように、RES側にも同様の構成のオープンディテク５０ｂが備えられており、以下に示すSET側の場合と同様に動作する。
具体的には、オープンディテクタ５０は、リアルタイムセレクタ４０でオープンされたオープンエッジが属する基準クロックサイクル内に、対応するタイミングデータ（HRSI又はHRSRI）が、当該オープンエッジのタイミングデータ（HRSXI）より小さく、かつ、当該サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場合にフェイル信号を出力する（INT1）。
また、オープンディテクタ５０は、オープンエッジが属する基準クロックサイクルの前の基準クロックサイクル内に、対応するタイミングデータ（HRSI又はHRSRI）が、当該オープンエッジのタイミングデータ（HRSXI）より大きく、かつ、当該前サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場合にフェイル信号を出力する（INT1）。
図４は、本実施形態に係るオープンディテクタ５０の動作原理を示す表である。
同図のＩに示すように、オープンディテクタ５０は、まず、リアルタイムセレクタ４０からオープン信号（ROINT又はROINTN）が入力されない場合には、基準エッジ（Current Cycle S）から見て近接制限に抵触するエッジ（オープンエッジ）は存在しないので、OPEN検出はPASSなりFAIL信号は出力しない。
一方、オープンディテクタ５０は、リアルタイムセレクタ４０からオープン信号が入力される場合には、以下のようにしてOPEN検出が行われる。
まず、オープン信号としてROINTのみが入力される場合には、図４のIIに示すように、基準エッジ（Current Cycle S又はSX）と同一サイクル（Current Cycle）に、その基準エッジより小さいエッジが存在するかが検出される。
同一サイクルに該当エッジが存在する場合には、図４のII（１）のカレントオープンの場合であり、オープンエッジ（Current Cycle SX）より小さく、かつ、最大のエッジの有無が判定される。そして、対象エッジが存在する場合には、その対象エッジがオープンエッジと同極性（SETに対するSET、RESに対するRES）であればPASSとしてFAIL信号は出力せず、逆極性（SETに対するRES、RESに対するSET）であればFAIL信号を出力する。
これに対して、同一サイクルに基準エッジより小さいエッジが存在しない場合には、図４のII（１）のプレビオスオープンの場合であり、オープンエッジ（Current Cycle SX）の前サイクル（Previous Cycle）に、オープンエッジより小さく、かつ、前サイクルで最大のエッジの有無が判定される。そして、対象エッジが存在する場合には、その対象エッジがオープンエッジと同極性であればPASSとしてFAIL信号は出力せず、逆極性であればFAIL信号を出力する。
さらに、図４のIIIに示すように、オープンディテクタ５０は、リアルタイムセレクタ４０からROINTとROINTNの双方のオープン信号が入力される場合には、同一サイクルで２つのエッジがオープンされた場合となり、オープンされた各エッジ（Current Cycle S又はSX）のそれぞれについて、図４のIIで示したカレントオープン及びプレビオスオープンの判定が行われる。
そして、オープンエッジと逆極性の対象エッジが存在する場合には、FAIL信号が出力される。
以下、オープンディテク５０を構成する各要素の機能，動作を、真理値表と論理式を参照しつつ説明する。なお、以下に示す真理値表及び論理式はSET側について示しているが、RES側についても同様となる。
まず、図３に示すように、オープンディテク５０に入力されたデータのうち、タイミングデータHRS1IとオープンエッジのタイミングデータHRSXI、及びRES側のタイミングデータHRSRIがCOMPF５１に入力される。
COMPF５１は、８段のCOMPFからなり、図３に示すように、上４段がSET側COMPFで、下４段がRES側COMPFで、上からcS-COMPF，cSX-COMPF，pS-COMPF，pSX-COMPF，cR-COMPF，cRX-COMPF，pR-COMPF，pRX-COMPFとなっている。
上４段のSET側COMPFでは、タイミングデータHRSI（cS又はpS）とオープンエッジのタイミングデータHRSXI（cSX）の値を比較し、下４段のRES側COMPFでは、タイミングデータHRSI（cS）とRES側のタイミングデータHRSRI（cR又はpR）とオープンエッジのタイミングデータHRSXI（cSX）の値を比較する。
なお、cSはカレントサイクルのHRS1I、pSはプレビオスサイクルのHRS1I、cSXはカレントサイクルのHRSXIを示す。また、cRはカレントサイクルのHRSRI、pRはプレビオスサイクルのHRSRI、を示している。
COMPF５１の各COMPFの出力について真理値で示すと以下の表７の通りとなる。
そして、各COMPFは、SET側は上からcS-COMPF＝cSX＜cS，cSX-COMPF＝cS＜cSX，pS-COMPF＝cS＜pS，pSX-COMPF＝cSX＜pSの場合に、出力信号cS，cSX，pS，pSを出力する。
また、RES側はcR-COMPF＝cR＜cS，cRX-COMPF＝cR＜cSX，pR-COMPF＝cS＜pR，pRX-COMPF＝cSX＜pRの場合に、出力信号cS，cSX，pS，pR，pRを出力する。
COMPF５１の各出力は、SET側４段はSET側波形データGTE1とのANDが取られ、また、RES側４段はRES側波形データGTE1とのANDが取られて、次段のフリップ・フロップに入力され、さらに、後段のRTS2LARGE５２に入力される。
RTS2LARGE５２は、図３に示すように、上からS-Current，SX-Current，S-Previous，SX-Previousの４段のRTS2LARGEを備えている。
S-CurrentのRTS2LARGEには、cS-COMPFの出力cS及びオープンエッジのタイミングデータHRSXIが入力されるとともに、cR-COMPFの出力cS及びRES側のカレントサイクルのタイミングデータHRSRIが入力される。
SX-CurrentのRTS2LARGEには、cSX-COMPFの出力cSX及びカレントサイクルのタイミングデータHRSIが入力されるとともに、cRX-COMPFの出力cSX及びRES側のカレントサイクルのタイミングデータHRSRIが入力される。
S-PreviousのRTS2LARGEには、pS-COMPFの出力pS及び前サイクルのタイミングデータHRSIが入力されるとともに、pR-COMPFの出力pR及びRES側の前サイクルのタイミングデータHRSRIが入力される。
SX-PreviousのRTS2LARGEには、pSX-COMPFの出力pS及び前サイクルのタイミングデータHRSIが入力されるとともに、pRX-COMPFの出力pR及びRES側の前サイクルのタイミングデータHRSRIが入力される。
以上のRTS2LARGE５２では、入力されるデータに従い所定の出力信号GTE1O及びCN3が出力される。
このRTS2LARGE５２の出力を真理値で示すと以下の表８の通りとなる。
そして、このRTS2LARGE５２の４段のRTS2LARGEの各出力GTE1O及びCN3が、オープン信号ROINT又はROINTNとANDされて、いずれかのANDが取れた場合に、上述したFAIL信号としてINT1が出力される（図４参照）。
なお、図３では図示を省略してあるが、オープンディテクタ５０からは、リアルタイムセレクタ４０によって選択，出力されたセット側（SET），リセット側（RES）のテストパターンがそのまま出力されてDUTに印加されるようになっている。このように、本実施形態では、オープンディテクタ５０を経由してリアルタイムセレクタ４０で選択されたテストパターンを出力するようにしてあるが、テストパターン自体はオープンディテクタ５０を介さずリアルタイムセレクタ４０からそのままDUTに印加することもできる。その場合には、オープンディテクタ５０は、オープンエッジの検出専用の回路として機能することになる。
［オープン検出動作］
次に、以上のような構成からなる本実施形態の半導体試験装置におけるオープンディテク５０の動作の具体例について、図５を参照しつつ説明する。
図５は、本実施形態に係る波形整形回路に備えられるオープンディテクタリアル５０に入出力される信号の具体例を示す表である。
まず、図５（ａ）に示す例は、２サイクル目で１エッジがオープンされる場合である。具体的には、最初のサイクルの2nsにSET、3nsにRESが発生し、次のサイクルの1.5nsにSETが発生する場合であり、この場合、１サイクル目で2nsでSETが出ているために、２サイクル目で1.5nsのSETがオープンされることになる。
この場合、オープンディテクタ５０には、１サイクル目では１）欄に示す各信号が入力される。例えば、この１サイクル目ではcS＝2ns，cSX＝0ns，cR＝3ns，cRX＝0nsであるので、cS＝cSX＜cS＝1，cSX＝cS＜cSX＝0，cR＝cR＜cS＝0，cRX＝cRX＜cSX＝0等となる。
４段の各RTS2LARGEには、対応する各COMPFの出力が入力される。
この１サイクル目では、オープン信号ROINT及びROINTNはいずれも“０”であり、FAIL信号のINT1は出力されない。
２サイクル目では、２）欄に示すように、SET側の入力GTESはオープンされて“０”になり、cSX-COMPFにオープンされたエッジのタイミングデータ（1.5ns）が出ている。各COMPFからは１サイクル目のカレントのデータが２サイクル目のプレビオスのデータとして出力されている。また、この場合、１エッジがオープンされたので、オープン信号ROINTに“１”が立っている。
そして、この２サイクル目では、SX-PreviousのRTS2LARGEの出力CN3に“１”が立ち（表８参照）、ROINTとのANDによりISCUが“１”となり、FAIL信号のINT1が出力される。
次に、図５（ｂ）に示す例は、２サイクル目で２エッジのうちの１エッジがオープンされる場合である。
具体的には、最初のサイクルの2nsにSET、3nsにRESが発生し、次のサイクルの0.5nsと3.5nsにSETが発生する場合であり、１サイクル目で2nsでSETが出ているために、２サイクル目の0.5nsのSETはオープンされ、3.5nsのSETが出ることになる。
この場合、１サイクル目は上述した（ａ）の場合と同様となる。
２サイクル目では、２）欄に示すように、SET側の入力GTESはオープンされて“０”になり、cSX-COMPFにはオープンされたエッジのタイミングデータ（0.5ns）が出ている。また、１エッジのオープンなので、オープン信号としてROINTに“１”が立つ。
そして、この場合には、SX-PreviousのRTS2LARGEの出力CN3に“１”が立ち（表８参照）、ROINTとのANDによりISCUが“１”となり、これによって、FAIL信号のINT1が出力される。
なお、S-PreviousのRTS2LARGEの出力CN3にも“１”が立つが（表８参照）、このS-PreviousのRTS2LARGEでは、CN3はROINTNとのANDが取られるので（図３参照）、ISCUは“０”となる。
さらに、図５（ｃ）に、２サイクル目で２エッジのうちの２エッジがオープンされる場合を示す。
具体的には、最初のサイクルの2nsにSET、3nsにRESが発生し、次のサイクルの0.5nsと1.5nsにSETが発生した結果、１サイクル目で2nsでSETが出ているために、２サイクル目の0.5nsのSETと1.5nsのSETが双方ともオープンされる場合である。
この場合も、１サイクル目は上述した（ａ），（ｂ）の場合と同様となる。
２サイクル目では、２）欄に示すように、SET側の入力GTESはオープンされて“０”になり、cSX-COMPFにはオープンされたエッジのタイミングデータ（0.5ns）が出ている。また、２エッジのオープンなので、オープン信号としてROINTとROINTNの双方に“１”が立つ。
そして、この場合には、S-PreviousのRTS2LARGEとSX-PreviousのRTS2LARGEの各出力CN3に、それぞれ“１”が立ち（表８参照）、S-PreviousのRTS2LARGEのCN3はROINTNとのANDにより、SX-PreviousのRTS2LARGEのCN3はROINTとのANDにより、それぞれISCUが“１”となり、FAIL信号のINT1が出力されることになる。
以上説明したように、本実施形態に係る波形整形回路を備えた半導体試験装置によれば、テストパターンのエッジが基準クロックの近接制限に抵触すると、リアルタイムセレクタ４０によって近接した後続エッジが自動オープンされるとともに、そのオープンされたエッジがオープンディテクタ５０で検出される。
そして、オープンディテクタ５０では、オープンエッジに先立つ近接制限時間内に当該オープンエッジと逆極性のエッジがある場合にのみフェイル信号を出力し、それ以外の場合には、オープンエッジがある場合でもフェイル信号を出力しない。
すなわち、本実施形態のオープンディテク５０では、オープンエッジがテストパターンに対して影響を与える真にエラー警告等が必要なオープンエッジのみを確実に検出することが可能となる。
これによって、オープンディテクタ５０から出力されるフェイル信号に基づいて、的確なエラー警告等をリアルタイムに行うことができ、基準クロックに従った正確な半導体試験が確実に行えるようになる。
以上、本発明の波形整形回路及び半導体試験装置について、好ましい実施形態を示して説明したが、本発明に係る波形整形回路及び半導体試験装置は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、１テスト周期中に２つのデータを用いるピン・マルチプレクスモードの場合を例にとって説明したが、使用データは２つの場合に限定されるものではなく、３つ以上のデータを用いることも可能である。
また、上述した実施形態では、本発明をパーピン・テスタに用いる場合に好適であるとして説明したが、本発明の対象はパーピン・テスタのみに限られるものではなく、従来のシェアド・テスタについても適用できることは言うまでもない。
［半導体試験装置］
図１は、本発明に係る波形整形回路を備えた半導体試験装置の一実施形態の概略構成を示すブロック図である。
同図に示すように、本実施形態に係る波形整形回路を備えた半導体試験装置は、図６で示した従来の半導体試験装置とほぼ同様の構成となっており、パターン発生器（PG）１０と、タイミング発生器２０と、波形メモリ３０と、リアルタイムセレクタ４０と、タイミング回路（PTGA）６０と、フリップ・フロップ７０等を備えるとともに、リアルタイムセレクタ４０の後段にオープンディテクタ５０を備えている。そして、タイミング回路（PTGA）１６０，フリップ・フロップ１７０を経たテストパターンデータが、図示しないDUTに印加され、所定の半導体試験が行われることになる。
これら各構成要素のうち、波形メモリ３０から次段の要素が波形整形回路を構成している。
ここで、本実施形態の半導体試験装置は、タイミング発生器や波形整形回路がDUTのパーピンに対応して複数備えられるパーピン・テスタを構成している。
パーピン・テスタとは、DUTに印加する試験信号を、各テストピン毎に独立に設定できる機能を持つ半導体試験装置である。パーピン・テスタでは、試験装置の主要な内部装置資源（リソース）が、各テスタピンに個別に設けられるようになっている。これに対して、シェアード・リソース・テスタは、タイミング発生器や波形整形回路等の複数のリソースを、全てのテスタピンで共有している半導体試験装置である。
図１に示すように、本実施形態に係るPG１０と、タイミング発生器２０と、波形メモリ３０については、図６を参照しつつ上述した従来の半導体試験装置におけるPG１１０と、タイミング発生器１２０と、波形メモリ１３０と同様であるので（図６参照）、重複する説明は省略する。
なお、本実施形態においても、図６に示した半導体試験装置と同様、１テスト周期中に２つのデータを用いるピン・マルチプレクスモードのテスタとなっており、波形メモリ３０からはT1とT2のグループの波形データが出力され、タイミング発生器２０は、波形メモリ３０の波形データのグループに対応してT1とT2の２つのタイミング発生器２０ａ（T1側），２０ｂ（T2側）が備えられている（図１参照）。
［リアルタイムセレクタ］
図２は、本実施形態の波形整形回路に備えられるリアルタイムセレクタ４０の概略構成を示すブロック図である。
同図に示すように、リアルタイムセレクタ４０は、波形メモリ３０から出力される２つの波形データ、すなわちT1及びT2のSET側の波形データGTE1I，GTE2Iと、その遅延タイミングデータであるタイミング発生器２１から出力される２つのタイミングデータHRS1I，HRS2Iを入力して、所定の波形データ及びタイミングデータを選択して出力する（GTEO及びHRSO，HRSXO）。
そして、入力された波形データGTE1I，GTE2Iのエッジタイミングに所定の近接制限時間（4ns）より短い間隔で連続する同極性のエッジがある場合には、連続する後続のエッジをオープンするとともに、所定のオープン信号（ROINT，ROINTN）を出力する。
なお、図２では、SET側のリアルタイムセレクタ４０ａのみを示しているが、図１に示すように、RES側にも同様の構成のリアルタイムセレクタ４０ｂが備えられており、以下に示すSET側の場合と同様に動作する。
具体的には、リアルタイムセレクタ４０は、同一基準クロックサイクルに一つの波形データ（GTE1I又はGTE2I）のエッジがあれば、当該エッジ及び対応するタイミングデータを選択して出力する（上述した図７の１サイクル目参照）。
一方、同一基準クロックサイクルに複数の波形データ（GTE1及びGTE2I）のエッジがあれば、各エッジに対応するタイミングデータ（HRS1I及びHRS2I）を比較して、タイミングデータが小さいエッジとそのタイミングデータ（GTEO及びHRSO）を選択して出力する（図７の３サイクル目参照）。
そして、タイミングデータが大きいエッジについては、オープンして消去するとともに、オープン信号（ROINT又はROINTN）を出力して、オープンされたエッジに対応するタイミングデータ（HRSXO）を出力する。
また、リアルタイムセレクタ４０は、エッジをオープンする場合に、オープンされるエッジが一つの場合のオープン信号（ROINT）と、複数の場合のオープン信号（ROINT及びROINTN）とで、異なるオープン信号を出力するようになっている。
以下、リアルタイムセレクタ４０を構成する各要素の機能，動作を、真理値表と論理式を参照しつつ説明する。なお、以下に示す真理値表及び論理式はSET側について示しているが、RES側についても同様となる。
まず、リアルタイムセレクタ４０に入力された波形データGTE1及びGTE2IとタイミングデータHRS1I及びHRS2Iは、SAME CYCL SELECTOR４１に入力される。
SAME CYCL SELECTOR４１は、図２に示すように、入力された各データを所定のタイミングで出力するための複数のフリップ・フロップ回路を備えるとともに、各データの中から所定のデータを選択して出力するCOMPF４２とWEIGHT TABLE４３とHRF1f／2f生成部４４を備えている。
COMPF４２は、２つのタイミングデータHRS1I及びHRS2Iの値を比較し、T2側のHRS2Iの値が大きい（遅延量が大きい）場合に信号FO（DA）を出力する。
COMPF４２の出力について真理値で示すと以下の表１の通りとなる。
WEIGHT TABLE４３の出力について真理値で示すと以下の表２の通りとなる。
波形データ用のゲートは、２つの波形データGTE 1I及びGTE2Iを入力するとともに、WEIGHT TABLE４３の出力信号CN1及びCN3を入力して、出力信号GTE1fとGTE2fを出力する。
タイミングデータ用のゲートは、２つのタイミングデータHRS1I及びHRS2Iを入力するとともに、WEIGHT TABLE４３の出力信号CN1及びCN3を入力して、出力信号HRS1fとHRS2fを出力する。
HRF1f／2f生成部４４の出力について論理式で示すと以下の表３の通りとなる。
NEXT CYCL SELECTOR４５は、２つのタイミングデータHRS1f及びHRS2f用の２つの比較回路（COMPF）と、波形データ用とタイミングデータ用にそれぞれ備えられた複数のANDゲート及びORゲートからなる。
２つのCOMPFは、それぞれ、タイミングデータHRS1f又はHRS2fと、最終的なタイミングデータの出力となるHRSO（pT）の値を比較し、HRS1f又はHRS2fの値が大きい（遅延量が大きい）場合に、信号FO（HRS1f側はEA，HRS2fはEB）を出力する。この２つのCOMPFの出力の真理値は、上述した表１と同様である。
NEXT CYCL SELECTOR４５の波形データ用のゲートは、２つの波形データGTE 1f及びGTE2fを入力するとともに、２つのCOMPFの出力信号EA，XEA，XEBを入力して、最終的な波形データの出力となるGTEOを出力するとともに、GTEOがオープンされて出力されない場合のオープン信号となるROINTとROINTNを出力する。ここで、オープン信号となるROINT及びROINTNは、GTEOが同一サイクルで１エッジだけオープンされた場合にはROINTのみが出力され、ROINTNは出力されない。これに対して、GTEOが同一サイクルで２エッジオープンされた場合には、ROINTとROINTNとの双方が出力される。
NEXT CYCL SELECTOR４５の波形データ用のゲートは、２つのタイミングデータHRS1f及びHRS2fを入力するとともに、２つのCOMPFの出力のうちEA及びXEAを入力して、最終的なタイミングデータの出力となるHRSOと、GTEOがオープンされた場合にそのオープンエッジのタイミングデータであるHRSXOを出力する。
以上のNEXT CYCL SELECTOR４５のデータの選択と出力について真理値で示すと以下の表５の通りとなる。
以上の結果、リアルタイムセレクタ４０の出力を論理式で示すと以下の表６の通りとなり、各出力GTEO，HRSO，HRSXO，ROINT，ROINTNが次段のオープンディテク５０に入力される。
図３は、本実施形態の波形整形回路に備えられるオープンディテクタ５０の概略構成を示すブロック図である。
図３に示すように、オープンディテク５０は、リアルタイムセレクタ４０（SET側のリアルタイムセレクタ４０ａ）から出力された波形データGTEI，GTERIとタイミングデータHRSI，HRSIX及びオープン信号ROINT，ROINTNを入力するとともに、RES側のリアルタイムセレクタ４０ｂ（図１参照）から出力された波形データGTERIとそのタイミングデータHRSRIを入力する。
そして、リアルタイムセレクタ５０でオープンされたエッジに先立つ所定の近接制限時間（4ns）内に、そのオープンエッジと逆極性（SETに対するRES）のエッジがある場合に、所定のフェイル信号（INT１）を出力する。
なお、図３では、SET側のオープンディテク５０ａのみを示しているが、図１に示すように、RES側にも同様の構成のオープンディテク５０ｂが備えられており、以下に示すSET側の場合と同様に動作する。
具体的には、オープンディテクタ５０は、リアルタイムセレクタ４０でオープンされたオープンエッジが属する基準クロックサイクル内に、対応するタイミングデータ（HRSI又はHRSRI）が、当該オープンエッジのタイミングデータ（HRSXI）より小さく、かつ、当該サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場合にフェイル信号を出力する（INT1）。
また、オープンディテクタ５０は、オープンエッジが属する基準クロックサイクルの前の基準クロックサイクル内に、対応するタイミングデータ（HRSI又はHRSRI）が、当該オープンエッジのタイミングデータ（HRSXI）より大きく、かつ、当該前サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場合にフェイル信号を出力する（INT1）。
図４は、本実施形態に係るオープンディテクタ５０の動作原理を示す表である。
同図のＩに示すように、オープンディテクタ５０は、まず、リアルタイムセレクタ４０からオープン信号（ROINT又はROINTN）が入力されない場合には、基準エッジ（Current Cycle S）から見て近接制限に抵触するエッジ（オープンエッジ）は存在しないので、OPEN検出はPASSなりFAIL信号は出力しない。
一方、オープンディテクタ５０は、リアルタイムセレクタ４０からオープン信号が入力される場合には、以下のようにしてOPEN検出が行われる。
まず、オープン信号としてROINTのみが入力される場合には、図４のIIに示すように、基準エッジ（Current Cycle S又はSX）と同一サイクル（Current Cycle）に、その基準エッジより小さいエッジが存在するかが検出される。
同一サイクルに該当エッジが存在する場合には、図４のII（１）のカレントオープンの場合であり、オープンエッジ（Current Cycle SX）より小さく、かつ、最大のエッジの有無が判定される。そして、対象エッジが存在する場合には、その対象エッジがオープンエッジと同極性（SETに対するSET、RESに対するRES）であればPASSとしてFAIL信号は出力せず、逆極性（SETに対するRES、RESに対するSET）であればFAIL信号を出力する。
これに対して、同一サイクルに基準エッジより小さいエッジが存在しない場合には、図４のII（１）のプレビオスオープンの場合であり、オープンエッジ（Current Cycle SX）の前サイクル（Previous Cycle）に、オープンエッジより小さく、かつ、前サイクルで最大のエッジの有無が判定される。そして、対象エッジが存在する場合には、その対象エッジがオープンエッジと同極性であればPASSとしてFAIL信号は出力せず、逆極性であればFAIL信号を出力する。
さらに、図４のIIIに示すように、オープンディテクタ５０は、リアルタイムセレクタ４０からROINTとROINTNの双方のオープン信号が入力される場合には、同一サイクルで２つのエッジがオープンされた場合となり、オープンされた各エッジ（Current Cycle S又はSX）のそれぞれについて、図４のIIで示したカレントオープン及びプレビオスオープンの判定が行われる。
そして、オープンエッジと逆極性の対象エッジが存在する場合には、FAIL信号が出力される。
以下、オープンディテク５０を構成する各要素の機能，動作を、真理値表と論理式を参照しつつ説明する。なお、以下に示す真理値表及び論理式はSET側について示しているが、RES側についても同様となる。
まず、図３に示すように、オープンディテク５０に入力されたデータのうち、タイミングデータHRS1IとオープンエッジのタイミングデータHRSXI、及びRES側のタイミングデータHRSRIがCOMPF５１に入力される。
COMPF５１は、８段のCOMPFからなり、図３に示すように、上４段がSET側COMPFで、下４段がRES側COMPFで、上からcS-COMPF，cSX-COMPF，pS-COMPF，pSX-COMPF，cR-COMPF，cRX-COMPF，pR-COMPF，pRX-COMPFとなっている。
上４段のSET側COMPFでは、タイミングデータHRSI（cS又はpS）とオープンエッジのタイミングデータHRSXI（cSX）の値を比較し、下４段のRES側COMPFでは、タイミングデータHRSI（cS）とRES側のタイミングデータHRSRI（cR又はpR）とオープンエッジのタイミングデータHRSXI（cSX）の値を比較する。
なお、cSはカレントサイクルのHRS1I、pSはプレビオスサイクルのHRS1I、cSXはカレントサイクルのHRSXIを示す。また、cRはカレントサイクルのHRSRI、pRはプレビオスサイクルのHRSRI、を示している。
COMPF５１の各COMPFの出力について真理値で示すと以下の表７の通りとなる。
また、RES側はcR-COMPF＝cR＜cS，cRX-COMPF＝cR＜cSX，pR-COMPF＝cS＜pR，pRX-COMPF＝cSX＜pRの場合に、出力信号cS，cSX，pS，pR，pRを出力する。
COMPF５１の各出力は、SET側４段はSET側波形データGTE1とのANDが取られ、また、RES側４段はRES側波形データGTE1とのANDが取られて、次段のフリップ・フロップに入力され、さらに、後段のRTS2LARGE５２に入力される。
RTS2LARGE５２は、図３に示すように、上からS-Current，SX-Current，S-Previous，SX-Previousの４段のRTS2LARGEを備えている。
S-CurrentのRTS2LARGEには、cS-COMPFの出力cS及びオープンエッジのタイミングデータHRSXIが入力されるとともに、cR-COMPFの出力cS及びRES側のカレントサイクルのタイミングデータHRSRIが入力される。
SX-CurrentのRTS2LARGEには、cSX-COMPFの出力cSX及びカレントサイクルのタイミングデータHRSIが入力されるとともに、cRX-COMPFの出力cSX及びRES側のカレントサイクルのタイミングデータHRSRIが入力される。
S-PreviousのRTS2LARGEには、pS-COMPFの出力pS及び前サイクルのタイミングデータHRSIが入力されるとともに、pR-COMPFの出力pR及びRES側の前サイクルのタイミングデータHRSRIが入力される。
SX-PreviousのRTS2LARGEには、pSX-COMPFの出力pS及び前サイクルのタイミングデータHRSIが入力されるとともに、pRX-COMPFの出力pR及びRES側の前サイクルのタイミングデータHRSRIが入力される。
以上のRTS2LARGE５２では、入力されるデータに従い所定の出力信号GTE1O及びCN3が出力される。
このRTS2LARGE５２の出力を真理値で示すと以下の表８の通りとなる。
なお、図３では図示を省略してあるが、オープンディテクタ５０からは、リアルタイムセレクタ４０によって選択，出力されたセット側（SET），リセット側（RES）のテストパターンがそのまま出力されてDUTに印加されるようになっている。このように、本実施形態では、オープンディテクタ５０を経由してリアルタイムセレクタ４０で選択されたテストパターンを出力するようにしてあるが、テストパターン自体はオープンディテクタ５０を介さずリアルタイムセレクタ４０からそのままDUTに印加することもできる。その場合には、オープンディテクタ５０は、オープンエッジの検出専用の回路として機能することになる。
［オープン検出動作］
次に、以上のような構成からなる本実施形態の半導体試験装置におけるオープンディテク５０の動作の具体例について、図５を参照しつつ説明する。
図５は、本実施形態に係る波形整形回路に備えられるオープンディテクタリアル５０に入出力される信号の具体例を示す表である。
まず、図５（ａ）に示す例は、２サイクル目で１エッジがオープンされる場合である。具体的には、最初のサイクルの2nsにSET、3nsにRESが発生し、次のサイクルの1.5nsにSETが発生する場合であり、この場合、１サイクル目で2nsでSETが出ているために、２サイクル目で1.5nsのSETがオープンされることになる。
この場合、オープンディテクタ５０には、１サイクル目では１）欄に示す各信号が入力される。例えば、この１サイクル目ではcS＝2ns，cSX＝0ns，cR＝3ns，cRX＝0nsであるので、cS＝cSX＜cS＝1，cSX＝cS＜cSX＝0，cR＝cR＜cS＝0，cRX＝cRX＜cSX＝0等となる。
４段の各RTS2LARGEには、対応する各COMPFの出力が入力される。
この１サイクル目では、オープン信号ROINT及びROINTNはいずれも“０”であり、FAIL信号のINT1は出力されない。
２サイクル目では、２）欄に示すように、SET側の入力GTESはオープンされて“０”になり、cSX-COMPFにオープンされたエッジのタイミングデータ（1.5ns）が出ている。各COMPFからは１サイクル目のカレントのデータが２サイクル目のプレビオスのデータとして出力されている。また、この場合、１エッジがオープンされたので、オープン信号ROINTに“１”が立っている。
そして、この２サイクル目では、SX-PreviousのRTS2LARGEの出力CN3に“１”が立ち（表８参照）、ROINTとのANDによりISCUが“１”となり、FAIL信号のINT1が出力される。
次に、図５（ｂ）に示す例は、２サイクル目で２エッジのうちの１エッジがオープンされる場合である。
具体的には、最初のサイクルの2nsにSET、3nsにRESが発生し、次のサイクルの0.5nsと3.5nsにSETが発生する場合であり、１サイクル目で2nsでSETが出ているために、２サイクル目の0.5nsのSETはオープンされ、3.5nsのSETが出ることになる。
この場合、１サイクル目は上述した（ａ）の場合と同様となる。
２サイクル目では、２）欄に示すように、SET側の入力GTESはオープンされて“０”になり、cSX-COMPFにはオープンされたエッジのタイミングデータ（0.5ns）が出ている。また、１エッジのオープンなので、オープン信号としてROINTに“１”が立つ。
そして、この場合には、SX-PreviousのRTS2LARGEの出力CN3に“１”が立ち（表８参照）、ROINTとのANDによりISCUが“１”となり、これによって、FAIL信号のINT1が出力される。
なお、S-PreviousのRTS2LARGEの出力CN3にも“１”が立つが（表８参照）、このS-PreviousのRTS2LARGEでは、CN3はROINTNとのANDが取られるので（図３参照）、ISCUは“０”となる。
さらに、図５（ｃ）に、２サイクル目で２エッジのうちの２エッジがオープンされる場合を示す。
具体的には、最初のサイクルの2nsにSET、3nsにRESが発生し、次のサイクルの0.5nsと1.5nsにSETが発生した結果、１サイクル目で2nsでSETが出ているために、２サイクル目の0.5nsのSETと1.5nsのSETが双方ともオープンされる場合である。
この場合も、１サイクル目は上述した（ａ），（ｂ）の場合と同様となる。
２サイクル目では、２）欄に示すように、SET側の入力GTESはオープンされて“０”になり、cSX-COMPFにはオープンされたエッジのタイミングデータ（0.5ns）が出ている。また、２エッジのオープンなので、オープン信号としてROINTとROINTNの双方に“１”が立つ。
そして、この場合には、S-PreviousのRTS2LARGEとSX-PreviousのRTS2LARGEの各出力CN3に、それぞれ“１”が立ち（表８参照）、S-PreviousのRTS2LARGEのCN3はROINTNとのANDにより、SX-PreviousのRTS2LARGEのCN3はROINTとのANDにより、それぞれISCUが“１”となり、FAIL信号のINT1が出力されることになる。
以上説明したように、本実施形態に係る波形整形回路を備えた半導体試験装置によれば、テストパターンのエッジが基準クロックの近接制限に抵触すると、リアルタイムセレクタ４０によって近接した後続エッジが自動オープンされるとともに、そのオープンされたエッジがオープンディテクタ５０で検出される。
そして、オープンディテクタ５０では、オープンエッジに先立つ近接制限時間内に当該オープンエッジと逆極性のエッジがある場合にのみフェイル信号を出力し、それ以外の場合には、オープンエッジがある場合でもフェイル信号を出力しない。
すなわち、本実施形態のオープンディテク５０では、オープンエッジがテストパターンに対して影響を与える真にエラー警告等が必要なオープンエッジのみを確実に検出することが可能となる。
これによって、オープンディテクタ５０から出力されるフェイル信号に基づいて、的確なエラー警告等をリアルタイムに行うことができ、基準クロックに従った正確な半導体試験が確実に行えるようになる。
以上、本発明の波形整形回路及び半導体試験装置について、好ましい実施形態を示して説明したが、本発明に係る波形整形回路及び半導体試験装置は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、１テスト周期中に２つのデータを用いるピン・マルチプレクスモードの場合を例にとって説明したが、使用データは２つの場合に限定されるものではなく、３つ以上のデータを用いることも可能である。
また、上述した実施形態では、本発明をパーピン・テスタに用いる場合に好適であるとして説明したが、本発明の対象はパーピン・テスタのみに限られるものではなく、従来のシェアド・テスタについても適用できることは言うまでもない。
以上説明したように、本発明は、ICやLSI等の半導体部品を試験する半導体試験装置として好適に利用することができる。
Claims (6)
- 試験対象となるDUTへ入力するテストパターンを発生する波形整形回路であって、
波形メモリから出力される複数の波形データを入力するとともに、タイミング発生器から出力される複数のタイミングデータを入力し、所定の波形データ及びタイミングデータを選択して出力し、波形データのエッジに所定の近接制限時間より短い間隔で連続する同極性のエッジがある場合には、連続する後続のエッジをオープンして所定のオープン信号を出力するリアルタイムセレクタと、
前記リアルタイムセレクタから出力される波形データ，タイミングデータ及びオープン信号を入力し、当該リアルタイムセレクタでオープンされたエッジに先立つ前記所定の近接制限時間内に、当該オープンエッジと逆極性のエッジがある場合に、所定のフェイル信号を出力するオープンディテクタと、
を備えることを特徴とする波形整形回路。 - 前記リアルタイムセレクタは、
同一基準クロックサイクルに一つの波形データのエッジがあれば、当該エッジ及び対応するタイミングデータを選択して出力し、
同一基準クロックサイクルに複数の波形データのエッジがあれば、各エッジに対応するタイミングデータを比較して、タイミングデータが小さいエッジとそのタイミングデータを選択して出力するとともに、タイミングデータが大きいエッジをオープンしてオープン信号を出力して、当該オープンエッジに対応するタイミングデータを出力する請求の範囲第１項記載の波形整形回路。 - 前記リアルタイムセレクタは、
前記所定の近接制限時間内で連続する後続エッジをオープンする場合に、
オープンされるエッジが一つの場合と複数の場合とで、異なるオープン信号を出力する請求の範囲第２項記載の波形整形回路。 - 前記オープンディテクタは、
前記リアルタイムセレクタでオープンされたオープンエッジが属する基準クロックサイクル内に、対応するタイミングデータが、当該オープンエッジのタイミングデータより小さく、かつ、当該サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場合にフェイル信号を出力するとともに、
前記オープンエッジが属する基準クロックサイクルの前の基準クロックサイクル内に、対応するタイミングデータが、当該オープンエッジのタイミングデータより大きく、かつ、当該サイクル内で最大のエッジがあると、そのエッジ極性がオープンエッジと逆極性の場合にフェイル信号を出力する請求の範囲第３項記載の波形整形回路。 - 試験対象となるDUTに所定のテストパターンを入力し、このDUTから出力される応答出力信号と所定の期待値データ信号を比較することにより、当該DUTの良否を判定する半導体試験装置であって、
前記試験対象となるDUTへ入力するテストパターンを発生する波形整形回路を備え、
この波形整形回路が、請求の範囲第１項乃至第４項のいずれかに記載の波形整形回路からなることを特徴とする半導体試験装置。 - 前記波形整形回路が、前記DUTのパーピンに対応して複数備えられる請求の範囲第５項記載の半導体試験装置。
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