JP2000039469A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 ピン・マルチプレクスモードを用いてＤＵＴ
をテストする半導体試験装置、基準クロックの倍速度ま
で動作を可能とした半導体試験装置を実現する。 【解決手段】 ピン・マルチプレクスモードを用いてＤ
ＵＴをテストする半導体試験装置であって、ユーザが設
定した１テスト周期中での複数のユーザ設定パターン信
号を波形メモリから受け、同一パターンエッジ信号が連
続するときに後続するパターンエッジ信号を消去し、異
なるパターンエッジ信号の真に変化するパターンエッジ
信号のみをタイミング発生器に伝送し、タイミング発生
器は真に変化するパターンエッジ信号を順番に発生させ
て波形整形器に伝送するようにした仮想タイミング発生
器を、波形メモリとタイミング発生器の間に設けた半導
体試験装置の構成である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体試験装置
において、ピン・マルチプレクスモードのような高速動
作方式を用いて、基準クロックよりも高い繰り返しレー
トで、テストパターン等を発生させる際の問題点を解決
し、よって半導体部品を高いタイミング精度で試験がで
きるように構成した半導体試験装置に関する。

【０００２】

【従来の技術】本発明は、ピン・マルチプレクスモード
のような高速動作方式を用いて、高速のテストパターン
等を発生させる際の、従来技術における問題点を解決し
た半導体試験装置に関するものである。本発明は特に、
パーピン構造の半導体試験装置（パーピン・テスタ）に
おいて特に顕著な効果を有し、以下の説明においても、
主としてパーピン・テスタに適用された場合を記述して
いる。しかし本発明は、そのようなパーピン・テスタに
限定されるものではなく、一般的に用いられている、シ
ェアド・リソース・テスタにおいても、ピン・マルチプ
レクスモードのような高速動作方式を取る場合には、同
様に適用可能である。

【０００３】本発明の説明において、ピン・マルチプレ
クスモードとは、半導体試験装置の複数のテスト・チャ
ンネル（テスタピン）から発生されるテスト・パターン
（試験信号、あるいはテスト信号とも言う）やストロー
ブ信号を、時間軸上で合成（マルチプレクス）すること
により、高速な試験信号やストローブ信号を生成するも
のである。すなわち、ピン・マルチプレクスモードと
は、並列・直列変換に類似した概念である。本発明の記
述においては、便宜上２つのテスタピン、例えば、奇数
（Odd）ピンと偶数（Even）ピンを使用する場合を示す
が、３つ以上のテストピンを合成することもある。パー
ピン・テスタとは、ＤＵＴ（被測定デバイス）に印加す
る試験信号等が、各テストピン毎に独立に設定できる機
能を持つ半導体試験装置を言う。パーピン・テスタで
は、試験装置の主要な内部装置資源（リソース）が、各
テスタピンに個別に設けられている。一方、シェアード
・リソース・テスタとは、タイミング発生器、リファレ
ンス電圧等の複数のリソースを、全てのテスタピンで共
有している半導体試験装置である。

【０００４】ＩＣやＬＳＩ等の半導体部品（被試験デバ
イス）を半導体試験装置により試験する場合には、半導
体試験装置から被試験デバイスに試験信号を与え、その
結果として被試験デバイスから得られる出力信号を、ス
トローブ信号のタイミングで取り出し、その取り出した
出力信号を、あらかじめ半導体試験装置で形成された期
待値信号（期待値パターン）と比較して、被試験デバイ
スの動作の良否を決定する。このような試験はテスト周
期（テストサイクル）を基準として行われる。試験信号
やストローブ信号（以下「テストパターン」ともいう）
は、被試験デバイスの評価のために、任意のタイミング
が設定されるが、そのタイミングは、一般に各テスト周
期の開始点等を基準に設定される。

【０００５】従来の半導体試験装置について説明する。
図４に半導体試験装置の基本的な概略構成図を示す。パ
ターン発生器２は、ＤＵＴ（被試験デバイス）９に与え
る印加パターン（試験信号）と、パターン比較器（ロジ
ック・コンパレータ）７に与える期待値パターン（期待
値信号）を生成する。タイミング発生器３は、装置全体
のタイミング同期を取るために、タイミングパルス信号
を発生して波形整形器４やアナログ・コンパレータ６、
あるいはパターン比較器７等に与えている。波形整形器
４は、パターン発生器２からの印加パターンと、タイミ
ング発生器３からのタイミングパルス信号とにより、実
波形としてのテスト信号波形に整形し、ドライバ５に与
えている。ドライバ５は、所定の振幅に整形して、ＤＵ
Ｔ９にテスト信号を印加する。

【０００６】ＤＵＴ９からの応答信号は、アナログ・コ
ンパレータ６で所定のストローブタイミングにより基準
電圧と比較され、その結果の論理信号が、パターン比較
器７に与えられる。パターン比較器７は、アナログ・コ
ンパレータ６からの試験結果の論理パターンと、パター
ン発生器２からの期待値パターンとを論理比較して一致
・不一致を検出し、ＤＵＴ９の良否判定を行う。期待値
パターンと不一致の場合には、その試験結果は不良と
し、その結果をフェイルメモリ８に情報を与え、パター
ン発生器２からの不良アドレス等の情報と共に記憶させ
る。フェイルメモリ内のデータを用いて、後に不良解析
が行われる。

【０００７】これらの動作を行わせる各信号を生成する
ために、パターン発生器２やタイミング発生器３や波形
整形器４のメモリには、データテーブルが準備され、所
定のデータが記憶されている。これらのデータテーブル
に与えるデータは、プログラマ等が、ＤＵＴ９の性能諸
元を基に、テストパターンを考察してテストプログラム
として作成し、テストプロセッサ１からテスタ・バスを
経由して、上記各ユニットに供給している。このよう
に、テストプロセッサ１は、テストプログラムに従っ
て、装置全体の制御を行っている。

【０００８】上記のようなテストパターンを発生させる
ために、一般にそのテストパターンを発生させるデータ
として、波形データ（フォーマット・コントロール・デ
ータ）とその波形におけるエッジのタイミングデータ
（タイミング・セット・データ）とが用いられる。タイ
ミングデータは試験の開始に先だって、タイミング発生
器３に転送され格納される。波形データは、試験の実行
中にタイミング発生器３に供給される。

【０００９】タイミング発生器３には、ＲＡＴＥ設定テ
ーブルとクロック設定テーブルとが設けられている。Ｒ
ＡＴＥ設定テーブルには、テスト周期（以後、「テスト
サイクル」、「ＲＡＴＥ」ともいう）のタイミングデー
タが記憶され、クロック設定テーブルには、ドライバ波
形等の変化点を示すタイミングデータが記憶されてい
る。パターン発生器から与えられる波形データ（フォー
マット・コントロール・データ）に基づいて、エッジと
そのタイミングが特定される。

【００１０】一般に、より複雑な波形を生成できるよう
に、上記各データを複数組み合わせて用いる。例えば、
これらのデータを組み合わせて複数個のグループ、ＴＳ
１グループ、ＴＳ２グループやＴＳｎグループ等を準備
して読み出し、セット信号やリセット信号のタイミング
パルスを生成している。後述する図５の波形整形器に示
すように、これらのセット信号やリセット信号は、波形
整形器内のＲＳフリップフロップに与えられて、テスト
パターンの立ち上がりや下がりのエッジを形成する。

【００１１】被試験デバイスの特性を高精度で評価する
ために、最近の半導体試験装置においては、タイミング
精度の高いテストパターンの発生が要求されている。こ
のためタイミング発生器３において、設定するテストパ
ターンのタイミング（テスト周期の所定の基準にたいす
るエッジの遅延時間）は、基準クロック（ReferenceClo
ck ：以後、「REFCLK」ともいう）周期の整数倍とは限
らず、整数倍と端数との和になることが多い。したがっ
て、タイミング発生器３に格納されるタイミングデータ
は、基準クロック周期の整数倍データと基準クロックの
端数データ（Fractional Data ：以後、「ＨＲデータ」
（高分解能データ）又は「ＨＲ信号」ともいう）の組み
合わせとなっている。

【００１２】そしてさらに、この基準クロックの端数デ
ータ前パターン周期からの端数の源ＨＲデータと固有の
スキュー補正データとを加算して、ＨＲデータを生成す
ることもある。後述するように、一般にタイミングデー
タの整数倍データによる遅延時間を形成するためには、
デジタルカウンタで基準クロックを計数して遅延させ、
端数データによる微少遅延時間は、アナログ可変遅延回
路による微少遅延回路を用いて遅延させる。アナログ微
少遅延回路では、基準クロック周期の例えば１／２、１
／４、１／８、１／１６、…、等の分解能で精度良く遅
延させて、端数時間のタイミングパルス信号を生成して
いる。

【００１３】パターン発生器２のデータテーブルには、
多数チャンネルの試験パターンデータが準備されてい
て、それらのデータが、例えばＤＵＴ９のピン１からピ
ンｎの各ピン用に割り当てられる。波形整形器４のテー
ブルには、波形モード（ＲＺ波形、ＮＲＺ波形、ＥＯＲ
波形等）などに関するデータが準備され、パターン発生
器２からの試験パターンデータと、タイミング発生器３
からのセット信号やリセット信号等のタイミングパルス
信号を用いて、所定のタイミングで所定の波形が形成さ
れる。このように波形整形器４で形成された信号は、テ
スト信号としてドライバ５に供給される。ドライバ５で
は、このテスト信号を所定の振幅値に設定して、被試験
デバイスに印加する。

【００１４】ところで、半導体ＩＣの発展はめざまし
く、最近のＬＳＩ（大規模集積回路）では、組合せ回路
や記憶素子が、複雑な順序回路で高度に集積化されてき
ている。更に動作速度も１００ＭＨｚを越えてきてい
る。これらの高速で複雑なＬＳＩをテストするために半
導体試験装置も発展している。すなわち最近の半導体試
験装置においては、従来のシェアード・リソース・テス
タ(Shared Resource Tester)からパーピン・リソース・
テスタ( Per-pin Resource Tester)への移行が見られ
る。上述したように、シェアード・テスタとはタイミン
グ発生器、リファレンス電圧等の複数のリソースを全て
のテスタ・ピンで共有しているテスタのことをいい、パ
ーピン・テスタとは、各テスタピン毎に、リソースを個
別に有することにより、ＤＵＴ９に印加するテスト・パ
ラメータが、ＤＵＴ９の各ピン独立に設定できる機能を
持つテスタをいう。

【００１５】パーピン・テスタは、テスト・パラメータ
をＤＵＴ９の各ピン共通に使用するシェアード・テスタ
に比べ、複雑なテスト・パターン及びタイミング等の自
由度の高い条件の発生が可能なために、高度化するＬＳ
Ｉのテストに向いている。パーピン・テスタでは、図４
に示すタイミング発生器３と波形整形器４とをＤＵＴ９
の各ピン毎にまとめて割り当てている。さらに、この各
ピン対応のタイミング発生器３と波形整形器４等をまと
めたピン信号生成部分に、パターン比較器７やキャリブ
レーションユニットをまとめたものを各ピンに割り付け
る場合もある。

【００１６】図５に従来のパーピン・テスタにおける、
テスト信号形成部分の構成例を示す。波形メモリ（Wave
Form Memory：以後、「ＷＦＭ」ともいう）１１は、パ
ターン発生器２よりパターンデータＡ、Ｂ、Ｃ、…、を
受けて、パターン・データのセット、リセットの各タイ
ミングデータをタイミング発生器３に伝送する。この図
の例では、２つのグループ（Ｔ１、Ｔ２）に関する、パ
ターン・データのセット、リセットの各タイミングデー
タが、タイミング発生器３に伝送される。図において、
符号ＳおよびＲは、それぞれセットおよびリセットを意
味する。

【００１７】図４の場合と同様に、上記のようなテスト
パターンを発生させるために、一般にそのテストパター
ンを発生させるデータとして、波形データ（フォーマッ
ト・コントロール・データ）と、その波形におけるエッ
ジのタイミングデータ（タイミング・セット・データ）
とが用いられる。タイミングデータは試験の開始に先だ
って、タイミング発生器３に転送され格納される。波形
データは、試験の実行中にタイミング発生器３に供給さ
れる。

【００１８】タイミング発生器３は、それぞれのパター
ンのセットタイム、リセットタイムを次のように生成す
る。つまり、ＲＡＴＥ内でリタイミングを行う基準クロ
ックREFCLK が外部から印加されており、そのREFCLKの
何番目のクロックを選択するかのＧＡＴＥ信号と、その
REFCLKの周期以下の高分解能遅延データであるＨＲ信号
と、２グループ（Ｔ１、Ｔ２）の内、どのグループを選
択するかのグループ選択とを、各々生成する。

【００１９】リアルタイムセレクタ１２は、上記の各信
号をリアルタイムに選択し、セット信号（ＳＥＴ）とリ
セット信号（ＲＥＳＥＴ）として、波形整形器４に振り
分ける。図５の波形整形器４の上半分はセット信号通路
（経路）であり、下半分はリセット信号通路（経路）と
なっている。セット信号とリセット信号は、フリップフ
ロップ回路に与えられ、これらのタイミングに基づい
て、テスト信号の立ち上がりや下がりのエッジが形成さ
れる。

【００２０】ところで一般に、半導体試験装置におい
て、同一の信号通路内に与えられる信号の間隔は、基準
クロックより大きいことが必要である。例えば、波形整
形器４のセット信号通路における２つのセット信号の間
隔や、リセット信号通路における２つのリセット信号の
間隔は、基準クロック周期より大でなければならい。こ
の１つの理由は、半導体試験装置において、各機能素子
や回路等は基準クロックに同期して動作するように構成
されているからである。したがって、基準クロック周期
より小さな周期の信号は認識されず、このためそのよう
な信号を正しく伝達することができない。

【００２１】このように基準クロックREFCLK の限度を
超えた高速のパルスが印加された場合には、正常な動作
を行うことができない。例えば、図５において、ＨＲ信
号がREFCLK の周期以下で連続して印加された場合に
は、２番目のパルスを区別して認識することができず、
連続した１個のパルスが印加されたように、小さい方の
ＨＲ信号でしか変化応答しない。

【００２２】波形整形器４は、セットタイミングとリセ
ットタイミングを別々の信号通路（波形フォマッタ）で
生成する。各波形フォマッタでは精度劣化を防ぐため
に、 REFCLK の整数倍の分解能までは、デジタルカウン
タによる粗アジャスタ（粗遅延回路）１４で遅延させて
粗タイミング発生を行い、そのときの基準クロック周期
REFCLK 以下の端数遅延時間信号は、アナログ可変遅延
回路１８で高分解能に遅延させている。アナログ可変遅
延回路１８は、例えばＣＭＯＳゲートを、多数個直列に
接続して構成される。

【００２３】図５の例では、源ＨＲ信号はレジスタ１６
に格納されている固有のスキュー補正データと加算器１
７で加算され、その加算結果の上位ビットである REFCL
K の整数倍のデータに示す遅延時間は、粗アジャスタ１
４で形成され、下位ビットである、 REFCLK 周期以下の
データに示す遅延時間は、アナログ可変遅延回路１８で
形成される。このようにして形成されたセット信号とリ
セット信号は、それぞれＲＳフリップフロップ１３に印
加されてパターン信号が発生される。

【００２４】図５の例におけるリアルタイムセレクタ１
２の選択について、真理値で示すと、表１の通りとな
る。なお、この真理値表では、ＳＥＴ側を示している
が、ＲＥＳＥＴ側についても同様である。

【００２５】

【表１】

【００２６】表１に示すように、Ｔ１のＧＡＴＥ信号が
０であり、Ｔ２のＧＡＴＥ信号が０の時は、セットのＧ
ＡＴＥ信号もＨＲ信号も０となる。ここで、０とは無し
を、１とは有りを意味している。次に、Ｔ１のＧＡＴＥ
信号が０であり、Ｔ２のＧＡＴＥ信号が１の時は、セッ
トのＧＡＴＥ信号が１となり、ＨＲ信号はＴ２のＨＲ信
号となる。Ｔ１のＧＡＴＥ信号が１であり、Ｔ２のＧＡ
ＴＥ信号が０の時は、セットのＧＡＴＥ信号が１とな
り、ＨＲ信号はＴ１のＨＲ信号となる。Ｔ１とＴ２のＧ
ＡＴＥ信号が１となると、セットのＧＡＴＥ信号が１
で、ＨＲ信号はＴ１とＴ２の小さい方となる。

【００２７】図６は図５の構成における動作例を説明す
るためのタイミングチャートである。図６（Ａ）はテス
ト周期ＲＡＴＥ（テスト・サイクル）であり、図６
（Ｂ）は基準クロック REFCLK である。この図の例の場
合、１のテスト周期が４周期の基準クロック REFCLK の
間隔となっている。ユーザの意図したテストパターンを
図６（Ｃ）に示す。

【００２８】この状況下において、タイミング発生器３
のグループＴ１は、１周期目のセット信号と２周期目の
リセット信号を、グループＴ２は、１周期目のリセット
信号と２周期目のセット信号を分担して生成する。これ
らの分担はユーザが任意に設定することができる。１周
期目のセットのＧＡＴＥ信号では、図６（Ｄ）に示すよ
うに１基準クロック REFCLK 遅らせ、図６（Ｆ）に示す
ようにＨＲ信号で約１／８ 基準クロックREFCLK 遅らせ
ている。リセットのＧＡＴＥ信号は、図６（Ｇ）のよう
に３ REFCLK 遅らせ、ＨＲ信号は図６（Ｉ）のように約
１／２ 基準クロックREFCLK 遅らせている。

【００２９】すると、上記セット信号とリセット信号に
より、出力波形は図６（Ｊ）のようにパターン信号とし
て生成される。２周期目以下も同様である。この例にお
いては、基準クロック周期REFCLK の間隔以下のパルス
が同一の経路（セット信号通路あるいはリセット信号通
路）に発生する条件とはならない。したがって、上記の
ような問題が生じないため、正常な出力波形が得られ
る。

【００３０】以上のように、半導体試験装置の各テスタ
ピンにおける信号生成部分は、上記のようにしてテスト
パターンを生成している。ところで、最近の被試験半導
体ＩＣは高速動作のものが多くなり、半導体試験装置も
益々高速化されている。そこで、ピン・マルチプレクス
モードを用いて、基準クロックの繰り返しレートよりも
高いレートのテストパターンを用いて、被試験デバイス
を試験する必要性が多くなってきている。ピン・マルチ
プレクスモードは、上述のように、複数のテスタピンの
データを、１のテスタピンに多重化して、高速なテスト
パターンを発生させるものである。

【００３１】ピン・マルチプレクスモードを用いて、高
速テストパターンを発生させる場合、従来技術における
半導体試験装置では、正しく動作できない場合が生じて
いる。この理由は、上述したように、同一経路の信号の
パルス間隔を基準クロック REFCLK 周期以上に離さなけ
ればならないからである。

【００３２】このような従来構成での不具合例を図７に
示す。この例では、試験装置の高速動作を実現するため
に、図７（Ａ）に示すＲＡＴＥは最大、すなわち図７
（Ｂ）に示す基準クロック REFCLK の周期とほぼ同一に
している。さらにピン・マルチプレクスモードを用い
て、さらに１ＲＡＴＥ内にほぼ２倍の周波数のテストパ
ターンを発生させて、被試験デバイスの試験を行うこと
を意図している。ここで便宜上ＲＡＴＥ（テスト周期）
の１周期を、前前半、前後半、後前半と後後半とに４等
分にして説明する。

【００３３】図７（Ｃ）にその出力波形を示す。この図
において、符号ＯおよびＥは、それぞれ奇数テスタピン
および偶数テスタピンを意味する。この出力波形では、
１周期目の奇数テスタピン前後半のエッジＴ３Ｏと２周
期目の前前半のエッジＴ１Ｏとにより、出力波形の立ち
上がりエッジを形成し、奇数テスタピンの前前半Ｔ１Ｏ
と偶数テスタピンの後前半Ｔ１Ｅと後後半Ｔ３Ｅとが、
出力波形の下がりエッジを形成するようなデータ配列に
なっている。

【００３４】ここで、奇数テスタピンの立ち上がりエッ
ジ用のデータＴ３０とＴ１Ｏは、波形整形器においてセ
ット信号を２個発生させることとなるが、このような回
路を通過すべき信号の間隔Ｋが、基準クロックREFCLK
周期より小であるために、上述した問題が生じる。つま
り、図７（Ｃ）の区間Ｋが、１ REFCLK 周期未満である
ために、波形が正常に出力されず、半導体試験装置が正
常動作しない。

【００３５】このように、ピン・マルチプレクスモード
は、現在のハードウェア資源で、基準クロックよりも高
速なテストパターンによる試験ができるので、高速測定
においては魅力的な機能であるが、テスト周期ＲＡＴＥ
が基準クロック周期 REFCLKと同等の場合には、上記図
７（Ｃ）のような問題を生じることがあり、十分にその
利点を生かせなかった。

【００３６】

【発明が解決しようとする課題】この発明は、上記のよ
うな従来技術の問題を解決し、ＲＡＴＥが REFCLK と同
一の場合であっても、基準クロックの倍速度まで試験可
能な高速で高精度な半導体試験装置を提供することにあ
る。

【００３７】

【課題を解決するための手段】本発明では、ピン・マル
チプレクスモードを用いてＤＵＴ９への試験波形を発生
する半導体試験装置において、ユーザが設定した１テス
ト周期中での複数のユーザ設定パターン信号を波形メモ
リ１１から受け、同一パターンエッジ信号が連続すると
きに後続するパターンエッジ信号を消去し、異なるパタ
ーンエッジ信号の真に変化するパターンエッジ信号のみ
をタイミング発生器３に伝送し、タイミング発生器３は
真に変化するパターンエッジ信号を順番に発生させて波
形整形器４に伝送するようにした仮想タイミング発生器
１９を、波形メモリ１１とタイミング発生器３の間に設
けて、半導体試験装置を構成している。

【００３８】また、ピン・マルチプレクスモードを用い
てＤＵＴ９への試験波形を発生する半導体試験装置にお
いて、ユーザが設定した１テスト周期中での複数のユー
ザ設定パターン信号を波形メモリ１１から受け、同一の
パターンエッジ信号が連続する場合の後続するパターン
エッジ（ＥＮＡ）信号と、真に変化するパターンエッジ
（ＥＮＡ）信号とを検出し区別して出力するエッジ検出
手段２０と、エッジ検出手段２０から複数のＥＮＡ信号
を受け、真に変化するＥＮＡ信号のみを仮想タイミング
（ＶＴ）として出力するＥＮＡ−ＶＴ変換手段２５と、
エッジ検出手段２０から複数のＥＮＡ信号を受け、真に
変化するＥＮＡ信号のみを処理して、次テスト周期でど
のＥＮＡ信号を対応させて発生するかのエッジポイント
を出力するＥＤＧＥ・ＰＴＲ２７と、ＥＤＧＥ・ＰＴＲ
２７からのエッジ・ポイント信号に基づいて、ＥＮＡ−
ＶＴ変換手段２５が出力する真に変化するＶＴ信号をタ
イミング発生器３に割り当てるＶＴ選択手段３０と、を
具備して、半導体試験装置を構成してもよい。

【００３９】また、上記のＥＤＧＥ・ＰＴＲ２７は、エ
ッジ検出手段２０からの複数のＥＮＡ信号を受けて、そ
の内の真に変化するＥＮＡ信号を計数するＥＮＡ−ＣＮ
Ｔ変換手段２６と、その計数値と現テスト周期のエッジ
・ポイントとを加算する加算器と、その加算器出力をタ
イミング同期して次テスト周期の開始エッジとするレジ
スタとから構成してもよい。

【００４０】

【発明の実施の形態】上記目的を達成するために、本発
明の半導体試験装置は、例えば図５の構成にによるＷＦ
Ｍ１１とタイミング発生器３との間に、この発明の仮想
タイミング発生器を挿入した構成となっている。仮想タ
イミング発生器（Virtual Timing Generator）とは、ユ
ーザのパターン設定は従来通りとし、パターンエッジ信
号が例えば、セット信号“１”とセット信号“１”ある
いはリセット信号“０”とリセット信号“０”とが連続
して続く場合には、後続するパターンエッジ信号を消却
してタイミング発生器３には与えず、真に変化するパタ
ーンエッジ信号のみをＷＦＭ１１からタイミング発生器
３に伝送する機能を有するものである。

【００４１】この仮想タイミング発生器を挿入すること
により、タイミング発生器３からは次々と真に変化する
信号のみを順番に発生させることができるので、波形整
形器４においても、正しく目的とする、基準クロックの
倍速度まで充分に動作を行うことができる。このように
構成することにより、図７（Ｃ）に示した従来技術にお
けるような、基準クロック周期より小さな間隔の信号
（セット信号またはリセット信号）同一信号経路に生じ
るという状況をさけることができる。したがって、ピン
・マルチプレクスモードを用いて、高速なテストパター
ンの発生が、誤動作なく実施できる。

【００４２】図４や図５の場合と同様に、テストパター
ンを発生させるために、一般にそのテストパターンを発
生させるデータとして、波形データ（フォーマット・コ
ントロール・データ）とその波形におけるエッジのタイ
ミングデータ（タイミング・セット・データ）とが用い
られる。タイミングデータは試験の開始に先だって、タ
イミング発生器３に転送され格納される。波形データ
は、試験の実行中にタイミング発生器３に供給される。
本発明の説明において、波形データはエッジデータと称
することもある。

【００４３】仮想タイミング発生器１９の構成について
説明する。仮想タイミング発生器は、（Ａ）１テスト周
期中にＷＦＭ１１から伝送される複数のパターンエッジ
信号（エッジデータ）が、連続する同一パターンエッジ
信号か、異なる真に変化するパターンエッジ信号（以
後、「ＥＮＡ（ENABLE）信号」という）かを検出するエ
ッジ検出手段（Edge Detector）と、（Ｂ）ＥＮＡ信号
を真に変化するパターンエッジ信号（エッジデータ）の
みの仮想タイミング信号に変換するＥＮＡ−ＶＴ（ENAB
LE-VIRTUAL）変換手段と、（Ｃ）次のテスト周期のエッ
ジ・ポイントを指定するエッジ・ポインタ（EdgePointe
r：以後、「ＥＤＧＥ・ＰＴＲ」という）と、（Ｄ）上
記ＥＤＧＥ・ＰＴＲからの出力信号に基づいて、上記Ｅ
ＮＡ−ＶＴ変換手段からの出力を選択するＶＴ選択手段
と、（Ｅ）上記ＶＴ選択手段により選択された出力に示
されたエッジ番号に基づいて、そのエッジ番号に該当す
るエッジの属性（セットかリセット）を選択する選択手
段と、で構成することができる。

【００４４】エッジ検出手段２０は、ＷＦＭから送られ
る直前のエッジデータと、現エッジデータとを比較する
ための一致回路で構成することができる。直前（Previo
us）のセット信号ＰＳとリセット信号ＰＲとを、現在
（ Current）のセット信号Ｓとリセット信号Ｒと比較し
て、一致か不一致かにより、ＥＮＡ（イネーブル）信号
を決めている。

【００４５】すなわち、直前のセット信号ＰＳが”１”
であり、現在のセット信号Ｓも”１”である場合には、
真に変化するパターンエッジデータではないので、ＥＮ
Ａ信号を”０”に設定している。同様に、直前のリセッ
ト信号ＰＲが”１”であり、現在のリセット信号Ｒも”
１”である場合には、真に変化するパターンエッジ信号
ではないので、ＥＮＡ信号を”０”に設定している。こ
のＥＮＡ信号の様子を、表２に真理値表で示す。

【００４６】

【表２】

【００４７】表２において、ＰＳとＰＲとＳとＲとの各
エッジデータを入力して、ＥＮＡ信号を送出する。数式
で表現すると、ＥＮＡ＝Ｓ×＾ＰＳ＋Ｒ×＾ＰＲ とな
る。ここで、＾ＰＳはＰＳの否定を、＾ＰＲはＰＲの否
定を意味する。

【００４８】表２において、ＳとＲの同時“１”は禁止
規定、つまりユーザは設定していけないこととする。従
って、このときのＥＮＡ信号は、無意味信号を意味する
“Ｘ”と記述する。ＥＮＡ信号は、各チャンネル毎に送
出され、例えば、図１では、Ｔ１Ｏからは出力信号ＥＮ
Ａ０が、Ｔ３ＯからはＥＮＡ１が、Ｔ１ＥからはＥＮＡ
２が、Ｔ３ＥからはＥＮＡ３が、それぞれ送出される。

【００４９】次に、ＥＮＡ−ＶＴ変換手段２０では、各
エッジ検出手段からＥＮＡ信号を受け、対応するエッジ
番号を付与していく。エッジ検出手段から複数の（ＥＮ
Ａ０、ＥＮＡ１、ＥＮＡ２、ＥＮＡ３）ＥＮＡ信号”
１”を受けた場合には、各エッジ検出手段に対応したエ
ッジ番号（０、１、２、３）を、４種の出力端（ＶＴ
１、ＶＴ２、ＶＴ３、ＶＴ４）に、順次出力する。

【００５０】この場合、上記のエッジ検出手段２０から
のＥＮＡ信号”１”は、真に変化するパターンエッジ信
号にのみ付与されているので、出力端（ＶＴ１、ＶＴ
２、ＶＴ３、ＶＴ４）には、連続したエッジ信号（エッ
ジデータ）を仮想消去して真に必要なエッジ番号のみが
出力されている。なお、ＶＴとはカレント（現）サイク
ルの仮想的なタイミングを意味する。ＥＮＡ−ＶＴ変換
手段はゲート回路で構成することができる。ＥＮＡーＶ
Ｔ変換の真理値表を表３に示す。

【００５１】

【表３】

【００５２】表３で示すように、ＥＮＡーＶＴ変換手段
２５では、出力する複数のＶＴ信号に、それぞれＥＮＡ
信号の真に変化するエッジ番号を順番に割り当ててい
る。例えば、ＥＮＡ０〜ＥＮＡ３の“１”出力が、１、
１、０、１、であるとすると、ＶＴ１〜ＶＴ４には、
０、１、３、無、のように、ＥＮＡ信号の番号（エッジ
番号）が割り当てられる。

【００５３】ＥＮＡ−ＣＮＴ(ENABLE-COUNT ）変換手段
２６は、エッジ検出手段から送出されたエッジＥＮＡ信
号の中で、真に必要なエッジの数を計数する。つまり、
表３のＥＤＧＣＮＴに示すように、ＥＮＡ−ＣＮＴ変換
手段は真に必要なエッジ、つまり、ＥＮＡ０〜ＥＮＡ３
の“１”出力の数を計数して示している。

【００５４】次テスト周期のエッジポイントを指定する
ＥＤＧＥ・ＰＴＲ２７は、上記のＥＮＡ−ＣＮＴ変換手
段と加算器とレジスタとで構成することができる。加算
器をレジスタにより、アキュミュレータを形成してい
る。図１に示すように、ＥＤＧＥ・ＰＴＲ２７は、前回
の計数値と現テスト周期での計数値とを加算器で加算
し、対応する次回のＶＴｎを規定する。

【００５５】ＶＴ選択手段３０は、ＥＤＧＥ・ＰＴＲ２
７からの出力信号、すなわちエッジ・ポイント指定信号
に従って、上記のＶＴ１〜ＶＴ４の信号を、それぞれの
ＶＴ選択器でもって対応するＶＴｎを選択して、タイミ
ング発生器３に伝送する。タイミング発生器３には、予
めユーザ設定パターン信号のタイミング値を伝送してお
き、ＶＴ選択手段からの指定されたエッジ番号に従って
対応するタイミング発生を行う。

【００５６】このＥＤＧＥ・ＰＴＲとタイミングセット
データ及びフォーマットコントロールデータ（エッジデ
ータ）との関連を真理値表で表４に示す。

【００５７】

【表４】

【００５８】表４に示すように、ＥＤＧＥ・ＰＴＲから
のエッジ・ポイントが０のときには、実働エッジは、Ｖ
Ｔ１、ＶＴ２、ＶＴ３、ＶＴ４、の順番で稼動させるよ
うにする。同様に、エッジポイントが１のときには、実
働エッジは、ＶＴ４、ＶＴ１、ＶＴ２、ＶＴ３の順番
で、エッジポイントが２のときには、実働エッジは、Ｖ
Ｔ３、ＶＴ４、ＶＴ１、ＶＴ２、の順番で、エッジポイ
ントが３のときには、実働エッジは、ＶＴ２、ＶＴ３、
ＶＴ４、ＶＴ１、の順番で稼動させるようにする。

【００５９】以上のような本発明の構成をまとめると、
第１の態様は基本的なものであり、その構成は次によ
る。ピン・マルチプレクスモードを用いてＤＵＴをテス
トする半導体試験装置であって、ユーザが設定した１テ
スト周期中での複数のユーザ設定パターン信号を波形メ
モリから受け、同一パターンエッジ信号が連続するとき
に後続するパターンエッジ信号を消去し、異なるパター
ンエッジ信号の真に変化するパターンエッジ信号のみを
タイミング発生器に伝送し、タイミング発生器は真に変
化するパターンエッジ信号を順番に発生させて波形整形
器に伝送するようにした仮想タイミング発生器を、波形
メモリとタイミング発生器の間に設けた半導体試験装置
である。

【００６０】第２の態様は、仮想タイミング発生器の構
成をより具体化したものである。つまり、ピン・マルチ
プレクスモードを用いてＤＵＴをテストする半導体試験
装置であって、ユーザが設定した１テスト周期中での複
数のユーザ設定パターン信号を波形メモリから受け、同
一のパターンエッジ信号が連続する場合の後続するパタ
ーンエッジ（ＥＮＡ）信号と、真に変化するパターンエ
ッジ（ＥＮＡ）信号とを検出し区別して出力するエッジ
検出手段と、エッジ検出手段から複数のＥＮＡ信号を受
け、真に変化するＥＮＡ信号のみを仮想タイミングＶＴ
として出力するＥＮＡ−ＶＴ変換手段と、エッジ検出手
段から複数のＥＮＡ信号を受け、真に変化するＥＮＡ信
号のみを処理して、次テスト周期でどのＥＮＡ信号から
発生させるかのエッジポイントを出力するＥＤＧＥ・Ｐ
ＴＲと、ＥＤＧＥ・ＰＴＲからのエッジ・ポイント信号
に従って、ＥＮＡ−ＶＴ変換手段が出力する真に変化す
るＶＴ信号を、タイミング発生器に割り当てるＶＴ選択
手段と、を有する半導体試験装置である。

【００６１】第３の態様は、上記のＥＤＧＥ・ＰＴＲを
より具体化したものである。つまり、ＥＤＧＥ・ＰＴＲ
は、エッジ検出手段２０からの複数のＥＮＡ信号を受け
て、その内の真に変化するＥＮＡ信号を計数するＥＮＡ
−ＣＮＴ変換手段２６と、その計数値と現テスト周期の
エッジ・ポイントとを加算する加算器と、その加算器出
力をタイミング同期して次テスト周期の開始エッジとす
るレジスタとから構成した半導体試験装置である。

【００６２】次に、実施例の動作を図面を参照して説明
する。図１に本発明の一実施例の構成図を、図２に本発
明のピン・マルチプレクス・モードによる高速動作の波
形説明図を、図３に図１の構成の動作についてのタイミ
ングチャートを示す。これらにおいて、図４、図５と同
一部分には同一符号を付している。この実施例において
は、説明の便宜上、二つのテスタピン間のデータや信号
をマルチプレクスする場合を示している。

【００６３】図１の構成による本発明の動作を説明する
ために、先ず条件として、図２の場合で説明する。図２
（Ａ）のＲＡＴＥ（テスト周期）には、ユーザ設定パタ
ーン信号のフォーマットコントロールデータ（ＦＣＤＡ
ＴＡ）としてＴ１ＯＲ、Ｔ３ＯＳ、Ｔ１ＥＳ、とＴ３Ｅ
Ｒ、のパターンエッジ（エッジデータ）がある。その内
容は図２（Ｂ）の出力波形に示すものとする。図５や図
７の場合と同様に、符号ＳおよびＲは、それぞれセット
およびリセットを意味し、符号ＯおよびＥは、それぞれ
奇数テスタピンおよび偶数テスタピンを意味する。

【００６４】ここで、図示していないが、仮に図２
（Ｂ）の第２テスト周期の開始直後に、エッジが立ち上
がるためのＴ１ＯＳのエッジデータがあるものとする。
その場合には、図７（Ｃ）のテストパターン波形と同じ
ような状況となる。すなわちＴ３ＯＳとＴ１ＯＳの各エ
ッジは、奇数テスタピンにおいて２つのセット信号によ
り形成される必要があるが、その間の時間が基準クロッ
クより小さい場合には、図７（Ｃ）に関して記載したよ
うな問題が生じる。

【００６５】本発明では、エッジを形成するためのセッ
ト信号あるいはリセット信号を、他方のテスタピンに割
り当て変更することにより、上記の問題を解決するもの
である。例えば上記の場合で想定した、図２（Ｂ）の第
２テスト周期の開始直後の、エッジデータＴ１ＯＴ３Ｅ
ＲＳを、偶数テスタピンに変更するのである。図２
（Ｂ）において、エッジデータ２Ｔ１Ｅは、Ｔ３ＯＳと
同一のパターンエッジ“１”を示しているが、これが無
意味なエッジであることは明らかである。本発明では、
このＴ１ＥＳのパターンエッジを不要として、これをＴ
３ＥＲの位置にシフトし、Ｔ３ＥＲをさらにＴ３ＥＲに
シフトして、かつセットエッジに変更する。これによ
り、基準クロックより狭い間隔の２つの信号の一方が、
異なるテスタピンで扱われるようにその割り当てが変更
されるので、従来技術における問題を解決することがで
きる。

【００６６】このような動作を行うのが、仮想タイミン
グ発生器１９である。図１にこの発明の一実施例の構成
図を、図３に図１のタイミングチャートを示す。図３
（Ａ）の不具合事例は、ユーザ設定パターンが図２のよ
うになされていると、Ｔ３ＯとＴ１Ｏとが同一経路を通
り、その間隔が REFCLK 以下であるから測定できない状
況を示しており、上記で想定した図２（Ｂ）の問題と同
じである。

【００６７】そこで図２に示す同一エッジのＴ３Ｅを、
仮想タイミング発生器１９でその位置から消去し、かつ
ずらして、Ｔ３Ｅの時間位置のエッジを、図３（Ｂ）の
ようにｔ１Ｅのエッジとするようにする。よって、従来
のＴ１Ｏの位置にｔ３Ｅのエッジが発生するようにする
ので、ユーザ設定パターンにおいて問題を生じるエッジ
が、他方のテスタピンに振り分けられる。したがって、
同一テスタピンの同一信号経路で、２つの信号（セット
あるいはリセット）が、基準クロックより狭い間隔で連
続する状況を避けることができる。ここで、ＴＸＸはユ
ーザ設定エッジを、ｔＸＸは実働エッジを示すことにす
る。

【００６８】そのために、図１に示すように、波形メモ
リ（ＷＦＭ）１１とタイミング発生器３の間に仮想タイ
ミング発生器１９を挿入する。仮想タイミング発生器１
９は、エッジ検出手段２０と、ＥＮＡ−ＶＴ変換手段２
５と、ＥＤＧＥ・ＰＴＲ２７と、ＶＴ選択手段３０とか
ら成る。図１では更にユーザ設定パターンをタイミング
発生器３のタイミングメモリに設定するための選択手段
３５を設けているが、選択手段３５は仮想タイミング発
生器１９の外に設けてもよい。

【００６９】図１において、仮想タイミング発生器１９
を駆動させる為に、先ず、１テスト周期ＲＡＴＥ内に、
ユーザが設定するエッジの順番を決めることとする。こ
の明細書では、波形フォマッタの奇数（Ｏ）ピン対応の
Ｔ１Ｏ及びＴ３Ｏと、偶数（Ｅ）ピン対応のＴ１ＥとＴ
３Ｅと用いることとして、その順番をＴ１Ｏ、Ｔ３Ｏ、
Ｔ１Ｅ、Ｔ３Ｅと表現している。したがって、時間の大
小関係は、Ｔ１０＜Ｔ３０＜Ｔ１Ｅ＜Ｔ３Ｅとなる。

【００７０】ＷＦＭ１１には、テストプログラムによ
り、奇数テスタピン（Ｏ）のパターンＡ、Ｂ、Ｃ、…
と、偶数テスタピン（Ｅ）のパターンＡ、Ｂ、Ｃ、…が
印加され、格納されている。そして、それぞれのセット
（Ｓ）信号及びリセット（Ｒ）信号、を形成するための
エッジデータ（信号）、すなわち、Ｔ１ＯＳやＴ１ＯＲ
信号、Ｔ３ＯＳやＴ３ＯＲ信号、Ｔ１ＥＳやＴ１ＥＲ信
号、Ｔ３ＥＳやＴ３ＥＲ信号を送出する。例えば、Ｔ１
ＯＳはグループＴ１Ｏのセット（Ｓ）信号を示す。

【００７１】ＷＦＭ１１から出力されたＳ（セット）信
号及びＲ（リセット）信号は、エッジ検出手段２０でそ
れぞれ直前の信号と比較されて同一か異なるかを判断
し、異なっている真に必要なエッジ信号であると、ＥＮ
Ａ（ENABLE）信号を出力する。例えば、Ｔ１Ｅ信号は直
前信号のＴ３Ｏと比較されて異なった信号であると、真
のエッジとしてＥＮＡ信号“１”を送出する。同一信号
の場合にはＥＮＡ信号“０”を出力する。つまり表２に
示す真理値表の条件で動作し、図３の波形例では、図３
（Ｅ）の通りとなる。フリップフロップ２２は、前テス
ト周期の最後のデータを一時記憶してタイミングをとっ
ている。

【００７２】エッジ検出手段２０が発生するＥＮＡ信号
を受けて、ＥＮＡ−ＶＴ変換手段２５は、前述したエッ
ジの時間の大小関係から、Ｔ１Ｏを“０”に、Ｔ３Ｏを
“１”に、Ｔ１Ｅを“２”に、Ｔ３Ｅを“３”にと、そ
れぞれにエッジ番号を割り振る。つまりエッジが真に変
化する必要なエッジであるときに、ＶＴに割り当ててい
る。ＶＴとはカレントサイクル中の仮想的なタイミング
を現している。つまり、無変化のエッジは削除して、変
化する必要エッジの順番にそのエッジ番号をＶＴに割り
当てるようにしている。パターンの状況に応じて、その
値は図３（Ｆ）に示している通りであり、真理値表の表
３のように動作する。

【００７３】図３（Ｅ）に示すＥＮＡ信号は、ＥＤＧＥ
・ＰＴＲ２７にも送られる。ＥＤＧＥ・ＰＴＲ２７のＥ
ＮＡ−ＣＮＴ変換手段２６は、真に変化する必要なエッ
ジ“１”の数を計数する。その値は図３（Ｃ）に示す通
りとなり、表３の真理値表ＥＤＧＥＣＮＴのように動作
する。ＥＮＡ−ＣＮＴ変換手段２６の出力データは、現
エッジ・ポイントのレジスタの値と加算器で加算され
て、次テスト周期のエッジ・ポイントとしてレジスタに
記憶される。その値は、図３（Ｄ）に示すようなＥＤＧ
Ｅ・ ＰＴＲの値である。この例ではテスト周期の１周
期目は“０”である。２周期目は“０”と“３”とを加
算して“３”である。３周期目は“３”と“３”とを加
算して“６”であるが、加算器は４進数の加算器である
ので“２”となる。以下、同様である。

【００７４】ＶＴ選択手段３０は、ＥＤＧＥ・ＰＴＲ２
７からのエッジ・ポイントに基づき、それぞれのマルチ
プレクサで対応するＶＴ信号をタイミング発生器３に割
り付ける。１周期目は、ＥＤＧＥ・ＰＴＲ＝０であるの
で、図３（Ｇ）に示すように、ｔ１０＝０（Ｔ１Ｏ）、
ｔ３Ｏ＝１（Ｔ３Ｏ）、ｔ１Ｅ＝３（Ｔ３Ｅ）となり、
２周期目以降も、図３（Ｇ）のタイミング・セットデー
タのように動作する。

【００７５】タイミング発生器３には、別の経路で選択
手段３５を通して、Ｔ１Ｏ〜Ｔ３Ｅ４通りのタイミング
・データを入れておき、指定されたエッジ番号に対応し
たタイミング発生ができるようにしておく。すなわちこ
の選択手段３５を通じて、セットあるいはリセットの変
更が行われる。この選択手段３５には、選択手段３０の
出力で示された、エッジ番号データが選択信号として与
えられる。したがって、そのエッジ番号で指定されたエ
ッジの属性（セットあるいはリセット）が、選択手段３
５の出力により規定される。

【００７６】そして、割り当てられたエッジ番号に従っ
て、タイミング発生器３はそのタイミング発生を行う。
なお、図３（Ｈ）に示すようにフォーマット・コントロ
ールデータ（ＦＣＤＡＴＡ）も、同様にエッジ番号と同
じところに割り当てられる。

【００７７】

【発明の効果】図３（Ｉ）、（Ｊ）、（Ｋ）を用いて、
この発明の動作をまてめてみる。ユーザ設定パターンは
図３（Ｉ）に示すように従来通りでよい。ユーザ設定パ
ターンの波形は、図３（Ｊ）とする。すると、１周期目
のＴ１Ｅでは波形は変化しない無意味なエッジデータで
あるので、仮想タイミング発生器１９ではこれを消去
し、仮想タイミングｔ１Ｅを１つずらして、ユーザ設定
のＴ３Ｅに位置に設定する。

【００７８】従って、２周期目のユーザ設定のＴ１Ｏの
位置に仮想タイミングのｔ３Ｅが位置するようになる。
よって、従来のピン・マルチプレクスモードでは１周期
目のＴ３Ｏと２周期目のＴ１Ｏとが同一経路を通り、１
REFCLK 以下であるために発生不可能であったが、本発
明による仮想タイミング発生器１９を挿入することによ
って、問題を生じるエッジを別経路（他方のテスタピ
ン）に割り振ることができるので、基準クロック周期よ
りも狭い間隔でセットエッジやリセットエッジを発生す
ることが可能となった。

【００７９】この明細書では、ピン・マルチプレクスモ
ードとして、１テスト周期中に２つのデータを用いるよ
うに説明してきたが、これに関わらず３つ以上のデータ
を用いる半導体試験装置にも適用できる。本発明はパー
ピン・テスタに用いるとその効果は顕著であるが、それ
に限るものではなく、従来のシェアド・テスタにおいて
も、ピン・マルチプレクスモードのよな高速動作を行う
場合に、有意義な効果を得ることができる。

【００８０】以上詳細に説明したように、この発明はピ
ン・マルチプレクスモードを用いたパーピン・テスタ
で、基準クロックの倍速度まで充分に動作を可能とさ
せ、益々発展する半導体ＬＳＩのテストに寄与できるよ
うになった。この発明は、実用に際して技術的に経済的
にその効果は大である。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】本発明による倍速測定動作を示す波形説明図で
ある。

【図３】図１の本発明の構成における動作タイミングチ
ャートである。

【図４】半導体試験装置の基本的な概略構成図である。

【図５】本発明に関わる従来のパーピン・テスタでのテ
ストパターン生成部分の構成例図である。

【図６】図５の従来構成のタイミングチャートである。

【図７】図５の従来構成における問題点を説明するため
の波形図である。

【符号の説明】 １ テストプロセッサ ２ パターン発生器 ３ タイミング発生器 ４ 波形整形器 ５ ドライバ ６ コンパレータ ７ パターン比較器 ８ フェイルメモリ ９ ＤＵＴ（被試験デバイス） １１ 波形メモリ（ＷＦＭ） １２ リアルタイムセレクタ（マルチプレクサ） １３ ＲＳフリップフロップ １４ 粗アジャスタ １５ ゲート回路 １６ レジスタ １７ 加算器 １８ アナログ可変遅延回路 １９ 仮想タイミング発生器 ２０ エッジ検出手段 ２１ ＥＮＡ信号生成回路 ２２ フリップフロップ ２５ ＥＮＡ−ＶＴ変換手段 ２６ ＥＮＡ−ＣＮＴ変換手段 ２７ ＥＤＧＥ・ＰＴＲ（エッジ・ポインタ） ３０ ＶＴ選択手段 ３５ 選択手段

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年６月２４日（１９９９．６．２
４）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ピン・マルチプレクスモードを用いてＤ
   ＵＴ（９）への試験波形を発生する半導体試験装置にお
   いて、 ユーザが設定した１テスト周期中での複数のユーザ設定
   パターン信号を波形メモリ（１１）から受け、同一パタ
   ーンエッジ信号が連続するときに後続するパターンエッ
   ジ信号を消去し、異なるパターンエッジ信号の真に変化
   するパターンエッジ信号のみをタイミング発生器（３）
   に伝送し、タイミング発生器（３）は真に変化するパタ
   ーンエッジ信号を順番に発生させて波形整形器（４）に
   伝送するようにした仮想タイミング発生器（１９）を、
   波形メモリ（１１）とタイミング発生器（３）の間に設
   けたことを特徴とする半導体試験装置。
2. 【請求項２】 ピン・マルチプレクスモードを用いてＤ
   ＵＴ（９）への試験波形を発生する半導体試験装置にお
   いて、 ユーザが設定した１テスト周期中での複数のユーザ設定
   パターン信号を波形メモリ（１１）から受け、同一のパ
   ターンエッジ信号が連続する場合の後続するパターンエ
   ッジ（ＥＮＡ）信号と、真に変化するパターンエッジ
   （ＥＮＡ）信号とを検出し区別して出力するエッジ検出
   手段（２０）と、 エッジ検出手段（２０）から複数のＥＮＡ信号を受け、
   真に変化するＥＮＡ信号のみを仮想タイミング（ＶＴ）
   として出力するＥＮＡ−ＶＴ変換手段（２５）と、 エッジ検出手段（２０）から複数のＥＮＡ信号を受け、
   真に変化するＥＮＡ信号のみを処理して、次テスト周期
   でどのＥＮＡ信号を対応させて発生させるかのエッジポ
   イントを出力するＥＤＧＥ・ＰＴＲ（２７）と、 ＥＤＧＥ・ＰＴＲ（２７）からのエッジ・ポイント信号
   に従って、ＥＮＡ−ＶＴ変換手段（２５）が出力する真
   に変化するＶＴ信号をタイミング発生器（３）に割り当
   てるＶＴ選択手段（３０）と、 を具備することを特徴とする半導体試験装置。
3. 【請求項３】 ＥＤＧＥ・ＰＴＲ（２７）は、 エッジ検出手段（２０）からの複数のＥＮＡ信号を受け
   て、その内の真に変化するＥＮＡ信号を計数するＥＮＡ
   −ＣＮＴ変換手段（２６）と、 その計数値と現テスト周期のエッジ・ポイントとを加算
   する加算器と、 その加算器出力をタイミング同期して次テスト周期の開
   始エッジとするレジスタと、 から成ることを特徴とする請求項２記載の半導体試験装
   置。