KR0182068B1 - 반도체 시험 장치 - Google Patents
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Abstract
복수의 패턴 발생기를 사용하여 시험하는 경우, 임의의 사이클의 대기 동작을 가진 메모리·디바이스를 시험할 수 있는 패턴 발생기를 실현한다. 제1실시예로서 기대값 신호를 패턴 발생기의 동작 주기로 1 사이클 쉬프트한 딜레이 기대값 신호를 출력하는 1 사이클 고정의 사이클 쉬프트 회로를 설치한다. 자신을 포함시킨 복수의 패턴 발생기에서 출력하는 기대값 신호 및 자신을 제외한 복수의 패턴 발생기에서 출력하는 딜레이 기대값 신호로부터 임의의 신호를 선택하는 N 대 1의 셀렉터를 설치한다. 셀렉터에 의해 선택된 신호의 출력에 사이클 쉬프트부를 설치한다. 이상의 패턴 발생기를 복수 사용하여 임의의 사이클 쉬프트를 기대값 패턴에서 발생시킨다. 또한, 제2 실시예로서 드라이브 패턴과 기대값 신호를 발생시키는 패턴 발생부(22) 및 기대값 신호를 쉬프트하는 사이클 쉬프트부(21)로 구성되는 패턴 발생기(20)를 설치하고, 클럭 신호에 의해 피시험 메모리(10)에 드라이버 파형을 출력하는 파형 정형기(212)를 설치하여, 위상 변환기(232)를 설치하고, 차례차례 쉬프트하는 타이밍 발생부(233) 및 또 대기 동작에 의한 사이클 수 만큼 쉬프트한 STRB 신호를 발생하는 타이밍 쉬프트부(234)로 구성되는 타이밍 발생기(211)를 설치하며, 피시험 메모리(10)로부터 발생한 사이클 딜레이된 출력 데이타를 기대값 패턴과 STRB 신호로 비교하여 양부 판정하는 논리 비교기(213)를 설치하여 구성되어 있다.
Description
제1도는 본 발명의 제1실시예에 의한 복수의 패턴 발생기를 사용한 메모리 시험의 회로 블록도.
제2도는 본 발명의 제1실시예에 의한 A번째의 패턴 발생기의 회로 블록도.
제3도는 본 발명의 제1실시예에 의한 복수의 패턴 발생기를 사용한 메모리 시험의 타이밍도.
제4도는 본 발명의 제2실시예에 의한 반도체 시험 장치의 회로블록도.
제5도는 본 발명의 제2실시예에 의한 사이클 딜레이 1의 경우의 타이밍도.
제6도는 본 발명의 제2실시예에 의한 사이클 딜레이 1의 경우의 타이밍도.
제7도는 본 발명의 제2실시예에 의한 사이클 딜레이 5의 경우의 타이밍도.
제8도는 본 발명의 제2실시예에 의한 사이클 딜레이 5의 경우의 타이밍도.
제9도는 종래의 메모리 시험 장치의 기본 구성도.
제10도는 종래의 패턴 발생기가 1개인 경우 대기 동작을 가진 메모리·디바이스의 시험 동작 타이밍도.
제11도는 종래의 복수의 패턴 사용기를 사용한 메모리 시험의 회로 블록도.
제12도는 종래의 복수의 패턴 발생기를 사용한 대기 동작이 없는 경우의 동작 타이밍도.
제13도는 종래의 복수의 패턴 발생기를 사용한 사이클 쉬프트 시킨 경우의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
2, 20, 120 : 패턴 발생기 11, 211 : 타이밍 발생기
12, 112, 212 : 파형 정형기 13, 113, 213 : 논리 비교기
21 : 사이클 쉬프트부 123 : 셀렉터
232: 위상 변환기 286 : 타이밍 발생부
본 발명은 데이타 출력에 대기 동작을 가진 메모리·디바이스 시험의 할 수 있는 패턴 발생기 등을 갖춘 반도체 시험 장치에 관한 것이다.
종래의 메모리 시험 장치의 기본 구성을 제9도에 도시한다. 패턴 발생기(20)에 있어서, 패턴 발생부(22)는 미리 설정된 알고리즘으로 피시험 메모리(10)에 부여하는 어드레스 신호, 시험 데이타 신호 및 제어 신호로 이루어진 드라이버 패턴과, 기대값 신호를 발생시킨다. 또한, 사이클 쉬프트부(21)는 기대값 신호를 미리 설정된 수만큼 사이클 딜레이하여 기대값 패턴으로 하고 출력한다. 파형 정형기(12)는 미리 설정된 파형 모드에 의해 패턴 발생기로부터의 드라이버 패턴과, 타이밍 발생기(11)로부터의 클럭에 의해 드라이버 파형을 생성하고, 피시험 메모리(10)에 인가한다. 피시험 메모리(10)는 인가된 드라이버 파형에 의해서 데이타를 출력한다. 출력 데이타는 논리 비교기(13)에 있어서, 패턴 발생기(20)로부터의 기대값 패턴에 의해 타이밍 발생기(11)로부터의 STRB의 타이밍으로 비교되며, 그 일치, 불일치에 의해 피시험 메모리(10)의 양부 판정을 행한다.
제10도는 출력 데이타에 2사이클의 대기(Latency) 동작을 가진 고속 메모리·디바이스의 시험 동작 타이밍도이다. 여기서, 대기 동작이란 외부 클록에 동기하여 고속의 읽기/쓰기 동작을 하는 반도체 메모리에 있어서, 읽기 동작시에 어드레스 입력 사이클로부터 일정 사이클 딜레이되어 읽기 데이타가 출력되는 동작으로, 사이클의 딜레이는 대상이 되는 반도체 메모리와 외부 클록의 주파수에 의해 결정된다.
드라이브 패턴은 클럭에 의해 파형 정형되어, 드라이버 파형으로 피시험 메모리(10)를 드라이브한다. 2사이클의 대기 동작을 가진 피시험 메모리(10)는 2사이클 딜레이되어 출력 데이타를 출력한다. 한편, 기대값 신호는 사이클 쉬프트부(21)에서 2사이클 딜레이되고, 기대값 패턴으로서 논리 비교기(13)에 출력된다. 논리 비교기(13)는 STRB의 타이밍으로 출력 데이타와 기대값 패턴을 비교하여 양부 판정을 한다.
패턴 발생기(20)의 동작 주파수가 피시험 메모리(10)의 동작 주파수보다 낮은 경우, 제11도에 도시된 바와 같이 복수의 패턴 발생기(20)를 가짐으로써, 디바이스의 동작 주파수에 대응한다. 예를 들어, 동작 주파수 M의 피시험 메모리(10)를 동작 주파수 1의 패턴 발생기(20)를 사용하여 시험하는 경우, M＞1일 때는 MN×1이 되도록 N대의 패턴 발생기(20)를 사용한다.
N대의 패턴 발생기(20)가 1로부터 n단계의 드라이버 패턴 및 기대값 패턴을 병렬 처리하고, 각 드라이버 패턴을 파형 정형기(112)에, 각 기대값 패턴을 논리 비교기(113)에 부여한다. 파형 정형기(112)는 각 드라이버 패턴과 각 드라이버 패턴에 대응하는 단계의 클럭에 의해 주파수 M의 드라이버 파형을 합성하고, 피시험 메모리(10)에 인가한다. 논리 비교기(113)는 각 기대값 패턴과 각 기대값 패턴에 대응하는 출력 데이타를, STRB에 의해 주파수 M에서 양부 판정한다.
제12도는 대기 동작이 없는 일반적인 경우에 N개의 패턴 발생기(20)를 사용하는 경우의 동작 타이밍도이다. 이 경우, 패턴 발생기(20)의 1 사이클에 대하여 피시험 메모리(10)가 n사이클 동작한다. 드라이버 패턴은 패턴 발생기 1로부터 패턴 발생기 n까지의 각각의 패턴 발생기(20)로부터 패턴 발생기(20)의 사이클로 파형 정형기(112)에 출력된다. 타이밍 발생기(11)로부터 출력되는 클럭은 피시험 메모리(10)의 동작 주기에서 파형 정형기(112)에 입력되어 있는 드라이버 패턴을 선택하고, 피시험 메모리(10)에 드라이버 파형을 공급한다. 한편, 기대값 패턴은 패턴 발생기1로부터 패턴 발생기 N까지의 각각의 패턴 발생기(20)로부터 패턴 발생기(20)의 사이클로 논리 비교기(113)에 출력된다. 타이밍 발생기(11)로부터 출력되는 STRB는 피시험 메모리(10)의 동작 주기로 피시험 메모리(10)로부터 출력되는 출력 데이타와 기대값 패턴을 비교하여 양부 판정을 행한다.
제13도에 패턴 발생기(20)를 N대 사용하여 시험하는 경우에 각 패턴 발생기(20)의 사이클 쉬프트부(21)에서 1 사이클 쉬프트 시킨 경우의 타이밍도를 도시한다. 이 경우, 패턴 발생기(20)의 1 사이클에 대하여 피시험 메모리(10)가 n사이클 동작한다. 드라이버 패턴은 패턴 발생기 1로부터 패턴 발생기 N까지의 각각 패턴 발생기(20)로부터 패턴 발생기(20)의 사이클로 파형 정형기(112)에 출력된다. 타이밍 발생기(11)로부터 출력되는 클럭은 피시험 메모리(10)의 동작 주기로 파형 정형기(112)에 입력되어 있는 드라이버 패턴을 선택하고, 피시험 메모리(10)에 드라이버 파형을 공급한다. 한편, 패턴 발생부(22)로부터 출력되는 기대값 신호는 패턴 발생기 1로부터 패턴 발생기 N까지의 각각의 패턴 발생부(22)로부터 패턴 발생기(20)의 사이클로 사이클 쉬프트부(21)에 출력된다. 사이클 쉬프트부(21)에 1을 설정하면, 패턴 발생기(20)로부터 발생되는 기대값 패턴이 피시험 메모리(10)의 사이클로 n사이클 쉬프트하게 된다.
따라서, N대의 패턴 발생기(20)를 사용하면, 사이클 쉬프트부(21)에 설정한 값은 피시험 메모리(10)의 사이클에서는 설정치의 N배가 되고, 사이클 딜레이의 값이 N의 배수밖에 설정할 수 없게 된다. 이것은 동작 주파수 M의 피시험 메모리(10)와 동작 주파수 1의 패턴 발생기(20)의 동작 주파수의 관계가 M＞L이고, MN×1가 되는 N대의 패턴 발생기를 사용할 필요가 있을 때에, 출력 데이타의 사이클 딜레이가 N의 배수 이외의 값을 가진 피시험 메모리(10)의 기대값 패턴을 발생시킬 수 없게 된다.
제13도에 있어서는 D1로부터 Dn-1동안, 기대값 패턴이 불확정적이고, Dn에서 D1의 기대값 패턴 E1을 사용하여 비교하게 되며, 기대값 패턴의 사이클과 출력 데이타의 타이밍이 맞지 않는다.
본 발명은 복수의 패턴 발생기를 사용하여 시험하는 경우, 임의의 사이클의 대기 동작을 가진 메모리·디바이스를 시험할 수 있는 반도체에 시험 장치를 실현하는 것을 목적으로 하고 있다.
본 발명의 제1실시예에 의하면, 상기 목적을 달성하기 위하여, 본 발명의 패턴 발생기에 있어서는 드라이버 패턴과 기대값 신호를 출력하는 패턴 발생부를 설치하고 있다. 그리고, 기대값 신호를 패턴 발생기의 동작 주기로 1 사이클 쉬프트한 딜레이 기대값 신호를 출력하는 1 사이클 고정의 사이클 쉬프트 회로를 설치한다. 또한, 자신을 포함시킨 복수의 패턴 발생기에서 출력하는 기대값 신호 및 자신을 제외한 복수의 패턴 발생기에서 출력하는 딜레이 기대값 신호로부터 임의의 신호를 선택하는 N 대 1의 셀렉터를 설치한다. N 대 1의 셀렉터에 의해 선택된 신호의 출력에 설정된 값만큼 패턴 발생기의 동작 주기로 늦추어져서 기대값 패턴을 출력하는 사이클 쉬프트부를 설치한다.
임의의 사이클 쉬프트를 기대값 패턴에서 발생시키기 위해, 상기 구성의 패턴 발생기를 복수개 사용한다. 패턴 발생기로부터 출력하는 복수의 드라이버 패턴을 입력하고, 피시험 메모리의 동작 주기의 클럭 신호로 드라이버 파형을 출력하는 파형 정형기를 설치한다. 또한, 패턴 발생기로부터 출력되는 복수의 기대값 패턴을 입력하고, 피시험 메모리로부터 출력된 출력 데이타와, 피시험 메모리의 동작 주기의 STRB 신호를 비교하는 논리 비교기를 설치한다.
상기한 바와 같이 구성된 패턴 발생기에서는 복수의 패턴 발생기를 사용하여 시험하는 경우, 임의의 사이클의 대기 동작을 가진 메모리·디바이스를 시험할 수 있다.
본 발명의 제2실시예에 의하면, 상기 목적을 달성하기 위해 본 발명의 반도체 시험 장치에 있어서는 다음과 같이 구성하고 있다.
즉, 주기 발생기(231)로부터 발생하는 패턴 발생기의 동작 주기로 드라이버 패턴과 기대값 신호를 발생하는 패턴 발생부(22)와, 패턴 발생기의 동작 주기로 기대값 신호를 쉬프트하는 사이클 쉬프트부(21)로 이루어진 복수의 패턴 발생기(20)로 구성되는 반도체 시험 장치에 있어서, 복수의 드라이버 패턴을 입력하고, 타이밍 발생기(221)로부터 발생하는 피시험 메모리의 동작 주기의 클럭 신호로 피시험(10)에 드라이버 파형을 출력하는 파형 정형기(212)를 설치하고, 복수의 패턴 발생기(20)로부터 기대값 쉬프트 신호를 입력하며, 주기 발생기(231)로부터 발생하는 피시험 메모리의 동작 주기의 속도(RATE) 신호에 의해서 상기 기대값 쉬프트 신호를 쉬프트하여 기대값 패턴을 발생시키는 복수의 위상 변환기(232)를 설치하고, 주기 발생기(231)로부터 발생하는 피시험 메모리의 동작 주기의 신호에 의해서 STRB 신호를 쉬프트하여 발생시키는 타이밍 발생부(286)와, 패턴 발생기의 수 N의 범위내의 사이클 딜레이의 수만큼 쉬프트한 STRB 신호를 발생시키는 타이밍 쉬프트부(234)로 이루어진 복수의 타이밍 발생기(211)를 설치하고, 피시험 메모리(10)로부터 발생한 사이클 딜레이된 출력 데이타를 복수의 타이밍 발생기(211)로부터 출력한 STRB 신호로 복수의 위상 변환기(232)로부터 출력한 기대값 패턴과 비교하여 양부 판정하는 논리 비교기(213)를 설치하여 구성하고 있다.
상기한 바와 같이 구성된 반도체 시험 장치에서는 복수의 패턴 발생기를 사용하여 시험하는 경우, 임의의 사이클의 대기 동작을 가진 메모리·디바이스에 대하여 패턴 발생기로부터 기대값 신호의 사이클 쉬프트와, 타이밍 발생기로부터의 STRB 신호를 딜레이시킴으로써, 시험 장치의 동작 주파수가 피시험 디바이스의 동작 주파수보다 낮은 경우에 있어서의 대기 동작시의 다비이스의 시험을 가능하게 하는 작용이 있다.
[실시예]
본 발명의 제1실시예를 도면을 참조하여 설명한다.
제2도에 본 발명에 의한 제1실시예의 A대째의 패턴 발생기(120)의 블록도를 도시한다. 이 블록에 있어서는 종래의 패턴 발생기(20)에 N 대 1의 셀렉터(123)와 1 사이클 고정의 사이클 쉬프트 회로(124)를, 패턴 발생부(22)와 사이클 쉬프트부(21)의 사이에 넣고 있다. 이것에 의해, 모든 패턴 발생기(120)로부터 패턴 발생기(120)의 패턴 발생부(22)로부터 출력된 기대값 신호 또는 1 사이클 고정의 사이클 쉬프트 회로(124)로부터 출력된 딜레이 기대값 신호를, N 대 1의 셀렉터(123)를 통하여 패턴 발생기(120)로부터 기대값 패턴으로서 출력할 수 있도록 하였다. 이때, 1 사이클 고정의 사이클 쉬프트 회로(124)는 패턴 발생부(22)로부터 출력된 기대값 신호를 1 사이클만 늦추어 딜레이 기대값 신호로서 출력한다.
제1도에 N대의 패턴 발생기(12)를 접속한 경우의 접속 블록도를 도시한다. 이 때, N 대 1의 셀렉터(123)는 R사이클의 대기 동작을 하는 피시험 메모리에 대하여 R이 N보다 작을 때, A번째의 패턴 발생기(120)의 경우, A-R번째의 패턴 발생기(120)의 패턴 발생부(22)로부터 출력한 기대값 신호를 선택한다. 단지, (A-R)0인 경우는 A-R+N번째의 1 사이클 고정의 사이클 쉬프트 회로(124)로부터 출력한 딜레이 기대값 신호를 선택한다.
예를 들어, 제1도에 있어서 A=2, R=1인 경우, 즉 패턴 발생기(2)의 N 대 1의 셀렉터(123)는 A-E=1로부터, 1번째의 패턴 발생기(120)의 패턴 발생부(22)로부터 출력된 기대값 신호를 선택한다.
또한, 제1도에 있어서, A=1, R=1인 경우, 즉 패턴 발생기 1의 N 대 1의 셀렉터(123)는 (A-R)=00로부터, A-R+N=N, N번째의 1 사이클 고정의 사이클 쉬프트 회로(124)로부터 출력한 딜레이 기대값 신호를 선택한다.
동작 주파수 M의 피시험 메모리(10)와 동작 주파수 L의 패턴 발생기(120)의 동작 주파수의 관계가 M＞L로, MN×1이 되도록 N대의 패턴 발생기(120)를 사용하고, 출력 데이타의 사이클 딜레이가 R의 피시험 메모리(10)를 시험하는 경우, 각 패턴발생기(120)의 사이클 쉬프트부(21)에 R÷N의 정수부의 값 S를 설정한다. 다음에, N 대 1의 셀렉터(123)에 R÷N의 나머지의 값 T를 설정한다.
이것에 의해, A번째의 패턴 발생기(120)의 N 대 1의 셀렉터(123)는 A-T번째의 기대값 신호를 선택한다. 단지, (A-T)0인 경우는 A-T+N번째의 딜레이 기대값 신호를 선택한다.
사이클 쉬프트부(21)에서는 설정치 S만큼 사이클 쉬프트함으로써, 피시험 메모리(10)의 출력 데이타의 사이클 딜레이 R에 동기하여 기대값 패턴이 발생된다.
예를 들어, 제1도 있어서, N=4, R=5인 경우, S=1, T=1이 된다. A=2, 즉, 2번째의 패턴 발생기(120)의 N 대 1의 셀렉터(123)는 A-T=1번째의 기대값 신호를 선택한다. 또한, A=1, 즉, 1번째의 패턴 발생기(120)의 N 대 1의 셀렉터(123)는 A-T=00이기 때문에, A-T+N=N=4번째의 딜레이 기대값 신호를 선택한다. 또한, S=1 때문에, 패턴 발생기(120)의 1 사이클, N=4 만큼 무조건 사이클 딜레이된다.
제3도에 패턴 발생기(120)를 N대 사용하여 시험하는 경우에, 사이클 딜레이가 1인 경우의 타이밍도를 도시한다. 이 경우, 패턴 발생기(120)의 1 사이클에 대하여 피시험 메모리(10)가 n사이클 동작한다. 드라이버 패턴은 패턴 발생기 1로부터 패턴 발생기 N까지의 각각의 패턴 발생기(120)로부터, 패턴 발생기(120)의 사이클로 파형 정형기(112)에 출력된다. 타이밍 발생기(11)로부터 출력되는 클럭은 피시험 메모리(10)의 동작 주기로, 파형 정형기(112)에 입력되어 있는 드라이버 패턴을 선택하여 피시험 메모리(10)에 드라이버 파형을 공급한다. 한편, 패턴 발생부(22)로부터 출력되는 기대값 신호는 패턴 발생기 1로부터 패턴 발생기 N까지의 각각의 패턴 발생부(22)로부터, 패턴 발생기(120)의 사이클로 N 대 1의 셀렉터(123) 및 1 사이클 고정의 사이클 쉬프트 회로(124)에 출력된다. 1 사이클 고정의 사이클 쉬프트 회로(124)로부터 발생하는 딜레이 기대값 신호는 피시험 메모리(10)의 사이클로 n사이클 쉬프트하여 출력된다. N 대 1의 셀렉터(123)는 패턴 발생부(22)로부터의 기대값 신호와, 1 사이클 고정의 사이클 쉬프트 회로(124)로부터의 딜레이 기대값 신호로부터의 1개의 신호를 선택하고, 사이클 쉬프트부(21)를 통해서, 기대값 패턴으로서, 패턴 발생기(120)의 사이클로 논리 비교기(113)에 출력된다. 타이밍 발생기(11)로부터의 출력하는 STRB는 피시험 메모리(10)의 동작 주기로, 피시험 메모리(10)로부터 출력되는 출력 데이타와 기대값 패턴을 비교하여 양부 판정을 행한다.
본 발명에 의한 제1실시예는 이상 설명한 바와 같이 구성되어 있으므로, 복수의 패턴 발생기를 사용하여 시험하는 경우에 있어서도, 임의의 사이클의 대기 동작을 가진 메모리·디바이스를 시험할 수 있다.
본 발명의 제2실시예를 도면을 참조하여 설명한다.
제4도에 본 발명의 제2실시예에 의한 블록도를 도시한다. 이 회로는 주기 발생기(231)로부터 발생하는 패턴 발생기의 동작 주기로, 드라이버 패턴과 기대값 신호를 발생하는 패턴 발생부(22) 및 기대값 신호를 패턴 발생기의 동작 주기로 쉬프트하는 사이클 쉬프트부(21)로 구성되는 복수의 패턴 발생기(20)와, 복수의 드라이버 패턴을 입력하여 타이밍 발생기(211)로부터 출력하는 클럭 신호에 의해 피시험 메모리(10)에 피시험 메모리의 동작 주기로 드라이버 파형을 출력하는 파형 정형기(212)와, 복수의 패턴 발생기(20)로부터 출력되는 기대값 쉬프트 신호를 입력하고, 주기 발생기(231)로부터 발생하는 속도 신호에 의해서 피시험 메모리의 동작 주기의 위상으로 차례차례 쉬프트하여 각각 기대값 패턴을 발생하는 복수의 위상 변환기(232)와, 주기 발생기(231)로부터 발생하는 신호에 의해서 피시험 메모리의 동작 주기의 위상으로 차례차례 쉬프트하는 타이밍 발생부(233) 및 다시 패턴 발생기의 수 N의 범위내의 사이클 딜레이의 사이클수 만큼 쉬프트한 STRB 신호를 발생하는 타이밍 쉬프트부(234)로 구성되는 복수의 타이밍 발생기(211)와, 피시험 메모리(10)로부터 발생한 사이클 딜레이된 출력 데이타를, 위상 변환기(232)로부터 출력한 복수의 기대값 패턴과 복수의 타이밍 발생기(211)로부터 출력한 복수의 STRB 신호의 타이밍으로 비교하고 양부 판정하는 논리 비교기(213)로 구성되어 있다.
시험 장치의 동작 주파수이고 패턴 발생기(20)의 주파수이기도 한 주파수를 L, 피시험 메모리의 동작 주파수를 M으로 하여 M＞L의 관계에 있을 때, 피시험 메모리의 양부 판정을 행함에 있어서, M÷LN개의 패턴 발생기(20) 및 타이밍 발생기(211)를 필요로 한다. 각 패턴 발생기(20)에서 발생한 드라이버 패턴은 파형 정형기(212)를 그대로 피시험 메모리(10)에 드라이버 파형으로 하여 인가된다. 또한, 대기 동작하에서는 출력 데이타가 사이클 딜레이 D만큼 발생한다.
이것에 대하여, 기대값 패턴은 D÷N의 연산을 행하고, 이 때의 상(商)의 값 d만큼 사이클 쉬프트부(21)에서 쉬프트를 행하여 패턴 발생기(20)에서 기대값 쉬프트 신호로서 출력된다. 출력된 기대값 쉬프트 신호는 위상 변환기(232)에 의해 주기 발생기(231)에서 출력하는 속도 신호에 동기하여 각각 쉬프트하여 기대값 패턴 신호로서 출력된다.
논리 비교기(213)에 인가되는 각 타이밍 발생기(211)로부터의 STRB 신호는 전술의 연산 D÷N의 나머지의 값을 e로 하면, 피시험 메모리(10)의 주기를 TM으로서 e×TM씩 딜레이되어 발생된다.
이것에 의해, 논리 비교기(213)에 있어서, 출력 데이타와 각 STRB 신호는 같은 타이밍으로 존재하며, 각 STRB 신호는 대응하는 각 기대값 패턴 신호내에 존재하므로, 각각의 기대값 패턴에 대하여 양부 판정을 행할 수 있다.
제5도 및 제6도에 패턴 발생기(20)를 N대 사용하여 시험하는 경우에, 사이클 딜레이가 1인 경우의 타이밍도를 도시한다.
이 경우, 각 패턴 발생기(20)에서 발생한 드라이버 패턴은 파형 정형기(212)를 그대로 피시험 메모리(10)에 드라이버 파형으로 하여 인가된다. 대기 동작하에서는 출력 데이타가 사이클 딜레이 D만큼 딜레이되어 발생한다. 이 경우에 있어서는 1 사이클 딜레이되어 발생한다.
이것에 대하여, 기대값 패턴은 D÷N의 연산을 행하고, 이 때의 상의 값 d만큼 사이클 쉬프트부(21)에서 쉬프트를 행하고 패턴 발생기(20)에서 기대값 쉬프트 신호로서 출력된다. 출력된 기대값 쉬프트 신호는 위상 변환기(262)에 의해 주기 발생시(231)에서 출력되는 속도 신호에 동기하여 각각 쉬프트하고, 기대값 패턴 신호로서 출력된다. 이 경우에 있어서는 d=0이므로, 기대값 쉬프트 신호의 쉬프트는 없고, 속도 신호에 동기하여 각각 쉬프트하고, 기대값 패턴 신호로서 출력된다.
논리 비교기(213)에 인가되는 각 타이밍 발생기(211)로부터의 STRB 신호는 전술의 연산 D÷N의 나머지의 값을 e로 하면, 피시험 메모리(10)의 주기를 TM으로 하고, e×TM씩 딜레이되어 발생된다. 이 경우에 있어서는 e=1이므로, TM 1 사이클씩 딜레이되어 STRB 신호가 발생된다.
이것에 의해, 논리 비교기(213)에 있어서, 출력 데이타와 각 STRB 신호는 같은 타이밍으로 존재하며, 각 STRB 신호는 대응하는 각 기대값 패턴 신호내에 존재하므로, 각각의 기대값 패턴에 대하여 양부 판정을 행할 수 있다.
제7도 및 제8도에 패턴 발생기(20)를 4대 사용하여 시험하는 경우에, 사이클 딜레이가 5인 경우의 타이밍도를 도시한다.
이 경우, 각 패턴 발생기(20)에서 발생한 드라이버 패턴은 파형 정형기(212)를 그대로 피시험 메모리(10)에 드라이버 파형으로서 인가된다. 대기 동작하에서는 출력 데이타가 사이클 딜레이 D만큼 딜레이되어 발생한다. 이 경우에 있어서는 5 사이클 딜레이되어 발생한다.
이것에 대하여, 기대값 패턴은 D÷N의 연산을 향하고, 이때의 상의 값 d만큼 사이클 쉬프트부(21)에서 쉬프트를 행하여 패턴 발생기(20)에서 기대값 쉬프트 신호로서 출력된다. 출력된 기대값 쉬프트 신호는 위상 변환기(232)에 의해, 주기 발생기(231)에서 출력되는 속도 신호에 동기하여 각각 쉬프트하고, 기대값 패턴 신호로서 출력된다. 이 경우에 있어서는 D=5, N=4, d=1이므로, 기대값 쉬프트 신호의 쉬프트가 있고, 기대값 쉬프트 신호가 패턴 발생기의 동작 주기 1 사이클 딜레이되며, 그 후, 속도 신호에 동기하여 각각 쉬프트하고, 기대값 패턴 신호로서 출력된다.
논리 비교기(213)에 인가되는 각 타이밍 발생기(211)로부터의 STRB 신호는 전술의 연산 D÷N의 나머지의 값을 e로 하면, 피시험 메모리(10)의 주기를 TM으로 하고, e×TM 씩 딜레이되어 발생한다. 이 경우에 있어서는 D=5, N=4, e=1이므로, TM이 1 사이클씩 딜레이되어 STRB 신호가 발생한다.
이것에 의해, 논리 비교기(213)에 있어서, 출력 데이타와 각 STRB 신호는 같은 타이밍으로 존재하며, 각 STRB 신호는 대응하는 각 기대값 패턴 신호내에 존재하므로, 각각의 기대값 패턴에 대하여 양부 판정을 행할 수 있다.
본 발명에 의한 제2실시예는 이상 설명한 바와 같이 구성되어 있으므로, 이하에 기재된 효과를 가진다.
즉, 복수의 패턴 발생기를 사용하여 시험하는 경우, 임의의 사이클의 대기 동작을 가진 메모리·디바이스에 대하여, 패턴 발생기로부터의 기대값 신호의 사이클 쉬프트와, 타이밍 발생기로부터의 STRB 신호를 늦춤으로써, 시험 장치의 동작 주파수가 피시험 디바이스의 동작 주파수보다 낮은 경우에 대기 동작시의 디바이스의 시험을 가능하게 하는 효과가 있다.
Claims (3)
- 드라이버 패턴과 기대값 신호를 출력하는 패턴 발생부(22)와, 기대값 신호를 패턴 발생기(120)의 동작 주기로 1 사이클 쉬프트한 딜레이 기대값 신호를 출력하는 1 사이클 고정의 사이클 쉬프트 회로(124)와, 자신을 포함시킨 복수의 패턴 발생기(120)에서 출력되는 기대값 신호 및 자신을 제외한 복수의 패턴 발생기(120)에서 출력하는 딜레이 기대값 신호로부터 임의의 신호를 선택하는 N 대 1의 셀렉터(123)와, 상기 N 대 1의 셀렉터(123)에 의해 선택된 신호를 설정된 값 만큼 패턴 발생기(120)의 동작 주기로 늦춰서 기대값 패턴으로 출력하는 사이클 쉬프트부(21)를 구비하여 임의의 사클 딜레이에 대응하는 것을 특징으로 하는 패턴 발생기(120)를 갖춘 반도체 시험 장치.
- 복수개 접속한 제1항의 상기 패턴 발생기(120)와, 상기 패턴 발생기(120)로부터 출력되는 적어도 1개의 드라이버 패턴을 입력하고, 피시험 메모리(10)의 동작 주기의 클럭 신호로 드라이버 파형을 출력하는 파형 정형기(112)와, 상기 패턴 발생기(120)로부터 출력되는 적어도 1개의 기대값 패턴을 입력하고, 피시험 메모리(10)로부터 출력된 출력 데이타와, 피시험 메모리(10)의 동작 주기의 STRB 신호로 비교하는 논리 비교기(113)를 구비하여 임의의 사이클 딜레이에 대응하는 것을 특징으로 하는 패턴 발생기를 갖춘 반도체 시험 장치.
- 주기 발생기(231)로부터 발생하는 패턴 발생기의 동작 주기로 드라이버 패턴과 기대값 신호를 발생하는 패턴 발생부(22)와, 패턴 발생기의 동작 주기로 기대값 신호를 쉬프트하는 사이클 쉬프트부(21)로 이루어진 복수의 패턴 발생기(20)로 구성되는 반도체 시험 장치에 있어서, 복수의 드라이버 패턴을 입력하고, 타이밍 발생기(211)로부터 발생하는 피시험 메모리의 동작주기의 클럭 신호로 피시험 메모리(10)에 드라이버 파형을 출력하는 파형 정형기(212)를 설치하고, 복수의 패턴 발생기(20)로부터의 기대값 쉬프트 신호를 입력하고, 주기 발생기(231)로부터 발생하는 피시험 메모리의 동작 주기의 속도 신호에 의해 상기 기대값 쉬프트 신호를 쉬프트하여 기대값 패턴을 발생하는 복수의 위상 변환기(232)를 설치하고, 주기 발생기(231)로부터 발생하는 피시험 메모리의 동작 주기의 신호에 의해서 STRB 신호를 쉬프트하여 발생하는 타이밍 발생부(233)와, 패턴 발생기의 수 N의 범위내의 사이클 딜레이의 수만큼 쉬프트한 STRB 신호를 발생하는 타이밍 쉬프트부(234)로 이루어진 복수의 타이밍 발생기(211)를 설치하고, 피시험 메모리(10)로부터 발생한 사이클 딜레이된 출력 데이타를, 복수의 타이밍 발생기(211)로부터 출력한 STRB 신호로, 복수의 위상 변환기(232)로부터 출력한 기대값 패턴과 비교하여 양부 판정하는 논리 비교기(213)를 설치하여, 임의의 사이클 딜레이에 대응하는 것을 특징으로 하는 반도체 시험 장치.
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