KR100380573B1

KR100380573B1 - 지연 클록 생성 장치 및 지연 시간 측정 장치

Info

Publication number: KR100380573B1
Application number: KR1020000016856A
Authority: KR
Inventors: 오카야스도시유키; 사토신야
Original assignee: 가부시키가이샤 아드반테스트
Priority date: 1999-04-02
Filing date: 2000-03-31
Publication date: 2003-04-16
Also published as: US6597753B1; JP2000293259A; TW457769B; US20030194038A1; US6807243B2; JP4286375B2; KR20000076998A

Abstract

개시된 본 발명은 지연 클록 생성 장치 및 지연 시간 측정 장치에 관한 것이다. 기준 클록(34)은 위상 비교기(52) 및 위상 제어부(56)에 입력된다. 링 발진기(50)는 기준 클록(34)과 동일한 사이클을 갖는 시프트 클록을 발진시킨다. 위상 비교기(52)는 시프트 클록(70)의 하방향 시프트를 기준 클록(34)의 하방향 시프트와 일치시켜 시프트 클록(72)을 출력한다. 시프트 클록(72)은 펄스 삽입부(54)에 제공된다. 위상 제어부(56)는 기준 클록(34)을 수신하고, 시프트 클록(72)의 복수의 사이클 중에서 삽입-펄스가 삽입될 시프트 클록(72)의 사이클을 나타내는 위상 제어신호(74)를 생성한다. 펄스 삽입부(54)는 위상 제어신호(74)에 의해 표시되는 시프트 클록 사이클에 삽입-펄스를 삽입한다. 위상-록 유닛(58)은 기준 클록, 및 삽입-펄스가 삽입된 시프트 클록(76)에 기초하여 기준 클록의 위상에 대해 링 발진기(50)에 의해 발진되는 시프트 클록(70)의 위상을 지연시킴으로써 지연 클록(82)을 생성한다.

Description

지연 클록 생성 장치 및 지연 시간 측정 장치 {DELAY CLOCK GENERATING APPARATUS AND DELAY TIME MEASURING APPARATUS}

본 발명은 지연 클록 생성 장치 및 지연 시간 측정 장치에 관한 것으로, 보다 구체적으로 반도체 소자 시험용 반도체 시험 장치의 지연 신호 생성기와 통합되는 지연 클록 생성 장치에 관한 것이다.

최근, 고속으로 동작하는 반도체 장치의 개발에 기인하여 초고속 동작 타이밍을 제어할 수 있는 반도체 소자 시험용 반도체 시험 장치가 요구되고 있다. 특히 반도체 시험 장치가 피시험 소자(DUT)의 입력 특성에 따라 정확한 지연 시간만큼 상기 DUT에 테스트 패턴을 입력하기 위해 기준 클록에 대해 타이밍을 지연시킬 필요가 있다.

도 1은 반도체 시험 장치에서 소정 지연 시간만큼 시험 패턴을 지연시키는 지연 라인(176)의 일례를 도시하는 블록도이다. 지연 라인(176)은 지연 소자(180, 184, 188, 192), 셀렉터(selector; 182, 186, 190, 194) 및 메모리(196)를 포함한다. 이 지연 라인(176)에서, 클록이 입력 단자에 입력되고, 상기 입력 클록에 대해 소정 시간만큼 지연된 지연 표시 신호가 출력 단자로부터 출력된다.

메모리(196)는 소정 지연 시간을 생성하는 지연 소자를 조합하여 소정 어드레스에 데이터를 저장한다. 셀렉터(182, 186, 190, 194) 각각은 지연 소자(180, 184, 188, 192) 각각을 통과하는 클록 및 지연 소자(180, 184, 188, 192) 각각을 통과하지 않는 클록 중 하나를 선택하며, 선택된 클록을 출력한다. 예를 들면, 소정 지연 시간을 생성하기 위해 셀렉터(182)가 지연 소자(180)를 사용하는 경우, "0"이 메모리(196)의 대응 비트에 저장된다. 한편, 소정 지연 시간을 생성하기 위해 셀렉터(182)가 지연 소자(180)를 사용하지 않는 경우, "1"이 메모리(196)의 대응 비트에 저장된다.

지연 라인(176) 내의 지연 소자(180, 184, 188, 192) 각각은 대략 수 피코초, 수십 피코초, 또는 수백 피코초의 지연 시간을 갖도록 설정된다. 따라서, 논리적으로, 10 피코초, 20 피코초, ... , 70 피코초의 7개의 지연 시간을 설정하기 위해서는 각각 10 피코초, 20 피코초, 및 40 피코초를 갖는 3개의 지연 소자가 제공되어야 한다. 3개의 지연 소자의 조합은 7개의 지연 시간을 제공한다.

하지만, 실제로, 상기 지연 소자 및 상기 설정된 지연 시간에 의해 제공되는 실제의 지연 시간 사이에 오차가 발생하는데, 그 이유는 상기 지연 소자의 품질이 동일하지 않고, 상기 지연 소자에 의해 제공되는 지연 시간이 주변 온도에 따라 변화하기 때문이다. 소정 지연 시간을 제공하기 위해서는, 상기 지연 소자에 의해 제공되는 지연 시간을 측정하여 상기 지연 소자의 최적 조합을 결정할 필요가 있다.

도 2는 반도체 시험 장치에 있어서 패턴 발생기(10)에서 발생된 신호에 대응하여 지연된 파형 정형기(waveform formatter; 12)로부터 출력된 출력 신호를 측정하는 종래의 구성을 나타내는 블록도이다. 이 측정에서, 패턴 발생기(10)는 기준 클록(34)을 타이밍 발생기(14)에 제공하며 지연 시간을 측정하기 위해 측정 신호(32)를 파형 정형기(12)에 제공한다. 타이밍 발생기(14)는 도 1에 도시된 바와 같이 복수의 지연 라인(176)을 포함하며, 상기 지연 소자 중 임의로 선택된 조합에 기초하여 상기 기준 클록(34)에 대해 소정 시간만큼 지연된 지연 표시 신호(36)를 발생한다. 지연 표시 신호(36)는 파형 정형기(12)에 제공된다. 파형 정형기(12)는 상기 지연 표시 신호(36)에 기초하여 측정 신호(32)를 지연시키고 상기 지연된 측정 신호를 오실로스코프(16)에 출력한다. 오실로스코프(16)는 상기 지연 소자 중 임의로 선택된 조합에 의해 발생되는 지연 시간을 측정한다. 지연 소자의 조합을 위한 데이터는 도 1에 도시된 바와 같이 메모리(196)의 소정 어드레스에 저장된다.

종래에는, 지연 소자 각각의 조합에 의해 발생되는 지연 시간이 오실로스코프(16)에 의해 측정된다. 상기 지연 소자의 조합 및 상기 지연 시간의 대응 데이터는 메모리(196) 내에 저장된다. 원하는 지연 시간을 발생할 수 있는 지연 소자는 반도체 장치를 시험하는 경우에 반도체 장치의 입력 특성에 따라 메모리(196) 내에 저장된 데이터에 기초하여 선택된다.

지연 시간을 측정하는 종래의 방법을 사용하면 단점이 발생하는데, 그 이유는 지연 시간이 오실로스코프(16)에 의해 측정되기 때문이다. 오실로스코프(16)는 파형 정형기(12)의 복수의 핀에 대응하여 파형 정형기(12)로부터 출력되는 파형을 측정할 수 없다. 또한, 오실로스코프(16)는 지연 시간이 매우 짧은 경우, 예를 들어, 대략 수 피코초 또는 수십 피코초의 경우 정확한 지연 시간을 측정할 수 없다.

종래에는, 정확한 지연 시간을 갖는 지연 클록을 생성하기 어렵기 때문에 지연 클록을 측정에 의해 지연 소자의 조합으로 발생되는 정확한 지연 시간을 측정하기 어렵다는 문제점이 있다.

따라서, 본 발명의 목적은 병렬로 설정된 복수의 지연 라인의 지연 시간을 정확하게 측정할 수 있는 지연 시간 측정 장치 및 지연 시간을 측정하는 방법을 제공하기 위한 것이다.

본 발명의 다른 목적은 소정 지연 시간을 발생할 수 있는 지연 클록의 조합을 설정하는 방법을 제공하기 위한 것이다.

본 발명의 다른 목적은 정확한 지연 시간을 갖는 지연 클록을 생성할 수 있는 지연 클록 생성 장치를 제공하기 위한 것이다.

본 발명의 또 다른 목적은 종래 관련 기술에서 언급된 문제를 극복하는 지연 클록 생성 장치 및 지연 시간을 측정하는 방법을 제공하기 위한 것이다. 이 목적은 청구범위의 독립항에 기재된 조합에 의해 이루어진다. 청구범위의 종속항은 본 발명의 추가 장점 및 바람직한 조합을 한정한다.

상기 언급한 문제를 해결하기 위해, 본 발명은 기준 클록에 대해 소정 시간만큼 지연시킨 지연 클록을 생성하는 지연 클록 생성 장치에 있어서, 상기 기준 클록 및 상기 기준 클록의 분주 클록과 동일한 사이클을 갖는 시프트 클록을 발진시키는 발진기; 참조 시프트 클록―여기서 참조 시프트 클록의 상방향 시프트 또는 하방향 시프트 중 적어도 하나는 상기 시프트 클록의 상방향 시프트 또는 하방향 시프트와 각각 동기됨―에 삽입될 펄스를 생성하고, 상기 펄스를 상기 참조 시프트 클록에 삽입하는 펄스 삽입부; 및 상기 기준 클록을 동기시키며 상기 참조 시프트 클록과 동일한 사이클을 갖는 참조 기준 클록, 및 상기 삽입-펄스가 삽입된 상기 참조 시프트 클록에 기초하여 상기 기준 클록의 위상에 대해 상기 발진기에 의해 발진되는 상기 시프트 클록의 위상을 지연시킴으로써, 상기 기준 클록에 대해 상기 소정 시간만큼 지연된 상기 지연 클록을 생성하는 위상-록 유닛을 포함하는 지연 클록 생성 장치를 제공한다.

상기 지연 클록 생성 장치는 상기 시프트 클록을 동기시키는 동기 시프트 클록, 및 상기 기준 클록을 동기시키고 상기 동기 시프트 클록과 동일한 사이클을 갖는 동기 기준 클록 사이의 위상 차(phase difference)에 기초하여 상기 참조 기준 클록 및 상기 참조 시프트 클록을 출력하는 위상 비교기(phase comparator)를 추가로 포함할 수 있다.

상기 위상 비교기는 상기 동기 기준 클록 및 상기 동기 시프트 클록에 기초하여, 상기 참조 기준 클록의 하방향 시프트 및 상기 참조 시프트 클록의 하방향 시프트가 서로 일치하도록 상기 참조 기준 클록 및 상기 참조 시프트 클록을 출력할 수 있다.

상기 펄스 삽입부는 상기 참조 시프트 클록의 하방향 시프트 및 다음 참조 시프트 클록의 상방향 시프트 사이에 상기 펄스를 삽입할 수 있다.

상기 펄스 삽입부는 상기 펄스가 상기 기준 클록과 동기되도록 상기 참조 시프트 클록에 상기 펄스를 삽입할 수 있다.

상기 지연 클록 생성 장치는 상기 기준 클록을 분주함으로써 상기 동기 기준 클록을 출력하는 동기 기준 클록 생성기; 및 상기 동기 시프트 클록이 상기 동기 기준 클록과 동일한 사이클을 갖도록 상기 시프트 클록을 분주함으로써 상기 동기 시프트 클록을 출력하는 동기 시프트 클록 생성기를 추가로 포함할 수 있다.

상기 지연 클록 생성 장치는 상기 참조 시프트 클록의 복수의 사이클 중에서 상기 펄스가 삽입될 사이클을 나타내는 위상 제어신호를 생성하는 위상 제어부를 추가로 포함할 수 있으며, 상기 펄스 삽입부는 상기 위상 제어신호에 의해 나타나는 상기 참조 시프트 클록의 사이클에 상기 펄스를 삽입할 수 있다.

상기 참조 시프트 클록의 복수의 사이클 내에 삽입되는 상기 펄스의 수에 기초하여, 상기 위상-록 유닛은 상기 발진기에 의해 발진되는 상기 시프트 클록의 위상을 지연시킬 수 있다.

상기 위상-록 유닛은 상기 동기 기준 클록 펄스의 전위(electric potential)로부터, 상기 삽입-펄스가 삽입된 상기 참조 시프트 클록 펄스의 전위를 감산함으로써 구해지는 감산 결과의 평균값을 출력하는 감산 회로(subtractor); 및 상기 감산 회로에 의한 상기 감산 결과의 평균값이 0이 되도록 상기 삽입-펄스가 삽입된 상기 참조 시프트 클록의 펄스 폭을 조절하는 펄스 폭 조절부를 포함할 수 있다.

상기 발진기는 발진 주파수가 전원전압에 따라 변하는 링 발진기(ring oscillator)이며, 상기 펄스 폭 조절부는 상기 감산 회로에 의한 상기 감산 결과의 평균값에 기초하여 상기 링 발진기의 전원전압을 조절함으로써 상기 삽입-펄스가 삽입된 상기 참조 시프트 클록의 펄스 폭을 조절할 수 있다.

상기 링 발진기는 복수의 전자 회로와 함께 단일 칩 상에 장착될 수 있으며, 상기 지연 클록 생성 장치는 상기 감산 회로의 상기 평균값에 기초하여 조절되는 상기 전원전압을 상기 복수의 전자 회로에 공급하는 전원전압부를 추가로 포함할 수 있다.

상기 발진기는 발진 주파수가 제어된 전압에 기초하여 변하는 전압 제어형 발진기(voltage control type oscillator)일 수 있고, 상기 펄스 폭 조절부는 상기 감산 회로에 의한 상기 감산 결과의 평균값에 기초하여 상기 전압 제어형 발진기의 상기 제어된 전압을 조절함으로써, 상기 삽입-펄스가 삽입된 상기 참조 시프트 클록의 펄스 폭을 조절한다.

상기 위상 제어부는 상기 펄스가 상기 참조 시프트 클록 내의 상기 복수의 사이클의 시계열(time series)을 따라 확산시켜 삽입되도록 상기 위상 제어신호를생성할 수 있다.

상기 위상 제어부는 M 비트(M은 자연수)를 가지며, 상기 동기 기준 클록에 기초하여 출력값을 증가시키는 카운터; (M+1) 비트를 가지며, 삽입될 상기 펄스의 수를 저장하는 삽입-펄스 설정 레지스터; 상기 카운터의 비트의 변화점을 각각 검출하는 복수의 변화점 검출부; 및 상기 삽입-펄스 설정 레지스터의 (M-n+1) 비트(n은 자연수)에 대응하는 레지스터 값, 및 상기 카운터의 n번째 비트에 대응하는 상기 변화점 검출부의 출력값을 각각 논리곱하는 복수의 앤드(AND) 회로를 포함할 수 있으며, 상기 위상 제어부는 상기 앤드 회로의 논리곱에 기초하여 상기 펄스가 삽입될 사이클을 표시할 수 있다.

상기 언급한 문제를 해결하기 위해, 본 발명은 지연 시간을 측정하는 방법을 추가로 제공하는데, 지연 시간을 측정하는 방법은 지연 라인―여기서 지연 라인은 기준 클록용 입력 단자 및 출력 단자를 포함하며, 상기 출력 단자는 상기 기준 클록에 대해 소정 지연 시간을 갖는 지연 클록에 의해 동작되는 플립-플롭 회로의 데이터 입력단에 연결됨―의 지연 시간을 측정하는 방법에 있어서, 상기 지연 라인에 대해 일정 지연 시간을 설정하는 단계; 상기 일정 지연 시간이 설정되는 상기 지연 라인의 상기 입력 단자에 상기 기준 클록을 제공하는 단계; 상기 지연 시간을 동기시키는 동기 지연 클록을 상기 플립-플롭 회로의 클록 입력단에 제공하는 단계; 상기 플립-플롭 회로로부터 출력되는 출력 논리값을 평균하는 단계; 및 상기 평균 출력 논리값에 기초하여 상기 지연 라인의 상기 일정 지연 시간을 측정하는 단계를 포함한다.

상기 측정 단계는 상기 평균 출력 논리값이 거의 0.5인 경우, 상기 지연 라인의 상기 일정 지연 시간이 상기 지연 클록의 소정 지연 시간과 동일한지의 여부를 결정할 수 있다.

상기 언급한 문제를 해결하기 위해, 본 발명은 지연 시간 측정 장치를 추가로 제공하는데, 지연 시간 측정 장치는 지연 라인의 지연 시간을 측정하는 지연 시간 측정 장치에 있어서, 기준 클록에 대해 소정 지연 시간을 갖는 지연 클록을 생성하는 지연 클록 생성 수단; 상기 클록을 상기 지연 라인에 제공하는 기준 클록 제공 수단; 상기 지연 라인에 의해 상기 기준 클록을 지연시킴으로써 구해지는 지연 펄스의 에지(edge) 및 상기 지연 클록을 동기시키는 동기 지연 클록의 에지를 비교하며, 상기 비교된 결과를 논리값 "0" 또는 "1"로 출력하는 타이밍 비교기; 상기 타이밍 비교기로부터 출력되는 상기 비교된 결과의 평균값을 생성하는 평균 수단; 및 상기 평균 수단에 의해 생성되는 상기 평균값에 기초하여 상기 지연 라인의 지연 시간을 측정하는 측정 수단을 포함한다.

상기 타이밍 비교기는 상기 지연 펄스가 입력되는 데이터 입력단 및 상기 동기 지연 클록이 입력되는 클록 입력단을 구비하는 플립-플롭 회로를 포함할 수 있다.

상기 측정 수단은 상기 평균값이 거의 0.5인 경우, 상기 지연 라인의 지연 시간이 상기 지연 클록의 소정 지연 시간과 동일한지의 여부를 결정할 수 있다.

본 발명이 또한 상기 기술된 특징의 부차적인 조합일 수 있으므로 모든 필수적인 특징이 상기 본 발명이 이루고자 하는 기술적 과제에 반드시 기술되어야 하는것은 아니다.

도 1은 반도체 시험 장치에서 소정 지연 시간만큼 시험 패턴을 지연시키는 지연 라인(176)의 일례를 도시하는 블록도.

도 2는 반도체 시험 장치에서 패턴 발생기(10)에 의해 발생되는 신호에 대해 지연되는, 파형 정형기(12)로부터 출력되는 출력 신호를 측정하는 종래의 구성을 도시하는 블록도.

도 3은 피시험 소자(DUT; 22)를 시험하는 반도체 시험 장치의 블록도.

도 4는 본 발명의 실시예에 따라 기준 클록에 대해 소정 시간만큼 지연되는 지연 클록을 생성하는 지연 클록 생성 장치를 도시하는 블록도.

도 5는 본 발명의 실시예에 따라 기준 클록에 대해 소정 시간만큼 지연되는 지연 클록을 생성하는 지연 클록 생성 장치의 회로 구성도.

도 6a는 일군의 삽입-펄스(150)가 참조 시프트 클록(146)에 삽입되는 일례를 도시하는 도면.

도 6b는 삽입-펄스(150)의 삽입에 의해 전원에 생성되는 주파수 리플(ripple)을 나타내는 도면.

도 6c는 삽입-펄스(150)가 참조 시프트 클록(146)의 시계열을 따라 확산시켜삽입되는 일례를 도시하는 도면.

도 7은 삽입-펄스(150)가 도 5에 도시된 위상 제어기(56)에 의해 삽입되는 사이클의 일례를 도시하는 도면.

도 8은 도 7에 도시된 사이클을 따라 펄스가 삽입되는 시프트 클록을 도시하는 도면.

도 9는 도 5에 도시된 신호 각각의 동작 타이밍도.

도 10은 지연 라인(176)의 지연 시간을 설정하는 지연 시간 측정 장치의 블록도.

도 11은 동기 지연 클록(170)의 타이밍, 및 타이밍 비교 수단(178a)의 데이터 입력 단자에 입력되는 지연 펄스(177A, 177B, 177C)의 타이밍을 도시하는 동작 타이밍도.

본 발명은 이하 본 발명의 범위를 국한하는 것이 아니라 본 발명을 예시하기 위한 바람직한 실시예에 기초하여 기술된다. 실시예 내에 기술되는 본 발명의 모든 특징 및 조합은 본 발명에 반드시 필수적인 것은 아니다.

도 3은 피시험 소자(DUT; 22)를 시험하는 반도체 시험 장치의 블록도이다. 반도체 시험 장치는 패턴 발생기(10), 지연 신호 생성 장치(24), 신호 입/출력 유닛(18) 및 비교기(20)를 포함한다. 지연 신호 생성 장치(24)는 파형 정형기(12) 및 타이밍 발생기(14)를 구비한다. 상기 DUT(22)는 시험 동안 신호 입/출력 유닛(18)에 연결된다.

패턴 발생기(10)는 DUT(22)에 입력될 입력 패턴(33) 및 기준 클록(34)을 발생하며, 입력 패턴(33) 및 기준 클록(34)을 지연 신호 생성 장치(24)에 제공한다. 입력 패턴(33)은 파형 정형기(12)에 입력되고 기준 클록(34)은 타이밍 발생기(14)에 입력된다. 타이밍 발생기(14) 내에는 도시되지 않은 지연 클록 생성기 및 도 1에 도면부호 176으로 도시된 지연 라인이 있다. 소정 지연 시간을 발생하기 위한 지연 소자의 조합에 대한 데이터는 지연 라인(176)의 메모리(196) 내에 미리 저장된다. 이 실시예에서 상기 데이터는 소정 지연 시간을 갖는 지연 클록에 기초하여 구해지고, 지연 클록 생성 장치에 의해 생성된다.

상기 기준 클록에 대해 소정 시간만큼 지연된 지연 표시 신호(36)는 파형 정형기(12)에 입력된다. 파형 정형기(12)는 상기 지연 표시 신호(36)에 기초하여DUT(22)에 입력될 입력 패턴(33)의 타이밍을 지연시킨다. 파형 정형기(12)는 지연된 입력 패턴인 지연 신호(39)를 상기 신호 입/출력 유닛(18)에 제공한다. 상기 지연 클록 생성 장치 및 상기 지연 라인이 이 실시예에서 타이밍 발생기와 통합되지만, 상기 지연 클록 생성 장치 및 상기 지연 라인은 다른 실시예에서 파형 정형기(12) 내에 통합될 수 있다. 지연 신호 생성 장치(24)는 상기 입력 패턴(33)에 대해 상기 DUT(22)의 입력 특성에 따라, 소정 지연 시간만큼 지연된 상기 지연 신호(39)를 출력할 수 있다.

DUT(22)는 상기 신호 입/출력 유닛(18)을 통해 지연 신호(39)를 수신하고, 상기 수신된 지연 신호(39)에 기초하여 비교기(20)에 출력 신호(40)를 출력한다. 예를 들면, 상기 DUT(22)가 메모리 장치인 경우, 상기 지연 신호(39)에 기초하여 저장된 데이터가 출력 신호(40)로서 출력된다. 상기 DUT(22)가 산술 유닛(arithmetical unit)인 경우, 상기 지연 신호(39)에 기초하여 구해진 산술 결과가 출력 신호(40)로서 출력된다. 패턴 발생기(10)는 출력 신호(40)로서 정상적인 DUT(22)로부터 출력되어야 하는 예상 패턴(42)을 상기 비교기(20)에 출력한다. 비교기(20)는 상기 출력 신호 및 상기 예상 패턴(42)을 비교하고 상기 DUT(22)의 품질을 결정한다.

도 4는 본 발명의 실시예에 따라 기준 클록에 대해 소정 지연 시간만큼 지연된 지연 클록을 생성하는 지연 클록 생성 장치의 블록도이다. 지연 클록 생성 장치는 도 3에 도시된 지연 신호 생성 장치(24) 내에 통합될 수 있고, 상기 DUT(22)를 생성하기 전에 메모리(196)에 저장될 데이터를 구할 수 있다. 지연 클록 생성장치는 링 발진기(50), 위상 비교기(52), 펄스 삽입부(54), 위상 제어부(56), 및 위상-록 유닛(58)을 포함한다. 위상-록 유닛(58)은 감산 회로(60) 및 펄스 폭 조절부(62)를 포함한다.

기준 클록(34)은 상기 위상 비교기(52) 및 상기 위상 제어부(56)에 입력된다. 링 발진기(50)는 상기 기준 클록(34)과 동일한 사이클을 갖는 시프트 클록(70)을 발진시킬 수 있다. 위상 비교기(52)는 상기 기준 클록(34) 및 상기 시프트 클록(70)의 위상을 비교하고, 상기 기준 클록(34) 및 상기 시프트 클록(70) 사이의 위상 차에 기초하여 참조 기준 클록(35) 및 참조 시프트 클록(72)을 각각 출력한다. 참조 기준 클록(35)은 기준 클록(34)을 동기시키며 상기 참조 시프트 클록(72)과 동일한 사이클을 갖는다. 적어도 참조 시프트 클록(72)의 상방향 시프트 또는 하방향 시프트 중 하나는 상기 시프트 클록(70)의 상방향 시프트 또는 하방향 시프트와 동기된다. 참조 시프트 클록(72)은 상기 펄스 삽입부(54)에 제공된다.

위상 제어부(56)는 기준 클록(34)을 수신하고 상기 참조 시프트 클록(72)의 복수의 사이클 중에서 삽입-펄스가 각각 삽입되는 사이클을 나타내는 위상 제어신호(74)를 발생한다. 바람직하게, 위상 제어부(56)는 상기 삽입-펄스가 상기 참조 시프트 클록(72)의 복수의 사이클의 시계열을 따라 확산시켜 삽입되도록 위상 제어신호(74)를 발생한다. 펄스 삽입부(54)는 상기 참조 시프트 클록(72)에 삽입될 삽입-펄스를 발생하고, 상기 삽입-펄스를 상기 위상 제어신호(74)에 의해 표시되는 참조 시프트 클록(72)의 사이클에 각각 삽입할 수 있다. 펄스 삽입부(54)는 참조시프트 클록(72)의 펄스 폭(펄스 구간)을 확장시키는 펄스 폭 확장기(pulse width extender)로 작용할 수 있다. 펄스 각각은 하나의 참조 시프트 클록(72)의 하방향 시프트 및 다음 참조 시프트 클록(72)의 상방향 시프트 사이에 삽입된다. 상기 펄스 삽입부(54)는 위상-록 유닛(58)에 상기 삽입-펄스가 삽입된 참조 시프트 클록(76)을 출력한다.

위상-록 유닛(58)은 참조 기준 클록(35), 및 삽입-펄스가 삽입된 참조 시프트 클록(76)에 기초하여, 기준 클록(34)의 위상에 대해 링 발진기에 의해 발진되는 시프트 클록(70)의 위상을 지연시킴으로써, 상기 기준 클록(34)에 대해 소정 지연 시간을 갖는 지연 클록(82)을 생성하는 링 발진기(50)를 구비한다. 바꾸어 말하면, 위상-록 유닛(58)은 상기 참조 시프트 클록(72)의 복수의 사이클 내에 삽입된 삽입-펄스의 수 및 상기 삽입-펄스의 펄스 폭에 기초하여, 상기 링 발진기(50)에 의해 발진되는 시프트 클록(70)의 위상을 지연시킬 수 있다. 이 실시예에서 위상-록 유닛(58)은 감산 회로(60) 및 펄스 폭 조절부(62)를 포함한다. 감산 회로(60)는 상기 참조 기준 클록(35) 펄스의 전위로부터 상기 삽입-펄스가 삽입된 참조 시프트 클록(76) 펄스의 전위를 감산함으로써 구해지며, 상기 감산 결과를 평균하는 평균 감산 결과를 출력할 수 있다.

상기 평균 감산 결과(78)가 0이 되는 경우, 이것은 상기 링 발진기(50)에 의해 발진된 시프트 클록(70)이 기준 클록(34)에 대해 소정 시간만큼 지연된 지연 클록인 것을 의미한다. 한편, 상기 평균 감산 결과(78)가 0이 아닌 경우, 이것은 상기 링 발진기(50)에 의해 발진된 시프트 클록(70)이 기준 클록(34)에 대해 소정 지연 시간을 갖지 않는 것을 의미한다. 펄스 폭 조절부(62)는 상기 감산 회로(60)로부터 구해진 평균 감산 결과가 0이 되도록 상기 링 발진기(50)의 발진 주파수를 조절한다. 이것은 펄스 폭 조절부(62)가 상기 감산 회로(60)로부터 구해진 평균 감산 결과(78)가 0이 될 때까지, 링 발진기(50)의 발진 주파수를 조절함으로써 상기 참조 시프트 클록(76)의 펄스 폭을 연속적으로 조절하는 것을 의미한다. 링 발진기(50)가 전원전압에 따라 발진 주파수를 변화시키는 경우, 펄스 폭 조절부(62)는 참조 시프트 클록(76)의 펄스 폭을 조절하기 위해 상기 감산 회로(60)로부터 구해진 평균 감산 결과에 기초하여 상기 링 발진기(50)의 전원전압을 조절하는 전압-조절 신호(80)를 출력할 수 있다.

이 실시예에서 상기 발진기(50)가 링 발진기로 기술되지만, 다른 실시예에서 상기 발진기는 발진 주파수가 제어된 전압에 따라 변하는 전압 제어형 발진기일 수 있다. 이 시점에서, 펄스 폭 조절부(62)는 상기 감산 회로(60)로부터 구해진 평균 감산 결과에 기초하여 상기 전압 제어형 발진기의 제어 전압을 조절함으로써, 삽입-펄스가 삽입된 참조 시프트 클록(76)의 펄스 폭을 조절할 수 있다.

이하 기술되는 바와 같이, 도 4에 도시된 지연 클록 생성 장치에서 상기 감산 회로(60)로부터 구해진 평균 감산 결과가 0이 되는 경우, 즉, 소정 사이클을 갖는 기준 클록(34)의 펄스 폭에 대한 전체 길이가 상기 삽입-펄스가 삽입된 참조 시프트 클록(76)의 펄스 폭에 대한 전체 길이와 동일해지는 경우, 이것은 상기 링 발진기(50)가 소정 지연 시간을 갖는 지연 클록(82)을 발진시키는 것을 의미한다. 상기 링 발진기(50)는 소자 각각의 상태를 로킹함으로써 소정 지연 시간을 갖는 지연 클록(82)을 연속적으로 발진시킬 수 있다.

도 5는 본 발명의 실시예에 따라 기준 클록에 대해 소정 시간만큼 지연되는 지연 클록을 생성하는 지연 클록 생성 장치의 회로 구성도이다. 도 5에 도시된 회로 구성도는 도 4에 도시된 블록도와 동일하다. 도 4에 도시된 바와 같은 동일 부호를 갖는 도 5의 소자는 도 4에 도시된 바와 같은 동일한 기능 및 동작을 한다. 도 5에 도시된 지연 클록 생성 장치는 링 발진기(50), 위상 비교기(52), 펄스 삽입부(54), 위상 제어부(56), 지연 위상-록 유닛(58), 전원전압부(90), 동기 기준 클록 생성기(92), 동기 시프트 클록 생성기(94), OR 게이트(124) 및 드라이버(162, 164)를 포함한다.

동기 기준 클록 생성기(92)는 기준 클록(34)에 기초하여 입력된 기준 클록(34)을 동기시키는 동기 기준 클록(140)을 출력한다. 마찬가지로, 동기 시프트 클록 생성기(94)는 시프트 클록(70)에 기초하여 시프트 클록(70)을 동기시키는 동기 시프트 클록(142)을 출력한다. 이 실시예에서, 동기 기준 클록 생성기(92) 및 동기 시프트 클록 생성기(94) 모두는 입력 신호 주파수를 8로 분주하는 8-분주기(eight-frequency-dividers)이다. 하지만, 동기 기준 클록 생성기(92) 및 동기 시프트 클록 생성기(94)는 8-분주기에 국한되지 않으며, 입력 신호 주파수를 4로 분주하는 4-분주기, 또는 입력 신호 주파수를 2로 분주하는 2-분주기, 또는 입력 신호 주파수를 1로 분주하는 1-분주기일 수 있다. 상기 1-분주기는 버퍼일 수 있다. 동기 시프트 클록 생성기(94)는 논리값 0을 갖고 입력 펄스(150)가 삽입되는 참조 시프트 클록(146)의 일부를 확장시키기 위해 제공된다. 따라서, 상기펄스(150)가 논리값 0을 갖는 원래 시프트 클록(70)의 일부에 삽입될 수 있는 경우, 동기 시프트 클록 생성기(94)는 필요하지 않거나 또는 단지 버퍼일 수 있다.

전원전압부(90)는 상기 링 발진기(50)를 구동시키기 위해 상기 링 발진기(50)에 전원전압을 제공한다. 위상 비교기(52)는 플립-플롭 회로(F/F; 96, 98)를 포함한다. 펄스 삽입부(54)는 2개의 플립-플롭 회로(116, 118), AND 게이트(120) 및 OR 게이트(122)를 포함한다. 링 발진기(50)는 위상 비교기(52) 및 펄스 삽입부(54)와 같은 복수의 전자 회로에 대해 단일 칩 상에 구성될 수 있다.

위상 제어부(56)는 삽입-펄스 설정 레지스터(100), 카운터(102), 복수의 변화점 검출부(104), 복수의 AND 게이트(110), OR 게이트(112), 및 플립-플롭 회로(114)를 포함한다. 카운터(102)는 M-비트 카운터이다(M은 자연수임). 이 실시예에서 카운터(102)는 최하위 비트 "COUNT 0" 내지 최상위 비트 "COUNT 11"을 갖는 12-비트 카운터이다. 삽입-펄스 설정 레지스터(100)는 펄스 삽입부(54)에 의해 삽입될 펄스의 수를 저장하는 (M+1) 비트 레지스터이다. 이 실시예에서 삽입-펄스 설정 레지스터(100)는 최하위 비트 "REG 0" 내지 최상위 비트 "REG 12"를 갖는 13-비트 레지스터이다.

변화점 검출부(104)는 플립-플롭 회로(106) 및 AND 게이트(108)를 포함하며, 상기 카운터(102)의 변화점을 검출할 수 있다. 이 예에서, 변화점 검출부(104)는 상기 카운터(102)의 "COUNT 0" 내지 "COUNT 11" 각각에 제공된다. AND게이트(110)는 삽입-펄스 설정 레지스터(100)의 (M-n+1)번째 비트(n은 자연수임)로부터의 레지스터값 및 상기 카운터(102)의 n번째 비트에 대응하는 변화점 검출부(104)로부터의출력값을 논리곱하여 출력한다. 도 5에 도시된 위상 제어부(56)에서, "REG 0" 및 "COUNT 11", "REG 1" 및 "COUNT 10", "REG 2" 및 "COUNT 9", "REG 3" 및 "COUNT 8", "REG 4" 및 "COUNT 7", "REG 5" 및 "COUNT 6", "REG 6" 및 "COUNT 5","REG 7" 및 "COUNT 4", "REG 8" 및 "COUNT 3", "REG 9" 및 "COUNT 2", "REG 10" 및 "COUNT 1", 및 "REG 11" 및 "COUNT 0"의 비트는 각각 서로 대응된다. OR 게이트(112)는 복수의 AND 게이트(110)로부터의 출력값 및 "REG 12"의 비트값을 논리합(logical addition)하여 출력한다. OR 게이트(112)로부터의 출력은 플립-플롭(114)에 제공된다. 상기 플립-플롭(114)은 펄스 삽입부(54)에 위상 제어신호(74)를 제공하여 삽입-펄스가 삽입되는 타이밍을 나타낸다.

위상-록 유닛(58)은 감산 회로(60) 및 펄스 폭 조절부(62)를 포함한다. 감산 회로(60)는 감산부(130) 및 필터(132)를 포함한다. 감산부(130)는 2개의 입력 중에서 타측 입력으로부터 일측 입력을 감산하여 감산 결과를 제공한다. 필터(132)는 상기 감산 결과를 평균하여 상기 평균 감산 결과를 펄스 폭 조절부(62)에 제공한다. 펄스 폭 조절부(62)는 전원전압부(90)의 전원전압을 조절함으로써 상기 시프트 클록(70)의 위상을 조절한다.

지연 클록(82)을 생성하는데 사용되는 소자 각각의 동작이 이하에 설명된다.

266㎒의 주파수를 갖는 기준 클록(34)의 주파수는 동기 기준 클록 생성기(92)에 의해 8로 분주된다. 기준 클록(34)의 8-분주 클록이며 기준 클록(34)을 동기시키는 동기 기준 클록(140)은 상기 플립-플롭(96)의 클록 입력단에 입력된다. 전원전압에 따라 발진 주파수를 가변시키는 링 발진기(50)는 상기전원전압부(90)로부터 공급되는 전원전압에 기초하여 기준 클록(34)과 동일한 사이클을 갖는 시프트 클록(70)을 발진시킨다. 시프트 클록(70)의 주파수는 상기 동기 시프트 클록 생성기(94)에 의해 8로 분주된다. 시프트 클록(70)의 8-분주 클록이며 시프트 클록(70)을 동기시키는 동기 시프트 클록(142)은 플립-플롭(98)의 클록 입력단에 입력된다. 동기 기준 클록(140) 및 동기 시프트 클록(142)은 서로 동일한 사이클을 갖는다.

동기 클록(34) 및 시프트 클록(70)의 주파수가 동기 기준 클록 생성기(92) 및 동기 시프트 클록 생성기(94)에 의해 각각 8로 분주되지만, 동기 클록(34) 및 시프트 클록(70)의 주파수는 다른 실시예에서 다른 숫자로 분주되거나 또는 분주되지 않을 수 있다. 이 실시예에서, "동기 기준 클록"은 상기 클록의 상방향 시프트가 기준 클록(34)의 상방향 시프트를 동기시키는 것을 의미하고, "동기 시프트 클록"은 상기 클록의 상방향 시프트가 시프트 클록(70)의 상방향 시프트와 동기시키는 것을 의미한다. 예를 들면, 동기 기준 클록 생성기(92) 및 동기 시프트 클록 생성기(94)가 포함되지 않는 실시예에서, 동기 기준 클록(140)은 자신이 기준 클록(34)일 수 있고, 동기 시프트 클록(142)은 자신이 시프트 클록(70)일 수 있다.

동기 기준 클록(140)을 반전시켜 구해지는 반전 동기 기준 클록(141)은 플립-플롭(96, 98) 각각의 입력단(R)에 입력된다. 플립-플롭(96, 98)은 상기 반전 동기 기준 클록(141)의 상방향 시프트 타이밍에서, 즉 동기 기준 클록(140)의 하방향 시프트 타이밍에서 리셋된다. 따라서, 동기 시프트 클록(142)의 하방향 시프트는 동기 기준 클록(140)의 하방향 시프트와 일치할 수 있다. 위상 비교기(52)는동기 기준 클록(140) 및 동기 시프트 클록(142) 사이의 위상 차에 기초하여 서로 일치되는 참조 기준 클록(144) 및 참조 시프트 클록(146)의 하방향 시프트를 출력한다. 이것은 플립-플롭(96)이 참조 기준 클록(144)을 출력하고 플립-플롭(98)이 동기 기준 클록(140) 및 동기 시프트 클록(142) 사이의 위상 차에 따라 단축된 펄스를 갖는 참조 시프트 클록(146)을 출력하는 것을 의미한다. 이 예에서, 동기 기준 클록(140) 및 참조 기준 클록(144)이 동일한 펄스열(pulse train)을 갖는다.

삽입-펄스 설정 레지스터(100)는 펄스 삽입부(54)에 의해 삽입될 펄스의 수를 저장한다. 이것은 삽입-펄스 설정 레지스터(100)가 4096 사이클(12 비트)을 갖는 참조 시프트 클록(146)에 얼마나 많은 펄스들이 삽입되는지를 표시하는 데이터를 미리 저장하는 것을 의미한다. 기준 클록(34)에 대해 지연 클록(82)의 지연 시간은 그 데이터가 삽입-펄스 설정 레지스터(100) 내에 저장된 펄스 수에 의해 결정된다. 이것은 이후 상세히 설명된다.

카운터(102)는 12-비트 카운터이며, 기준 클록(34)의 8-분주 클록인 동기 기준 클록(140)에 기초하여 출력값을 증가시킨다. 변화점 검출부(104)는 도 5에 도시된 변화점 검출부(104)가 간략한 설명을 위해 단지 "COUNT 11"과 접속되지만, "COUNT 1" 내지 "COUNT 11"에 제공된다. 또한, 변화점 검출부(104)가 도 5에 도시된 예에서 "COUNT 0"에 제공되지 않지만, 변화점 검출부(104)는 다른 실시예에서 "COUNT 0"에 제공될 수 있다.

변화점 검출부(104)는 상기 카운터(102)의 비트가 변화되는 변화점을 검출할 수 있다. 변화점 검출부(104)는 "COUNT 1" 내지 "COUNT 11"에 제공된다. "COUNT1" 내지 "COUNT 11"에 제공되는 변화점 검출부(104)의 동작이 이하 설명된다.

"COUNT 11"로부터의 출력은 플립-플롭(106)의 데이터 입력단에 입력된다. 기준 클록(34)의 8-분주 클록인 동기 기준 클록(140)은 플립-플롭(106)의 클록 입력단에 입력된다. 플립-플롭(106)으로부터의 출력은 반전되며 AND 게이트(108)의 입력 게이트 중 하나에 입력된다. "COUNT 11"로부터의 출력은 AND 게이트(108)의 입력 게이트 중 다른 하나에 입력된다. 따라서, "COUNT 11"로부터의 출력이 동기 기준 클록(140)에 기초하여 논리값 "0"부터 논리값 "1"까지 변하는 경우, 상기 AND 게이트(108)는 논리값 "1"을 출력한다. "COUNT 1" 내지 "COUNT 10"에 제공되는 변화점 검출부(104)는 동일 기능이 주어진다.

도 5에 도시된 위상 제어부(56)는 "COUNT 0" 이후 변화점 검출부(104)를 포함하지 않는다. 이것은 변화점 검출부(104)가 단지 카운터(102)로부터의 비트 출력값이 논리값 "0"부터 논리값 "1"까지 변하는 변화점을 검출하기 때문이며, 따라서 논리값 "0" 및 "1"이 변화점 검출부(104)를 구비하도록 교대로 출력되는 것으로부터 "COUNT 0"이 불필요하다. 따라서, "COUNT 0"이 자신 다음에 변화점 검출부(104)를 원래 포함한다고 볼 수 있다. 하지만, 변화점 검출부(104)는 COUNT 1" 내지 "COUNT 11"과 동일한 방식으로 "COUNT 0"에 제공될 수 있다.

삽입-펄스 그룹이 펄스 삽입부(52)에 의해 복수의 사이클(이 실시예에서는 참조 기준 클록(146)의 4096 사이클[12 비트]) 내에 삽입되는 경우, 저 주파수 리플이 전원전압에 발생될 수 있다. 따라서, 참조 시프트 클록(146)의 복수의 사이클에 대한 시계열을 따라 삽입-펄스를 확산시켜 삽입하는 것이 바람직하다.

참조 시프트 클록(146)의 복수의 사이클에 대한 시계열을 따라 삽입-펄스를 확산시켜 삽입하기 위해, 위상 제어부(56)의 AND 게이트(110)는 삽입-펄스 설정 레지스터(100)의 (M-n+1)번째 비트(n은 자연수임)의 레지스터값, 및 상기 카운터(102)의 n번째 비트에 대응하여 상기 변화점 검출부(104)의 출력값을 논리곱하여 출력한다. 이것은 상기 삽입-펄스 설정 레지스터(100) 각각의 REG(12-n)(n: 1≤n≤12)의 출력이 AND 게이트(110) 각각의 입력단 중 하나에 각각 입력되는 것을 의미한다. 또한 카운터(102) 각각의 "COUNT (n-1)" 대응하는 변화점 검출부(104) 각각의 출력 또는 "COUNT 0"의 출력이 AND 게이트(110) 각각의 입력단의 타측에 각각 입력되는 것을 의미한다. REG(12-n)의 출력, 및 "COUNT (n-1)" 대응하는 변화점 검출부(104) 각각의 출력 또는 "COUNT 0"의 출력은 논리값 "1"을 갖는 경우, AND 게이트(110)는 논리값 "1"을 출력한다. 상기 AND 게이트(110)의 출력은 OR 게이트(112)에 입력된다. REG 12의 출력은 OR 게이트(112)에 직접 입력된다. 이 실시예에서, 4096(#1000000000000) 펄스가 4096 사이클에 입력되는 경우, REG 12의 레지스터값은 "1"이 된다. OR 게이트(112)는 AND 게이트(110)로부터의 모든 출력값 및 REG 12의 레지스터값을 논리합하여 출력하며 플립-플롭(114)의 데이터 입력단 상기 논리합을 제공한다. 삽입-펄스가 이 구성에 의해 설정되는 타이밍은 도 7을 참조하여 이후 설명된다.

기준 클록(34)의 8-분주 클록인 동기 기준 클록(140)은 플립-플롭(114)의 클록 입력단에 입력된다. 상기 동기 기준 클록(140)을 반전시켜 구해지는 반전된 동기 기준 클록(141)은 플립-플롭(114)의 리셋 입력단에 입력된다. 플립-플롭(114)은 상기 동기 기준 클록(140), 반전 동기 기준 클록(141), 및 OR 게이트(112)의 출력에 기초하여 상기 삽입-펄스가 삽입되는 참조 시프트 클록(146)의 사이클을 나타내는 위상 제어신호(74)를 상기 펄스 삽입부(54)에 출력한다.

위상 제어신호(74)는 펄스 삽입부(54)의 플립-플롭(116)의 데이터 입력단에 입력된다. 상기 플립-플롭(116)으로부터 출력되는 데이터는 플립-플롭(118)의 데이터 입력단에 입력된다. 266㎒의 주파수를 갖는 기준 클록(34)은 플립-플롭(116, 118)의 클록 입력단에 입력된다. 플립-플롭(116, 118) 모두는 기준 클록(34)에 의해 동작된다. 플립-플롭(118)으로부터 출력되는 데이터는 AND 게이트(120)의 입력 단자 중 하나에 입력된다. 위상 제어신호(74)는 반전되어 AND 게이트(120)의 입력 단자의 타측에 입력된다.

AND 게이트(120)는 상기 반전된 위상 제어신호(64) 및 플립-플롭(118)으로부터 출력된 데이터를 논리곱하여 삽입-펄스(150)를 출력한다. 삽입-펄스(150)는 상기 펄스 삽입부(54)가 상기와 같이 이루어지는 경우, 참조 시프트 클록(146)의 하방향 시프트 및 다음 참조 시프트 클록(146)의 상방향 시프트 사이에 삽입될 수 있다. AND 게이트(120)는 상기 참조 시프트 클록(146)이 하방향 시프트되는 타이밍에서 상방향으로 각각 시프트되고 266㎒의 주파수를 갖는 기준 클록(34)의 2 사이클 동안 논리값 "1"을 유지하며 이후 하방향 시프트되는 복수의 펄스를 갖는 삽입-펄스(150)를 출력한다. 펄스 삽입부(54)는 이 실시예에서 참조 시프트 클록(146)의 펄스 폭을 확장시킨다. 다른 실시예에서, 펄스 삽입부(54)는 참조 시프트 클록(146)의 하방향 시프트 및 다음 참조 시프트 클록(146)의 상방향 시프트 사이에서, 상기 참조 시프트 클록(146)의 하방향 시프트 타이밍과 동일한 타이밍에 상방향으로 시프트하지 않는 삽입-펄스를 삽입할 수 있다.

OR 게이트(122)는 참조 시프트 클록(146)에 삽입-펄스(150)를 삽입하기 위해 참조 시프트 클록(146) 및 삽입-펄스(150)를 논리합한다. OR 게이트(122)는 삽입-펄스(150)가 삽입된 참조 시프트 클록(152)을 드라이버(164)에 출력한다. 드라이버(164)는 참조 시프트 클록(152)을 감산부(130)에 차동 출력(differentially output)한다. 마찬가지로, 참조 기준 클록(144)이 OR 게이트(124)에 제공된다. 이후 상기 OR 게이트(124)는 참조 기준 클록(148)을 드라이버(162)에 출력한다. 참조 기준 클록(144) 및 참조 시프트 클록(148)은 동일한 펄스열을 갖는다.

감산부(130)는 참조 시프트 클록(148) 펄스열의 전위로부터, 삽입-펄스가 삽입된 참조 시프트 클록(152) 펄스열의 전위를 감산한다. 감산부(130)를 사용하여 감산에 의해 구해지는 감산 결과(154)는 필터(132)를 사용하여 필터링함으로써 평균이 구해진다. 필터(132)는 상기 평균 감산 결과(78)를 펄스 폭 조절부(62)에 출력한다. 상기 감산 결과의 평균값(78)은 기준 클록(34) 및 시프트 클록(70) 사이의 위상 차, 및 상기 삽입-펄스(150)의 펄스 폭과 펄스 수와 관계가 있다.

상기 감산 결과의 평균값(78)이 0인 경우, 이것은 지연 클록(82)이 기준 클록(34)에 대해 원하는 지연 시간을 갖는 것을 의미한다. 한편, 상기 감산 결과의 평균값(78)이 0이 아닌 경우, 이것은 지연 클록(82)이 원하는 지연 클록을 갖지 않고, 따라서 참조 시프트 클록(152)의 펄스 폭을 조절하기 위해 상기 링 발진기(50)의 발진 주파수를 변경할 필요가 있다는 것을 의미한다. 펄스 폭 조절부(62)는 전원전압부(90)의 전원전압을 조절하기 위해 상기 평균 감산 결과(78)에 기초하여 전압-조절 신호(80)를 발생한다. 상기 전원전압부(90)는 시프트 클록(70)의 주파수를 조절하기 위해 상기 전압-조절 신호(80)에 기초하여 상기 링 발진기(50)에 제공될 전원전압을 조절한다. 이것은 참조 시프트 클록(152)의 펄스 폭이 조절 가능하다는 것을 의미한다. 위상-록 유닛(58)은 상기 평균 감산 결과(78)가 0이 될 때까지 상기 전원전압부(90)를 연속적으로 조절하며, 이후 상기 평균 감산 결과(78)가 0인 상태를 로킹한다. 따라서, 소정 지연 시간을 갖는 지연 클록이 생성될 수 있다.

링 발진기(50)가 복수의 전자 회로와 함께 단일 칩 상에 장착되는 경우, 상기 감산부의 평균값에 기초하여, 조절된 전원전압을 복수의 전자 회로에 또한 제공하는 전원전압 공급장치(도시되지 않음)를 제공하는 것이 바람직하다. 상기 조절된 전원전압을 동일 칩 상에 장착되는 전자 회로에 제공함으로써, 온도 변화 또는 전원 변경 때문에 발생되는 타이밍 에러에 대한 보정이 요구된다.

도 6a 내지 도 6c는 참조 시프트 클록(146)에 삽입될 삽입-펄스(150)를 도시하고 있다. 설명을 간단하게 하기 위해, 참조 시프트 클록(146) 펄스는 도시되지 않으며, 단지 삽입-펄스(150) 만이 도 6a 내지 도 6c에 도시된다.

도 6a는 삽입-펄스(150) 그룹이 참조 시프트 클록(146) 내에 삽입되는 예를 도시한다. 도 6b는 삽입-펄스(150)의 삽입에 의해 발생되는 전원전압의 저잡음 리플(low frequency ripple)을 도시한다. 전원전압은 자신에게서 발생되는 리플 때문에 변한다. 이것은 안정한 전압을 제공하지 못하게 하며, 정확한 지연 시간을갖는 지연 클록 생성 시에 바람직하지 않다.

도 6c는 참조 시프트 클록(146)의 시계열을 따라 확산시켜 삽입되는 삽입-펄스(150)의 예를 도시한다. 도 6b에 도시된 리플은 상기 삽입-펄스(150)를 확산시켜 삽입하는 경우, 상기 전원전압 내에 발생하지 않는다. 따라서, 안정 전압이 제공될 수 있다. 따라서, 정확한 지연 시간을 갖는 지연 클록을 생성하기 위해, 상기 삽입-펄스(150)를 확산시켜 삽입하는 것이 바람직하다.

도 7은 도 5에 도시된 위상 제어부(56)에 의해 발생되는 위상 제어신호(74)의 복수의 사이클 중에 삽입-펄스가 삽입되는 사이클의 예를 도시한다. 설명을 간단하게 하기 위해, 16 사이클을 갖는 시프트 클록에 삽입-펄스를 삽입하는 타이밍이 설명된다. 이것은 이 예에서 삽입-펄스 설정 레지스터(100)가 최하위 비트 "REG 0" 내지 최상위 비트 "REG 4"를 갖는 5-비트 레지스터인 것을 의미한다. 카운터(102)는 최하위 비트 "COUNT 0" 내지 최상위 비트 "COUNT 3"을 갖는 4-비트 카운터이다. 이 경우에, "REG 0" 및 "COUNT 3", "REG 1" 및 "COUNT 2", "REG 2" 및 "COUNT 1", 및 "REG 3" 및 "COUNT 0"은 도 5를 참조하여 설명된 바와 같이 서로 각각 대응된다.

도 7의 열(column)은 삽입될 펄스 수를 나타내고, 도 7의 행(low)은 시계열(사이클)을 나타낸다. 테이블 내의 사이클은 펄스가 대응 사이클에 삽입되는 것을 의미한다. 도 7에 도시된 바와 같이, 이 실시예에서 위상 제어부(56)는 시계열을 따라 펄스를 확산시켜 삽입할 수 있다. 펄스가 전체 16 사이클로 삽입되는 경우, 즉, 삽입될 펄스 수가 16(#10000)으로 설정된 경우, 값 "1"이 "REG 4"에 저장된다.이것은 또한 상기 펄스가 시프트 클록 내에 항상 삽입된다는 것을 의미한다. 사이클 모두에 삽입되는 펄스를 갖도록, 삽입-펄스 설정 레지스터(100)에 대한 비트 수를 카운터(102)에 대한 비트 수보다 1씩 크게 설정하는 것이 바람직하다.

도 8은 도 7에 도시된 사이클에 따라 펄스가 삽입되는 시프트 클록을 도시하고 있다. 도 8의 (a)는 삽입될 펄스 수가 3으로 설정됨으로써 3개의 펄스가 삽입되는 16 사이클을 갖는 시프트 클록을 도시하고 있다. 삽입-펄스는 도 8(a)에 해칭으로 표시된다. 상기 펄스는 16 사이클 중 4, 8, 16번째 사이클 내에 삽입된다. 도 8(b)는 삽입될 펄스 수가 7로 설정됨으로써 7개의 펄스가 삽입되는 16 펄스를 갖는 시프트 클록을 도시하고 있다. 상기 펄스는 16사이클 중 2, 4, 6, 8, 10, 12 및 14번째 사이클 내에 삽입된다.

도 9는 도 5에 도시된 신호 각각의 동작 타이밍도를 나타낸다. 도 및 도 9와 관련하여 소자 각각의 동작이 이하 설명된다.

266㎒의 주파수(3.76㎱ 사이클)를 갖는 기준 클록(34)이 동기 기준 클록 생성기(92)에 입력된다. 링 발진기(50)는 기준 클록(34)과 동일한 사이클을 갖는 시프트 클록(70)을 발진시킨다. 도 9에 도시된 예에서, 시프트 클록(70)은 기준 클록(34)에 대해 시간 τ만큼 지연된다. 기준 클록(34) 및 시프트 클록(70)은 각각 동기 기준 클록 생성기(92) 및 동기 시프트 클록 생성기(94)에 각각 입력된다. 동기 기준 클록 생성기(92) 및 동기 시프트 클록 생성기(94) 각각은 기준 클록(34) 및 시프트 클록(70)의 주파수를 8로 각각 분주한다. 기준 클록(34) 및 시프트 클록(70)의 주파수를 8로 각각 분주한 상기 동기 기준 클록(140) 및 동기 시프트 클록(142)은 각각 30.08㎱ 사이클을 갖는다.

동기 기준 클록(140) 및 동기 시프트 클록(142)은 위상 비교기(52)에 입력된다. 동기 시프트 클록(142)의 하방향 시프트는 동기 기준 클록(140)의 하방향 시프트와 일치된다. 상기 위상 비교기(52)로부터 출력되는 참조 시프트 클록(146)은 참조 기준 클록(144)에 대해 논리값 "1"을 갖는 펄스의 주기가 시간 τ만큼 짧아지는 펄스를 갖는다. 참조 기준 클록(144)은 OR 게이트(124)를 통해 참조 기준 클록(148)으로서 드라이버(162)에 제공된다. 참조 기준 클록(148)은 드라이버(162)로부터 감산부(130)에 제공된다.

펄스 삽입부(54)는 기준 클록(34)에 기초하여 삽입-펄스(150)를 발생시킨다. 삽입-펄스(150)는 기준 클록(34) 사이클의 2배(7.52㎱)이다. 참조 시프트 클록(146)의 하방향 시프트는 동기 기준 클록(140)의 하방향 시프트와 일치되며, 삽입-펄스(150)는 상기 OR 게이트(122)에 입력된다. OR 게이트(122)는 참조 시프트 클록(146) 및 삽입-펄스(150)를 논리합한다. 삽입-펄스(150) 각각은 참조 시프트 클록(146)의 하방향 시프트 및 다음 참조 시프트 클록(146)의 상방향 시프트 사이에 삽입된다. OR 게이트(122)는 드라이버(164)에 삽입-펄스(150)가 삽입된 참조 시프트 클록(152)을 출력한다. 참조 시프트 클록(152)은 드라이버(164)로부터 감산부(130)에 제공된다.

감산부(130)는 참조 기준 클록(148)으로부터 참조 시프트 클록(152)을 논리적으로 감산한다. 감산부(130)는 감산 결과(154)를 필터(132)에 출력한다. 필터(132)는 상기 감산 결과를 평균하여 상기 평균 감산 결과(78)를 펄스 폭 조절부(62)에 출력한다. 펄스 폭 조절부(62)는 상기 감산 결과(78)가 0이 되도록 상기 전원전압부(90)의 전원전압을 조절함으로써 링 발진기(50)의 발진 주파수를 조절한다.

상기 감산 결과(154)의 동작 타이밍도에 도시된 바와 같이, 기준 클록(34) 및 시프트 클록(70) 사이의 위상 차를 기초하는 펄스 폭은 "w1"으로 설정되고, 삽입-펄스 각각의 펄스 폭은 "w2"로 설정된다. 이 실시예에서, "w1"은 τ이며, "w2"는 7.52㎱이다. 삽입될 펄스 수가 N을 설정된 경우, 필터(132)로부터의 출력은 다음 식에 비례한다:

(w1 ×4096(사이클)) - (w2 ×N) (1)

이것은 펄스 폭 조절부(62)가 식 (1)의 값이 0이 되도록 링 발진기(50)의 발진 주파수를 조절함으로써 펄스 폭 "w1"을 조절하는 것을 의미한다. 따라서, 지연 클록(82)은 소정 지연 시간을 시프트 클록(70)에 제공함으로써 생성된다.

이 실시예에서 삽입-펄스(150a)가 최대 위상 차를 제공하기 위해 참조 시프트 클록(146)의 전체 사이클(4096 사이클)에 삽입되는 경우가 이하 설명된다.

삽입-펄스(150a)는 참조 시프트 클록(146)에 삽입된다. 삽입-펄스(150a)는 논리값 "0"을 갖는 모든 참조 시프트 클록(146)에서 펄스를 구비하는 펄스열이다. 참조 시프트 클록(146) 및 삽입-펄스(150a)는 OR 게이트(122)에 의해 논리합된다. OR 게이트(122)는 드라이버(164)에 삽입-펄스(150a)가 삽입된 참조 시프트 클록(152a)을 출력한다. 참조 시프트 클록(152a)은 감산부(130)에 의해 참조 기준 클록(148)으로부터 논리적으로 감산된다. 감산부(130)는 감산 결과(154a)를 출력한다.

식 (1)을 참조하면, "w2"는 7.52㎱이며 N은 이 시간에서 4096이다. 펄스 폭 조절부(62)는 상기 감산 결과(154a)를 평균하여 구해지는 평균 감산 결과(78)가 0이 되도록 상기 링 발진기(50)를 조절한다. 감산부(130)가 그 펄스 폭 "w1"이 7.52㎱인 펄스를 갖는 감산 결과(154a')를 출력하는 경우, 평균 감산 결과(78)는 0이 된다. 링 발진기(50)는 7.52㎱인 지연 시간(최대 위상 차)을 갖는 동기 지연 클록(142a)을 발진시킨다.

상기 기술된 바와 같이, 이 실시예의 지연 클록 생성 장치는 소정 사이클(4096 사이클)로 삽입되는 삽입-펄스 수에 따라 소정 지연 시간을 갖는 지연 클록을 생성한다. 이 실시예의 삽입-펄스(150) 모두가 동일한 펄스 폭을 갖는 경우, 삽입-펄스(150) 각각에 대한 펄스 폭은 소정 지연 시간을 갖는 지연 클록을 생성하도록 조절될 수 있다. 예를 들면, 원하는 지연 시간을 갖는 지연 클록은 참조 시프트 클록(146)의 모든 사이클에 원하는 지연 시간과 동일한 펄스 폭을 갖는 삽입-펄스(150)를 삽입함으로써 생성될 수 있다.

도 10은 지연 라인(176, 176a 내지 176n)의 지연 시간을 측정하는 지연 시간 측정 장치의 블록도이다. 지연 시간 측정 장치는 논리 유닛(172), 정밀 타이밍 유닛(174) 및 위상-록 유닛(58)을 포함한다. 논리 유닛(172)은 위상 제어부(56), 평균부(198) 및 측정부(200)를 포함한다. 정밀 타이밍 유닛(174)은 링 발진기(50), 동기 기준 클록 생성기(92), 동기 시프트 클록 생성기(94), 위상 비교기(52), 펄스 삽입부(54), 지연 라인(176a 내지 176n), 및 타이밍 비교기(178a 내지 178n)를 포함한다. 위상-록 유닛(58)은 감산 회로(60) 및 펄스 폭 조절부(62)를 포함한다. 링 발진기(50), 펄스 삽입부(54), 위상 제어부(56), 동기 기준 클록 생성기(92), 동기 시프트 클록 생성기(94), 감산 회로(60) 및 펄스 폭 조절부(62)는 도 4 및 도 5를 참조하여 설명된 지연 클록 생성 장치를 구성한다. 지연 시간 측정 장치의 지연 클록을 생성하는 지연 클록 생성 장치의 소자 각각의 동작이 이하 설명된다.

기준 클록(34)은 동기 기준 클록 생성 장치(92)에 입력된다. 동기 기준 클록 생성 장치(92)는 기준 클록(34)의 8-분주 클록인 동기 기준 클록(140)을 출력하도록 기준 클록(34) 주파수를 8로 분주한다. 링 발진기(50)는 기준 클록(34)과 동일한 사이클을 갖는 시프트 클록(70)을 발진시킨다. 시프트 클록(70)은 동기 시프트 클록 생성 장치(94)에 입력된다. 동기 시프트 클록 생성 장치(94)는 시프트 클록(70)의 8-분주 클록인 동기 시프트 클록(142)을 출력하도록 시프트 클록(70) 주파수를 8로 분주한다. 위상 비교기(52)는 참조 시프트 클록(146)을 출력하기 위해서, 동기 기준 클록(140)의 하방향 시프트와 일치하도록 동기 시프트 클록(142)의 하방향 시프트를 조절한다.

동기 기준 클록 생성 장치(92)로부터 출력되는 상기 동기 기준 클록(140)은 위상 제어부(56)에 제공된다. 위상 제어부(56)는 삽입-펄스가 삽입되는 참조 시프트 클록(146)의 사이클을 나타내는 위상 제어신호(74)를 상기 펄스 삽입부(54)에 출력한다. 펄스 삽입부(54)는 위상 제어신호(74)에 의해 표시되는 참조 시프트 클록(146)의 사이클에 상기 삽입-펄스를 삽입하고, 상기 삽입-펄스가 삽입된 참조 시프트 클록(152)을 출력한다. 참조 기준 클록(144) 및 참조 시프트 클록(152)은 상기 감산 회로(60)에 입력된다. 감산 회로(60)는 참조 기준 클록(144)으로부터 참조 시프트 클록(152)을 감산하여 감산 결과를 제공한다. 감산 회로(60)는 이후 상기 감산 결과를 평균하여 평균 감산 결과(78)를 펄스 폭 조절부(62)에 제공한다. 펄스 폭 조절부(62)는 상기 감산 결과(78)에 기초하여 전압-조절 신호를 출력하여 상기 링 발진기(50)의 전원전압을 조절한다. 따라서, 링 발진기(50)의 발진 주파수가 조절된다. 링 발진기(50)는 상기 전압-조절 신호(80)에 기초하여 기준 클록(34)에 대해 정확한 지연 시간을 갖는 시프트 클록(지연 클록)(70)을 발진시킨다. 동기 시프트 클록(142), 즉 시프트 클록(70)의 8-분주 클록인 동기 지연 클록(170)은 기준 클록(34)에 대해 정확한 지연 시간을 갖는다.

상기 지연 클록 생성 장치에 의해 생성된 지연 클록을 사용하여 지연 라인(176a 내지 176n)의 지연 시간을 측정하는 지연 시간 측정 장치의 소자에 대한 동작 및 연결 관계가 이하 설명된다. 복수의 지연 라인(176a 내지 176n) 각각은 도 1을 참조하여 기술된 것과 동일한 복수의 지연 소자를 갖는다. 따라서, 지연 라인 각각은 복수의 지연 소자를 조합함으로써 원하는 지연 시간을 생성할 수 있다. 이 실시예에서, 기준 클록(34)은 지연 라인(176a 내지 176n)의 지연 시간을 측정하기 위해 지연 라인(176a 내지 176n) 각각에 입력된다. 지연 라인(176a 내지 176n) 각각은 기준 클록(34)에 대해 입력 단자 및 출력 단자를 갖는다. 입력 단자는 동기 클록 제공 수단(도시되지 않음)에 연결된다. 타이밍 비교기(178a 내지 178n)는 기준 클록(34)에 대해 정확한 소정 지연 시간을 갖는 동기 지연 클록(170)에 의해 동작되는 플립-플롭 회로이다. 지연 라인(176a 내지 176n)의 출력 단자는타이밍 비교기(178a 내지 178n)의 데이터 입력단에 각각 연결된다. 타이밍 비교기(178a 내지 178n)의 출력은 상기 평균부(198)에 의해 평균이 구해진다. 측정부(200)는 상기 평균부(198)에 의해 발생되는 평균 결과에 기초하여 지연 라인(176a 내지 176n)의 지연 시간을 측정한다.

지연 라인(176a 내지 176n)의 소정 지연 시간을 측정하는 방법의 제1 실시예가 이하 설명된다. 지연 시간 측정 방법의 제1 실시예는 상기 방법이 지연 클록 생성 장치에 의해 생성되는 지연 클록의 소정 지연 시간과 동일한 지연 시간을 각각 생성하는 지연 라인(176a 내지 176n) 각각에 대한 지연 소자의 조합을 선택하는 단계를 포함하는 점에 특징이 있다. 지연 시간 측정 방법은 복수의 지연 라인(176a 내지 176n) 각각에 대해 실행되며, 따라서 지연 라인(176a 내지 176n) 중 하나의 지연 라인에 대해 지연 시간을 측정하는 방법이 이하 설명된다.

지연 라인(176a)의 지연 시간은 지연 소자를 임의로 선택함으로써 설정된다. 원하는 지연 시간, 및 지연 소자의 조합에 의해 발생되는 이론적인 지연 시간이 동일하도록 상기 지연 소자를 선택하는 것이 바람직하다. 이후, 기준 클록(34)은 지연 라인(176a)의 입력 단자에 입력되고 설정 지연 시간을 갖도록 설정된다. 기준 클록(34)은 선택된 지연 소자에 의해 지연되는 지연 펄스(177a)로서 상기 지연 라인(176a)으로부터 출력된다. 지연 펄스(177a)는 타이밍 비교기(178a)의 데이터 입력단에 입력된다. 동기 지연 클록(170)이 타이밍 비교기(178a)의 클록 입력단에 입력된다. 기준 클록(34)과 동일한 주파수를 갖는 시프트 클록(지연 클록)이 상기 클록 입력단에 입력될 수 있다.

타이밍 비교기(178a)는 지연 펄스(177a)의 에지(상방향 시프트 또는 하방향 시프트) 및 동기 지연 클록(170)의 에지(상방향 시프트 또는 하방향 시프트)의 타이밍을 비교하고 비교 결과를 논리값 "0" 또는 "1"로 출력하는 플립-플롭 회로이다. 이 실시예에서 타이밍 비교기(178a)는 클록의 상방향 시프트에 의해 동작되는 포지티브 에지(positive edge)형 플립-플롭 회로이다. 동기 지연 클록(170)의 상방향 시프트를 수신하는 경우, 상기 타이밍 비교기(178a)는 해당 시점에 데이터 입력단에 입력되는 데이터를 출력한다. 출력되는 논리값은 상기 평균부(198)에 제공되고 상기 평균부(198)에 의해 평균이 구해진다. 예를 들면, 타이밍 비교기(178a)가 동기 지연 클록(170)의 상방향 시프트를 100회 수신하고 논리값 "1"을 70회, 논리값 "0"을 30회 출력하는 경우, 평균부(198)에 의해 구해지는 평균값은 0.7이 된다. 평균부(198)에 의해 발생된 평균값은 측정부(200)에 제공된다. 측정부(200)는 이후 지연 라인(176a)의 지연 시간을 측정한다. 이 실시예에서, 측정부(200)는 지연 라인(176a)의 지연 시간 및 동기 지연 클록(170)의 지연 시간이 동일한지의 여부를 결정한다.

도 11은 타이밍 비교기(178a)의 데이터 입력단에 입력되는 동기 지연 클록(170), 및 지연 펄스(177(A), 177(B), 177(C))의 타이밍을 도시하는 동작 타이밍도이다. 동기 지연 클록(170)의 상방향 시프트가 시간 "t"에서 타이밍 비교기(178a)의 클록 입력단에 입력된다.

지연 펄스(177(A))는 시간 "t"에서 논리값 "1"을 갖는다. 동기 지연 클록(170)이 지연 펄스(177(A)) 주파수의 1/8배 주파수를 갖기 때문에, 지연펄스(177(A))는 다음 동기 지연 클록(170)의 상방향 시프트가 입력되는 시점에 논리값 "1"을 갖는다. 따라서, 지연 펄스(177(A))는 동기 지연 클록(170)의 상방향 시프트가 타이밍 비교기(178a)의 클록 입력단에 입력되는 시점에 항상 논리값 "1"을 갖는다. 타이밍 비교기(178a)는 항상 논리값 "1"을 출력한다. 도 10에 도시된 평균부(198)에 의해 구해지는 평균 논리값은 이 시점에 "1"이 된다.

지연 펄스(177(B))는 시간 "t"에서 논리값 "0"을 갖는다. 지연 펄스(177(A))에 대해 기술된 경우와 마찬가지로, 지연 펄스(177(B))는 다음 동기 지연 클록(170)의 상방향 시프트가 입력되는 시점에 논리값 "0"을 갖는다. 따라서, 지연 펄스(177(B))는 동기 지연 클록(170)의 상방향 시프트가 타이밍 비교기(178a)의 클록 입력단에 입력되는 시점에 항상 논리값 "0"을 갖는다. 타이밍 비교기(178a)는 항상 논리값 "0"을 출력한다. 도 10에 도시된 평균부(198)에 의해 구해지는 평균 논리값은 이 시점에 "0"이 된다.

한편, 지연 펄스(177(C))는 시간 "t"에서 논리값 "0" 또는 "1" 중 하나를 갖는다. 동기 지연 클록(170)의 상방향 시프트가 타이밍 비교기(178a)에 입력되므로, 지연 펄스(177(C))는 상방향 시프트로 시작하여 "1"이 되지만, 타이밍 비교기(178a)의 출력은 논리값 "1" 또는 "0"이다. 타이밍 비교기(178a)의 출력은 일치하지 않으며 항상 "1" 또는 "0"이 아니다. 타이밍 비교기(178a)로부터 출력된 논리값의 평균값은 0 및 1 사이이다. 평균부(198)에 의해 구해진 평균값이 0 및 1 사이인 경우, 측정부(200)는 동기 지연 클록(170)의 지연 시간 및 지연 라인(176a)에 의해 발생된 시간이 거의 동일한지의 여부를 결정한다. 지연 소자의 최적 조합을 설정하기 위해 타이밍 비교기(178a)를 사용하여 0.3 내지 0.7의 평균 논리값을 구하는 것이 바람직하다. 평균 논리값이 약 0.5인 것이 더욱 바람직하다. 타이밍 비교기(178a)가 소정 출력 시점 중에서 동일 시점에 대해 논리값 "1" 또는 "0"을 출력하는 경우, 타이밍 비교기(178a)로부터의 평균 논리값은 0.5가 된다. 이후, 측정부(200)는 지연 라인(176a)의 지연 시간이 동기 지연 클록(170)의 소정 지연 시간과 동일한지의 여부를 결정한다. 상기와 같이 측정된 지연 라인(176a)의 지연 시간에 대한 데이터는 반도체 장치를 시험하는데 사용하기 위해 도 1에 도시된 바와 같이 메모리(196) 내에 저장된다.

전술한 바와 같이, 지연 펄스(177(A))가 타이밍 비교기(178a)에 입력되는 경우, 상기 타이밍 비교기(178a)로부터 출력되는 평균 논리값은 "0"이 된다. 평균 논리값이 "1" 또는 "0"이라는 것은 상기 지연 라인(176a)의 지연 소자의 조합에 의해 발생되는 지연 시간이 상기 동기 지연 클록(170)의 소정 지연 시간과 동일하지 않다는 것을 의미한다. 따라서, 지연 라인(176a)에 의해 발생된 지연 시간은 타이밍 비교기(178a)로부터 출력되는 평균 논리값이 0 및 1 사이, 바람직하게는 0.5가 되도록 지연 소자의 조합을 변경함으로써 조절될 수 있다.

도 10 및 도 11을 참조하여 설명된 바와 같이, 본 발명에 따른 지연 클록 생성 장치는 정확한 지연 시간을 갖는 동기 지연 클록(170)을 생성할 수 있다. 이 동기 지연 클록(170)을 사용하여, 소정 지연 시간을 각각 갖는 지연 소자의 조합이 설정되어 상기 지연 라인이 원하는 정확한 지연 시간을 갖게 된다. 이 실시예에서, 지연 라인(176a 내지 176n) 각각은 원하는 지연 시간을 가질 수 있으며, 따라서 복수의 지연 라인은 병렬 처리되도록 설정된다. 이 실시예에서, 정확한 지연 시간이 지연 라인에서 측정될 수 있다. 전술한 바와 같이, 본 발명에 따른 지연 시간을 측정하는 방법은 지연 라인의 지연 시간을 측정하기 위해 종래의 오실로스코프를 사용하여 지연 시간을 측정하는 방법에 비해, 저렴하게 고속으로 지연 시간을 측정할 수 있다.

지연 라인(176a 내지 176n)의 소정 지연 시간을 측정하는 방법의 제2 실시예가 이하 설명된다. 지연 시간을 측정하는 방법의 제2 실시예는 상기 지연 시간이 상기 지연 라인(176a)의 지연 시간을 동기 지연 클록(170)의 지연 시간과 일치시킴으로써 측정된다는 점에 특징이 있다.

지연 라인(176a)의 지연 시간은 지연 소자를 임의로 선택함으로써 설정된다. 기준 클록(34)이 지연 라인(176a)의 입력 단자에 제공된다. 링 발진기(50)는 소정 지연 시간을 갖는 지연 클록(70)을 발진시킨다. 상기 지연 클록(70)의 8-분주 클록인 동기 지연 클록(170)은 타이밍 비교기(178a)의 클록 입력단에 입력된다. 평균부(198)는 상기 타이밍 비교기(178a)로부터 출력되는 논리값의 평균을 구한다.

측정부(200)는 타이밍 비교기(178a)로부터 구해진 평균 논리값이 "0" 및 "1" 사이, 바람직하기로는 0.5인 경우, 임의로 선택된 지연 소자의 조합에 의해 발생되는 지연 시간이 동기 지연 클록(170)의 지연 시간과 동일한지의 여부를 결정한다. 한편, 측정부(200)는 타이밍 비교기(178a)로부터 구해진 평균 논리값이 "0" 또는 "1"인 경우, 임의로 선택된 지연 소자의 조합에 의해 발생되는 지연 시간이 동기 지연 클록(170)의 지연 시간과 동일하지 않은지 여부를 결정한다. 펄스 폭조절부(62)는 상기 지연 클록(70)의 지연 시간을 변경하기 위해, 평균부(198)에 의해 구해지는 평균 논리값에 기초하여 링 발진기(50)의 발진 주파수를 조절한다. 지연 클록(70)의 지연 시간은 타이밍 비교기(178a)로부터 구해진 평균 논리값이 "0" 및 "1" 사이일 때까지 연속적으로 조절된다. 측정부(200)는 타이밍 비교기(178a)로부터 구해진 평균 논리값이 "0" 및 "1" 사이인 경우, 임의로 선택된 지연 소자의 조합에 의해 발생되는 지연 시간이 동기 지연 클록(170)의 지연 시간과 동일한지의 여부를 결정한다. 소정 지연 시간을 발생시키는 지연 소자의 조합에 대한 데이터는 지연 라인(176) 각각에 대해 도 1에 도시된 메모리(196)의 소정 어드레스에 저장된다.

본 발명에 따르면, 반도체 시험 장치의 지연 라인(176)은 DUT의 특성에 따라 소정 지연 시간을 발생시킬 수 있다. 지연 클록 생성 장치 및/또는 본 발명에 따른 지연 시간 측정 장치를 포함하는 반도체 시험 장치는 정확한 지연 시간에서 DUT를 시험할 수 있다. 지연 표시 신호(36)가 타이밍 발생기(14) 내의 지연 라인을 통해 출력되지만, 상기 지연 표시 신호(36)는 본 발명에 따른 지연 클록 생성 장치에 의해 직접 생성될 수 있다.

본 발명에 따르면, 정확한 지연 시간을 갖는 지연 클록이 생성될 수 있다. 또한, 지연 라인의 정확한 지연 시간이 측정될 수 있다.

본 발명에 따르면, 정확한 지연 클록이 생성될 수 있다. 예를 들면, 본 발명에 따른 반도체 시험 장치의 지연 라인에 대한 지연 시간이 정확하게 측정될 수 있다.

본 발명이 예시적인 실시예에 의해 기술되었지만, 여러 변경 및 대안이 첨부되는 청구범위에 의해서만 한정되는 본 발명의 정신 및 범위를 벗어남이 없이 당업자에 의해 실시될 수 있다는 점이 이해되어야 한다.

본 발명에 따르면 병렬로 설정된 복수의 지연 라인의 지연 시간을 정확하게 측정할 수 있는 지연 시간 측정 장치 및 지연 시간을 측정하는 방법을 제공할 수 있다.

본 발명에 따르면 소정 지연 시간을 발생할 수 있는 지연 클록의 조합을 설정하는 방법을 제공할 수 있으며, 정확한 지연 시간을 갖는 지연 클록을 생성할 수 있는 지연 클록 생성 장치를 제공할 수 있다.

Claims

미리 정한 시간만큼 지연시킨 지연 클록(delay clock)을 생성하고, 기준 클록(standard clock)에 따라 동작하는 지연 클록 생성 장치로서,

a) 특정 주파수에서 발진하는 제1 클록을 생성하고 상기 지연 클록을 출력하는 발진기(oscillator),

b) 상기 제1 클록의 미리 정한 위치에 미리 정한 길이를 갖는 펄스를 삽입하고, 상기 펄스가 삽입된 상기 각 제1 클록에 대응하는 제2 클록을 출력하는 펄스 삽입부(pulse inserter), 그리고

c) 상기 기준 클록에서 제공된 제3 클록과 상기 제2 클록 사이의 타이밍 차이를 계산하고, 상기 계산된 타이밍 차이가 "0"이 아닐 경우 제어 전압을 생성하여 상기 발진부로 출력하여, 상기 발진부가 상기 제어 전압에 따라서 상기 특정 주파수를 변경하여 상기 지연 클록의 적정 타이밍을 설정하도록 하는 위상-록 유닛(phase-lock unit)

을 포함하는 지연 클록 생성 장치.
제1항에서,

상기 제1 클록에 동기하는 동기 시프트 클록과 상기 기준 클록에 동기하는 상기 동기 시프트 클록과 동일한 사이클을 갖는 동기 기준 클록 사이의 위상 차(phase difference)에 기초하여 상기 제3 클록 및 참조 시프트 클록을 출력하는 위상 비교기(phase comparator)를 추가로 포함하고,

상기 참조 시프트 클록은 상기 제1 클록 및 상기 제3 클록의 타이밍에 동기하는

지연 클록 생성 장치.
제2항에서,

상기 위상 비교기는 상기 동기 기준 클록 및 상기 동기 시프트 클록에 기초하여, 상기 제3 클록의 하방향 시프트 및 상기 참조 시프트 클록의 하방향 시프트가 서로 일치하도록 상기 제3 클록 및 상기 참조 시프트 클록을 출력하는 지연 클록 생성 장치.
제3항에서,

상기 펄스 삽입부가 상기 참조 시프트 클록의 하방향 시프트 및 다음 참조 시프트 클록의 상방향 시프트 사이에 상기 펄스를 삽입하는 지연 클록 생성 장치.
제4항에서,

상기 펄스 삽입부는 상기 펄스가 상기 기준 클록과 동기되도록 상기 참조 시프트 클록에 상기 펄스를 삽입하는 지연 클록 생성 장치.
제2항에서,

상기 기준 클록을 분주함으로써 상기 동기 기준 클록을 출력하는 동기 기준 클록 생성기, 그리고

상기 동기 시프트 클록이 상기 동기 기준 클록과 동일한 사이클을 갖도록 상기 시프트 클록을 분주함으로써 상기 동기 시프트 클록을 출력하는 동기 시프트 클록 생성기

를 추가로 포함하는 지연 클록 생성 장치.
제1항에서,

상기 참조 시프트 클록의 복수의 사이클 중에서 상기 펄스가 삽입될 사이클을 나타내는 위상 제어신호를 생성하는 위상 제어부를 추가로 포함하며,

상기 펄스 삽입부는 상기 위상 제어신호에 의해 나타나는 상기 참조 시프트 클록의 사이클에 상기 펄스를 삽입하는

지연 클록 생성 장치.
제7항에서,

상기 참조 시프트 클록의 복수의 사이클 내에 삽입되는 상기 펄스의 수에 기초하여, 상기 위상-록 유닛이 상기 발진기에 의해 발진되는 상기 제1 클록의 위상을 지연시키는 지연 클록 생성 장치.
제7항에서,

상기 위상-록 유닛이

상기 동기 기준 클록 펄스의 전위(electric potential)로부터, 상기 제2 클록의 펄스 전위를 감산함으로써 구해지는 감산 결과의 평균값을 출력하는 감산 회로(subtractor), 그리고

상기 감산 회로에 의한 상기 감산 결과의 평균값이 0이 되도록 상기 제2 클록의 펄스 폭을 조절하는 펄스 폭 조절부

를 포함하는

지연 클록 생성 장치.
제9항에서,

상기 발진기는 발진 주파수가 전원전압에 따라 변하는 링 발진기(ring oscillator)이며, 상기 펄스 폭 조절부는 상기 감산 회로에 의한 상기 감산 결과의 평균값에 기초하여 상기 링 발진기의 전원전압을 조절함으로써 상기 제2 클록의 펄스 폭을 조절하는 지연 클록 생성 장치.
제10항에서,

상기 링 발진기는 복수의 전자 회로와 함께 단일 칩 상에 장착되며,

상기 감산 회로의 상기 평균값에 기초하여 조절되는 상기 전원전압을 상기 복수의 전자 회로에 공급하는 전원전압부를 추가로 포함하는

지연 클록 생성 장치.
제9항에서,

상기 발진기는 발진 주파수가 제어된 전압에 기초하여 변하는 전압 제어형 발진기(voltage control type oscillator)이며,

상기 펄스 폭 조절부는 상기 감산 회로에 의한 상기 감산 결과의 평균값에 기초하여 상기 전압 제어형 발진기의 상기 제어된 전압을 조절함으로써, 상기 제2 클록의 펄스 폭을 조절하는

지연 클록 생성 장치.
제7항에서,

상기 위상 제어부는 상기 펄스가 상기 참조 시프트 클록 내의 상기 복수의 사이클의 시계열(time series)을 따라 확산시켜 삽입되도록 상기 위상 제어신호를 생성하는 지연 클록 생성 장치.
제13항에서,

상기 위상 제어부는

M 비트(M은 자연수)를 가지며, 상기 동기 기준 클록에 기초하여 출력값을 증가시키는 카운터,

(M+1) 비트를 가지며, 삽입될 상기 펄스의 수를 저장하는 삽입-펄스 설정 레지스터,

상기 카운터의 비트의 변화점을 각각 검출하는 복수의 변화점 검출부, 그리고

상기 삽입-펄스 설정 레지스터의 (M-n+1) 비트(n은 자연수)에 대응하는 레지스터 값, 및 상기 카운터의 n번째 비트에 대응하는 상기 변화점 검출부의 출력값을 각각 논리곱하는 복수의 앤드(AND) 회로

를 포함하며,

상기 위상 제어부는 상기 앤드 회로의 논리곱에 기초하여 상기 펄스가 삽입될 사이클을 표시하는

지연 클록 생성 장치.
기준 클록용 입력 단자 및 상기 기준 클록에 대해 소정 지연 시간을 갖는 지연 클록에 의해 동작되는 플립-플롭 회로의 데이터 입력단에 연결된 출력 단자를 포함하는 지연 라인의 지연 시간을 측정하는 방법으로서,

a) 상기 지연 라인에 대해 일정 지연 시간을 설정하는 단계,

b) 상기 일정 지연 시간이 설정되는 상기 지연 라인의 상기 입력 단자에 상기 기준 클록을 제공하는 단계,

c) 상기 지연 시간을 동기시키는 동기 지연 클록을 상기 플립-플롭 회로의 클록 입력단에 제공하는 단계,

d) 상기 플립-플롭 회로로부터 출력되는 출력 논리값을 평균하는 단계, 그리고

e) 상기 평균 출력 논리값에 기초하여 상기 지연 라인의 상기 일정 지연 시간을 측정하는 단계

를 포함하는 지연 라인의 지연 시간을 측정하는 방법.
제15항에서,

상기 측정 단계는 상기 평균 출력 논리값이 거의 0.5인 경우, 상기 지연 라인의 상기 일정 지연 시간이 상기 지연 클록의 소정 지연 시간과 동일한지의 여부를 결정하는 지연 라인의 지연 시간을 측정하는 방법.
지연 라인의 지연 시간을 측정하는 지연 시간 측정 장치로서,

a) 기준 클록에 대해 소정 지연 시간을 갖는 지연 클록을 생성하는 지연 클록 생성 수단,

b) 상기 클록을 상기 지연 라인에 제공하는 기준 클록 제공 수단,

c) 상기 지연 라인에 의해 상기 기준 클록을 지연시킴으로써 구해지는 지연 펄스의 에지(edge) 및 상기 지연 클록을 동기시키는 동기 지연 클록의 에지를 비교하며, 상기 비교된 결과를 논리값 "0" 또는 "1"로 출력하는 타이밍 비교기,

d) 상기 타이밍 비교기로부터 출력되는 상기 비교된 결과의 평균값을 생성하는 평균 수단, 그리고

e) 상기 평균 수단에 의해 생성되는 상기 평균값에 기초하여 상기 지연 라인의 지연 시간을 측정하는 측정 수단

을 포함하는 지연 시간 측정 장치.
제17항에서,

상기 타이밍 비교기가 상기 지연 펄스가 입력되는 데이터 입력단 및 상기 동기 지연 클록이 입력되는 클록 입력단을 구비하는 플립-플롭 회로를 포함하는 지연 시간 측정 장치.
제17항에서,

상기 측정 수단은 상기 평균값이 거의 0.5인 경우, 상기 지연 라인의 지연 시간이 상기 지연 클록의 소정 지연 시간과 동일한지의 여부를 결정하는 지연 시간 측정 장치.