JPH1114714A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH1114714A JPH1114714A JP9166760A JP16676097A JPH1114714A JP H1114714 A JPH1114714 A JP H1114714A JP 9166760 A JP9166760 A JP 9166760A JP 16676097 A JP16676097 A JP 16676097A JP H1114714 A JPH1114714 A JP H1114714A
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- calibration
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Abstract
(57)【要約】
【課題】 本発明は、ＰＬＬ回路によりてい倍した周期
的なクロックが容易にキャリブレーションできる半導体
試験装置を提供する。 【解決手段】 ＰＬＬ回路によりてい倍した周期的なク
ロックを使用する半導体試験装置において、前記ＰＬＬ
回路の出力とＨ（High）レベルとをセレクトするセレク
ト手段と、該セレクト手段の出力をゲート信号によって
通過させるゲート手段と、該ゲート手段のゲート信号を
形成するゲート信号形成手段とを具備している解決手
段。
的なクロックが容易にキャリブレーションできる半導体
試験装置を提供する。 【解決手段】 ＰＬＬ回路によりてい倍した周期的なク
ロックを使用する半導体試験装置において、前記ＰＬＬ
回路の出力とＨ（High）レベルとをセレクトするセレク
ト手段と、該セレクト手段の出力をゲート信号によって
通過させるゲート手段と、該ゲート手段のゲート信号を
形成するゲート信号形成手段とを具備している解決手
段。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路により
てい倍した周期的クロックを使用した半導体試験装置に
関する。
てい倍した周期的クロックを使用した半導体試験装置に
関する。
【０００２】
【従来の技術】従来技術の半導体試験装置例について、
図４〜図８を参照して説明する。図６に示すように、従
来装置の試験信号発生部の要部は、クロック発生器１０
と、タイミングジェネレータ２０、２１と、フォーマッ
トコントロール３０、３１と、ドライバ４０、４１と、
ＰＬＬ回路６０とパフォーマンスボード５０とで構成
し、パフォーマンスボード５０に搭載した被試験デバイ
スのＤＵＴ５１を試験している。
図４〜図８を参照して説明する。図６に示すように、従
来装置の試験信号発生部の要部は、クロック発生器１０
と、タイミングジェネレータ２０、２１と、フォーマッ
トコントロール３０、３１と、ドライバ４０、４１と、
ＰＬＬ回路６０とパフォーマンスボード５０とで構成
し、パフォーマンスボード５０に搭載した被試験デバイ
スのＤＵＴ５１を試験している。
【０００３】一般に、被試験デバイスは、試験するデー
タの周波数とクロックの周波数とは同じであることが多
いが、被試験デバイスによってはデータの周波数よりも
クロックの周波数を高くして試験する場合もある。例え
ば、データの周波数が５０ＭＨｚ（周期２０ｎｓ）のと
き、クロックの周波数が１００ＭＨｚ（周期１０ｎｓ）
または２００ＭＨｚ（周期５ｎｓ）とする場合である。
タの周波数とクロックの周波数とは同じであることが多
いが、被試験デバイスによってはデータの周波数よりも
クロックの周波数を高くして試験する場合もある。例え
ば、データの周波数が５０ＭＨｚ（周期２０ｎｓ）のと
き、クロックの周波数が１００ＭＨｚ（周期１０ｎｓ）
または２００ＭＨｚ（周期５ｎｓ）とする場合である。
【０００４】そして、図７に示すタイミングチャートを
参照して各構成要素の動作について説明する。
参照して各構成要素の動作について説明する。
【０００５】クロック発生器１０は、図７の（ａ）に示
すように、半導体試験装置の基準周波数のクロック１０
０を発生する。
すように、半導体試験装置の基準周波数のクロック１０
０を発生する。
【０００６】タイミングジェネレータ（Timing Generat
or）２０は、クロック１００によりストローブ等のタイ
ミング信号を発生する。
or）２０は、クロック１００によりストローブ等のタイ
ミング信号を発生する。
【０００７】フォーマットコントロール（Format Contr
ol）３０は、図７の（ｂ）に示すように、タイミング信
号と論理データとで波形整形した試験データ２００を出
力する。
ol）３０は、図７の（ｂ）に示すように、タイミング信
号と論理データとで波形整形した試験データ２００を出
力する。
【０００８】ドライバ（Driver）４０、４１は、信号を
被試験デバイスのＤＵＴへ印加する所望の電圧に増幅す
る。
被試験デバイスのＤＵＴへ印加する所望の電圧に増幅す
る。
【０００９】パフォマンスボードは、半導体試験装置と
ＤＵＴとのインタフェースとなるボードで信号のやりと
りをおこなう。
ＤＵＴとのインタフェースとなるボードで信号のやりと
りをおこなう。
【００１０】一方、クロック１００は、タイミングジェ
ネレータ２１と、フォーマットコントロール３１とで波
形整形したクロックを、ＰＬＬ回路６０で所望の周波数
にてい倍している。例えば、図７の（ｃ）にクロック１
００を２てい倍したクロック３００を示し、図７の
（ｄ）に４てい倍したクロック３００を示す。
ネレータ２１と、フォーマットコントロール３１とで波
形整形したクロックを、ＰＬＬ回路６０で所望の周波数
にてい倍している。例えば、図７の（ｃ）にクロック１
００を２てい倍したクロック３００を示し、図７の
（ｄ）に４てい倍したクロック３００を示す。
【００１１】ここで、ＰＬＬ（Phase-Locked Loop ）回
路は、図４に示すように、電圧制御発振器ＶＣＯ６３の
発振周波数と位相とが、入力信号Ｆｉの周波数と位相と
に一致するように位相比較器６１で位相差を検出して、
ＬＰＦ６２で位相差に比例した平均電圧でＶＣＯ６３の
制御電圧としてフィードバックして発振する回路であ
る。また、発振周波数Ｆｏは、ＶＣＯ６３の出力を分周
器６４で１／ｎに分周して、入力信号Ｆｉと比較するこ
とにより、ｎてい倍したｎＦｉの周波数が得られる。
路は、図４に示すように、電圧制御発振器ＶＣＯ６３の
発振周波数と位相とが、入力信号Ｆｉの周波数と位相と
に一致するように位相比較器６１で位相差を検出して、
ＬＰＦ６２で位相差に比例した平均電圧でＶＣＯ６３の
制御電圧としてフィードバックして発振する回路であ
る。また、発振周波数Ｆｏは、ＶＣＯ６３の出力を分周
器６４で１／ｎに分周して、入力信号Ｆｉと比較するこ
とにより、ｎてい倍したｎＦｉの周波数が得られる。
【００１２】そして、ＰＬＬ回路６０のてい倍数を所望
の値に設定することで、データの周波数よりも高い周波
数のクロックで被試験デバイスを試験することができ
る。しかし、ＰＬＬ回路６０は、てい倍数が異なると、
ＰＬＬ回路６０自体の遅延時間（Ｔｐｄ）も変動する。
例えば、遅延時間Ｔｐｄの規格が１ｎｓ±５００ｐｓの
ＰＬＬ回路の場合、２てい倍のとき０．８ｎｓで、４て
い倍のとき１．２ｎｓとなることがある。
の値に設定することで、データの周波数よりも高い周波
数のクロックで被試験デバイスを試験することができ
る。しかし、ＰＬＬ回路６０は、てい倍数が異なると、
ＰＬＬ回路６０自体の遅延時間（Ｔｐｄ）も変動する。
例えば、遅延時間Ｔｐｄの規格が１ｎｓ±５００ｐｓの
ＰＬＬ回路の場合、２てい倍のとき０．８ｎｓで、４て
い倍のとき１．２ｎｓとなることがある。
【００１３】次に、半導体試験装置のタイミング精度を
向上させるためにおこなうキャリブレーションについて
説明する。従来、タイミングのキャリブレーションは、
図８に示すように、パフォーマンスボードに替えて診断
用ボード５２を搭載して、試験データとクロックとをス
イッチ５３で切り換えて出力している。
向上させるためにおこなうキャリブレーションについて
説明する。従来、タイミングのキャリブレーションは、
図８に示すように、パフォーマンスボードに替えて診断
用ボード５２を搭載して、試験データとクロックとをス
イッチ５３で切り換えて出力している。
【００１４】そして、スイッチ５３の出力をコンパレー
タ９０に受けて、図５に示すように、ストローブのタイ
ミングを変化させて比較電圧での変化点をサーチしてい
る。
タ９０に受けて、図５に示すように、ストローブのタイ
ミングを変化させて比較電圧での変化点をサーチしてい
る。
【００１５】ここで、コンパレータ（Comparator）と
は、ＤＵＴの出力信号を比較電圧で比較判断する回路で
ある。
は、ＤＵＴの出力信号を比較電圧で比較判断する回路で
ある。
【００１６】また、デジタルコンペア（Digital Compar
e ）９１は、コンパレータ９０での比較結果と期待値の
論理データとを比較し、合否（Pass/Fail ）の判定をす
る回路である。
e ）９１は、コンパレータ９０での比較結果と期待値の
論理データとを比較し、合否（Pass/Fail ）の判定をす
る回路である。
【００１７】そして、タイミングのキャリブレーション
は、合否の変化点の時間をサーチして求め、タイミング
ジェネレータ２１における信号の遅延時間を変化させて
タイミングの補正をおこなう。しかし、ＰＬＬ回路によ
りてい倍したクロックは、周期信号のみ出力可能なの
で、どのクロックパルスのエッジをキャリブレーション
をするか判別が困難である。
は、合否の変化点の時間をサーチして求め、タイミング
ジェネレータ２１における信号の遅延時間を変化させて
タイミングの補正をおこなう。しかし、ＰＬＬ回路によ
りてい倍したクロックは、周期信号のみ出力可能なの
で、どのクロックパルスのエッジをキャリブレーション
をするか判別が困難である。
【００１８】
【発明が解決しようとする課題】上記説明のように、Ｐ
ＬＬ回路を使用したクロックは、周期信号のみ出力可能
なので、どのクロックパルスのエッジでキャリブレーシ
ョンをするか判別が困難である。そこで、本発明は、こ
うした問題に鑑みなされたもので、その目的は、ＰＬＬ
回路によりてい倍した周期的なクロックが容易にキャリ
ブレーションできる半導体試験装置を提供することにあ
る。
ＬＬ回路を使用したクロックは、周期信号のみ出力可能
なので、どのクロックパルスのエッジでキャリブレーシ
ョンをするか判別が困難である。そこで、本発明は、こ
うした問題に鑑みなされたもので、その目的は、ＰＬＬ
回路によりてい倍した周期的なクロックが容易にキャリ
ブレーションできる半導体試験装置を提供することにあ
る。
【００１９】
【課題を解決するための手段】即ち、上記目的を達成す
るためになされた本発明の第１は、ＰＬＬ回路によりて
い倍した周期的クロックを使用した半導体試験装置にお
いて、該周期的クロックのキャリブレーション手段を設
けたことを特徴とした半導体試験装置を要旨としてい
る。
るためになされた本発明の第１は、ＰＬＬ回路によりて
い倍した周期的クロックを使用した半導体試験装置にお
いて、該周期的クロックのキャリブレーション手段を設
けたことを特徴とした半導体試験装置を要旨としてい
る。
【００２０】また、上記目的を達成するためになされた
本発明の第２は、ＰＬＬ回路によりてい倍した周期的ク
ロックを使用した半導体試験装置において、前記ＰＬＬ
回路の出力またはＨ（High）レベルを選択するセレクト
手段と、該セレクト手段の出力をゲート信号によって通
過させるゲート手段と、該ゲート手段のゲート信号を整
形するゲート信号整形手段と、を具備してＰＬＬ回路の
周期的クロックのキャリブレーションができることを特
徴とした半導体試験装置を要旨としている。
本発明の第２は、ＰＬＬ回路によりてい倍した周期的ク
ロックを使用した半導体試験装置において、前記ＰＬＬ
回路の出力またはＨ（High）レベルを選択するセレクト
手段と、該セレクト手段の出力をゲート信号によって通
過させるゲート手段と、該ゲート手段のゲート信号を整
形するゲート信号整形手段と、を具備してＰＬＬ回路の
周期的クロックのキャリブレーションができることを特
徴とした半導体試験装置を要旨としている。
【００２１】そして、上記目的を達成するためになされ
た本発明の第３は、ＰＬＬ回路の各てい倍数ごとのキャ
リブレーションデータをデータテーブルに記憶して、キ
ャリブレーション時に参照できるようにしたことを特徴
とした本発明の第１又は２記載の半導体試験装置を要旨
としている。
た本発明の第３は、ＰＬＬ回路の各てい倍数ごとのキャ
リブレーションデータをデータテーブルに記憶して、キ
ャリブレーション時に参照できるようにしたことを特徴
とした本発明の第１又は２記載の半導体試験装置を要旨
としている。
【００２２】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００２３】
【実施例】本発明の実施例について、図１〜図５を参照
して説明する。本発明の半導体試験装置の試験信号発生
部の要部は、図１に示すように、クロック発生器１０
と、タイミングジェネレータ２０、２１と、フォーマッ
トコントロール３０、３１と、ドライバ４０、４１と、
ＰＬＬ回路６０と、パフォーマンスボード５０との従来
構成に、タイミングジェネレータ２２と、フォーマット
コントロール３２と、セレクタ７０と、ＡＮＤゲート８
０とを追加して構成し、被試験デバイスのＤＵＴ５１を
試験している。
して説明する。本発明の半導体試験装置の試験信号発生
部の要部は、図１に示すように、クロック発生器１０
と、タイミングジェネレータ２０、２１と、フォーマッ
トコントロール３０、３１と、ドライバ４０、４１と、
ＰＬＬ回路６０と、パフォーマンスボード５０との従来
構成に、タイミングジェネレータ２２と、フォーマット
コントロール３２と、セレクタ７０と、ＡＮＤゲート８
０とを追加して構成し、被試験デバイスのＤＵＴ５１を
試験している。
【００２４】次に、図２に示すタイミングチャートを参
照して、本発明の半導体試験装置のキャリブレーション
の動作について説明する。但し、従来と同じ構成要素
は、従来と同様の動作なので説明を省略する。また、試
験データ２００と、ＰＬＬ回路６０の出力であるクロッ
ク３００とは従来と同様であり、図２の（ａ）〜（ｄ）
にタイミングチャートを示す。本発明ではクロック３０
０の出力は、セレクタ７０と、ＡＮＤゲート８０とを介
してドライバ４１に入力している。
照して、本発明の半導体試験装置のキャリブレーション
の動作について説明する。但し、従来と同じ構成要素
は、従来と同様の動作なので説明を省略する。また、試
験データ２００と、ＰＬＬ回路６０の出力であるクロッ
ク３００とは従来と同様であり、図２の（ａ）〜（ｄ）
にタイミングチャートを示す。本発明ではクロック３０
０の出力は、セレクタ７０と、ＡＮＤゲート８０とを介
してドライバ４１に入力している。
【００２５】セレクタ７０は、一方がクロック３００
で、他方がＨ（High）レベルに固定されて、どちらかを
選択して出力できる。ＡＮＤゲート８０は、ゲート信号
４００により、クロック３００から所望のクロックパル
スを通過出力している。
で、他方がＨ（High）レベルに固定されて、どちらかを
選択して出力できる。ＡＮＤゲート８０は、ゲート信号
４００により、クロック３００から所望のクロックパル
スを通過出力している。
【００２６】ゲート信号４００は、クロック発生器１０
と、タイミングジェネレータ２２と、フォーマットコン
トロール３２とで形成している。
と、タイミングジェネレータ２２と、フォーマットコン
トロール３２とで形成している。
【００２７】さらに、図２の（ｄ）、（ｅ）、（ｆ）に
示すように、４てい倍のクロック３００から単発パルス
の立ち上がりをキャリブレーションする場合について説
明する。例えば、４てい倍のクロック３００の立ち上が
りであるｔ点のエッジをキャリブレーションするゲート
信号４００の立ち上がりのｓ点は、下記式（１）の範囲
となる。 ｑ＜ｓ＜ｔ ・・・・（１）
示すように、４てい倍のクロック３００から単発パルス
の立ち上がりをキャリブレーションする場合について説
明する。例えば、４てい倍のクロック３００の立ち上が
りであるｔ点のエッジをキャリブレーションするゲート
信号４００の立ち上がりのｓ点は、下記式（１）の範囲
となる。 ｑ＜ｓ＜ｔ ・・・・（１）
【００２８】また、ゲート信号４００の立ち下がりのｖ
点は、下記式（２）の範囲で、且つ出力する単発パルス
５００のパルス幅はキャリブレーションに必要な最小パ
ルス幅以上とする。 ｔ＜ｖ＜ｗ ・・・・（２） 但し、４てい倍のクロック３００は、ＰＬＬ回路６０の
遅延時間Ｔｐｄ２があるので、その誤差範囲により制限
される。
点は、下記式（２）の範囲で、且つ出力する単発パルス
５００のパルス幅はキャリブレーションに必要な最小パ
ルス幅以上とする。 ｔ＜ｖ＜ｗ ・・・・（２） 但し、４てい倍のクロック３００は、ＰＬＬ回路６０の
遅延時間Ｔｐｄ２があるので、その誤差範囲により制限
される。
【００２９】そして、ゲート信号４００により通過した
単発パルス５００がＡＮＤゲート８０からドライバ４１
に出力される。
単発パルス５００がＡＮＤゲート８０からドライバ４１
に出力される。
【００３０】次に、キャリブレーションの方法について
説明する。クロックのキャリブレーションは、図３に示
すように、従来と同様にパフォーマンスボードの替わり
に診断用ボード５２を搭載して、スイッチ５３でクロッ
ク側２に切り換えて出力している。
説明する。クロックのキャリブレーションは、図３に示
すように、従来と同様にパフォーマンスボードの替わり
に診断用ボード５２を搭載して、スイッチ５３でクロッ
ク側２に切り換えて出力している。
【００３１】周期的なクロック３００はセレクタ７０で
選択して出力する。そして、ゲート信号４００と、クロ
ック３００をＡＮＤゲート８０で通過した単発パルス５
００のキャリブレーションをおこなう。
選択して出力する。そして、ゲート信号４００と、クロ
ック３００をＡＮＤゲート８０で通過した単発パルス５
００のキャリブレーションをおこなう。
【００３２】スイッチ５３の出力をコンパレータ９０に
受けて、図５に示すように、ストローブのタイミングを
変化させて比較電圧での変化点をサーチしている。ま
た、デジタルコンペア９１は、コンパレータ９０での比
較結果と期待値の論理データとを比較し、合否の判定を
する。
受けて、図５に示すように、ストローブのタイミングを
変化させて比較電圧での変化点をサーチしている。ま
た、デジタルコンペア９１は、コンパレータ９０での比
較結果と期待値の論理データとを比較し、合否の判定を
する。
【００３３】そして、タイミングのキャリブレーション
は、合否の変化点の時間を求め、タイミングジェネレー
タ２１における信号の遅延時間を変化させてタイミング
の補正をおこなう。さらに、ＰＬＬ回路６０のてい倍数
を変化させたときの各遅延時間Ｔｐｄの補正データをデ
ータテーブルに記憶させて、同様に補正することにより
周期クロックのキャリブレーションが行える。
は、合否の変化点の時間を求め、タイミングジェネレー
タ２１における信号の遅延時間を変化させてタイミング
の補正をおこなう。さらに、ＰＬＬ回路６０のてい倍数
を変化させたときの各遅延時間Ｔｐｄの補正データをデ
ータテーブルに記憶させて、同様に補正することにより
周期クロックのキャリブレーションが行える。
【００３４】ところで、本実施例ではゲート信号で取り
出すクロックパルスは単発パルスとして説明したが、ゲ
ートの幅を広くして複数のパルスを取り出してバースト
波のクロックとして出力することも同様に実施できる。
また、セレクタ７０でＨ（High）レベルを選択し、ＡＮ
Ｄゲート８０で通過したゲート信号４００を出力して、
ゲート信号４００自体のキャリブレーションも同様に実
施できる。
出すクロックパルスは単発パルスとして説明したが、ゲ
ートの幅を広くして複数のパルスを取り出してバースト
波のクロックとして出力することも同様に実施できる。
また、セレクタ７０でＨ（High）レベルを選択し、ＡＮ
Ｄゲート８０で通過したゲート信号４００を出力して、
ゲート信号４００自体のキャリブレーションも同様に実
施できる。
【００３５】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
ＰＬＬ回路を使用した周期的なクロックから、所望のク
ロックパルスを取り出せるようにしたので、周期的なク
ロックでもタイミングのキャリブレーションが容易にで
きる効果が大である。また、ＰＬＬ回路のてい倍数を変
化させたときでもデータテーブルによりキャリブレーシ
ョンが可能になり、位相精度を向上させた周波数の異な
るクロックが容易に発生できる効果がある。
施され、以下に記載されるような効果を奏する。即ち、
ＰＬＬ回路を使用した周期的なクロックから、所望のク
ロックパルスを取り出せるようにしたので、周期的なク
ロックでもタイミングのキャリブレーションが容易にで
きる効果が大である。また、ＰＬＬ回路のてい倍数を変
化させたときでもデータテーブルによりキャリブレーシ
ョンが可能になり、位相精度を向上させた周波数の異な
るクロックが容易に発生できる効果がある。
【図１】本発明の半導体試験装置のブロック図である。
【図２】本発明の半導体試験装置のタイミングチャート
である。
である。
【図３】本発明の半導体試験装置のキャリブレーション
のブロック図である。
のブロック図である。
【図４】ＰＬＬ回路のブロック図である。
【図５】波形の変化点の時間を求める図である。
【図６】従来の半導体試験装置のブロック図である。
【図７】従来の半導体試験装置のタイミングチャートで
ある。
ある。
【図８】従来の半導体試験装置のキャリブレーションの
ブロック図である。
ブロック図である。
１０ クロック発生器 ２０、２１、２２ タイミングジェネレータ ３０、３１、３２ フォーマットコントロール ４０、４１ ドライバ ５０ パフォマンスボード ５１ ＤＵＴ ５２ 診断用ボード ５３ スイッチ ６０ ＰＬＬ回路 ７０ セレクタ ８０ ＡＮＤゲート ９０ コンパレータ ９１ デジタルコンペア
Claims (3)
- 【請求項１】 ＰＬＬ回路によりてい倍した周期的クロ
ックを使用した半導体試験装置において、該周期的クロ
ックのキャリブレーション手段を設けたことを特徴とし
た半導体試験装置。 - 【請求項２】 ＰＬＬ回路によりてい倍した周期的クロ
ックを使用した半導体試験装置において、 前記ＰＬＬ回路の出力またはＨ（High）レベルを選択す
るセレクト手段と、 該セレクト手段の出力をゲート信号によって通過させる
ゲート手段と、 該ゲート手段のゲート信号を形成するゲート信号形成手
段と、 を具備してＰＬＬ回路の周期的クロックのキャリブレー
ションができることを特徴とした半導体試験装置。 - 【請求項３】 ＰＬＬ回路の各てい倍数ごとのキャリブ
レーションデータをデータテーブルに記憶して、キャリ
ブレーション時に参照できるようにしたことを特徴とし
た請求項１又は２記載の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166760A JPH1114714A (ja) | 1997-06-24 | 1997-06-24 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9166760A JPH1114714A (ja) | 1997-06-24 | 1997-06-24 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1114714A true JPH1114714A (ja) | 1999-01-22 |
Family
ID=15837214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9166760A Withdrawn JPH1114714A (ja) | 1997-06-24 | 1997-06-24 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1114714A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003042709A1 (fr) * | 2001-11-13 | 2003-05-22 | Advantest Corporation | Generateur de synchronisation et appareil d'essai |
| WO2003062843A1 (fr) * | 2002-01-18 | 2003-07-31 | Advantest Corporation | Testeur |
| JP2005159963A (ja) * | 2003-11-28 | 2005-06-16 | Advantest Corp | 高周波遅延回路、及び試験装置 |
| DE112007003424T5 (de) | 2007-03-27 | 2010-01-21 | Advantest Corp. | Prüfgerät |
| JP2010261863A (ja) * | 2009-05-08 | 2010-11-18 | Advantest Corp | 試験装置および試験方法 |
-
1997
- 1997-06-24 JP JP9166760A patent/JPH1114714A/ja not_active Withdrawn
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