JP4105966B2 - 演算型連続周波数可変発振回路 - Google Patents
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Description
【０００１】
【産業の属する技術分野】
本発明は、信号発生部における基準信号をリアルタイムに連続的に周波数を可変させる半導体検査装置に関するものである。
【０００２】
【従来の技術】
従来技術による可変周波数発振回路としては例えば、第４図、第５図あるいは第６図に示すようなものがある。第４図の可変周波数発振回路は原発振器としての水晶発振器４０、可変分周比設定器４１及び分周カウンタ４２よりなり、分周カウンタ４２により水晶発振器４０より出力される一定周波数を可変分周比設定器４１に可変設定される分周比で分周して所望の出力周波数を得るようになっている。
【０００３】
第５図の可変周波数発振回路は電圧可変設定部５０及び電圧制御発振器(ＶＣＯ)５１よりなり、電圧可変設定部５０によりＶＣＯ５１の制御電圧を可変設定して所望の出力周波数を得るものである。
【０００４】
また、第６図の可変周波数発振器は水晶発振器６０、分周器６１、位相比較器６２、ローパスフィルタ(ＬＰＦ)６３、ＶＣＯ６４、分周カウンタ６５及び可変分周比設定器６６等からなる所謂ＰＬＬ(フェーズロックドループ)型のもので、水晶発振器６０の源発周波数を分周器６１で分周して得た基準周波数fγの信号と、出力周波数f0を可変分周比設定器６６により可変設定される分周比Ｎで分周する分周カウンタ６５の出力周波数f0／Ｎの信号との位相差に応じた直流制御電圧を位相比較器６２及びＬＰＦ６３で得、その制御電圧によってＶＣＯ６４よりf0＝Ｎ・fγなる出力周波数を得るようになっている。
【０００５】
他方、例えば、第７図に示すようなリング発振型可変周波数発振回路が開示されている。この回路は２個（任意の偶数個）のＮＯＴ回路７１、７２よりなる第１の相反転回路群７３と、これに直列に接続され２個（任意の偶数個）のＮＯＴ回路７４、７５が直列接続されてなる第２の位相反転回路群７３と、上記第１の位相反転回路群と閉ループを成すように接続され、所定の制御信号（例えば“１”信号)の入力により上記第１の位相反転回路群と共にリング発振器を構成する位相反転機能を有する第１のゲート回路（ＮＡＮＤ回路７６）と、上記第１、第２の位相反転回路群の直列回路と閉ループを成すように接続され、所定の制御信号(例えば“０”信号)でこれらの位相反転回路群と共にリング発振器を構成する第２ゲート回路（ＮＡＮＤ回路７７)とを設け、制御信号入力Ｉを“０”または“１”の間で切り換えることによりリング発振器を構成する位相反転回路（ＮＯＴ回路）の数（図示例では３個または５個）を切り換え、これによって出力信号Ｏの周波数を切り換えるようにしたものである（特許文献１）。
【０００６】
また、例えば、第８図に示すような可変周波数発振回路が開示されている。この回路は遅延回路群と制御部とからなり、前記遅延回路群は入力端子と出力端子とを有し、その入力端子に入力されたパルス信号を出力端子へ通過させる際、通過するパルス信号を制御部によって設定された遅延時間だけ遅延する複数の遅延回路とその遅延回路の各出力端子と接続され、その接続された複数の遅延回路の出力を論理和出力し、その論理和出力が前記遅延回路の各入力端子と接続された出力ＯＲ回路とで構成され、一方、制御部は、上記各遅延回路のパルス通過動作を所定の順序で順次切替えて許容し、その切替えを繰り返すと共に、1つの遅延回路の動作中は、他の遅延回路の動作を禁止し、かつ、その動作を禁止した遅延回路に次回の遅延時間を設定する構成を採用したものである（特許文献２）。
【特許文献１】
特公昭５３−１３９４１号公報
【特許文献２】
特公平６−１０３８３３号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のような従来技術による可変周波数発振器にあって、第４図の場合は、分周カウンタを使用するため、周波数を変化させる際のパルスのつながりは良いが、周波数を分周比の設定ステップ単位に応じて間隔的にしか変化させることができず、この間隔を小さくすると周波数の可変範囲が狭くなり、可変範囲を広くすると周波数間隔が粗くなるという問題があった。
【０００８】
また、第５図の場合は、周波数を無段階で変化させることができるものの、電圧可変設定部５０の可変抵抗器等でＶＣＯ５１の制御電圧を変化させるため、これによって周波数を例えばｆ→ｆ’ヘ変化させる際に出力パルスの周波数がｆ→ｆ’ヘ直接切り替らず、ｆからｆ’での途中の周波数が出力されるため、パルスの周期が連続的に切り替わらずパルスのつながりが悪いという欠点がある。
【０００９】
また、第６図のＰＬＬ型発振器の場合は、上記第５図のＶＣＯ５１の動作をより安定させたような発振回路であるが、やはり分周カウンタを使用するため上記第４図の発振器同様の欠点がある他、周波数を変化させる際出力パルスの周期が連続的に切り替わらずパルスのつながりが悪く、このような欠点を解消するための特別な回路手段を必要とし、そのため、回路が複雑かつ高価になるという問題があった。
【００１０】
また、第７図に示すような従来技術によるリング発振型可変周波数発振回路の場合は、リングを構成する位相反転回路の数及び各位相反転回路の遅延時間によって発振周波数が固定的に決定されてしまうため、得られる周波数の数が極めて限定される上、周波数を連続的に切り換えることが不可能であるという問題がある。
【００１１】
これに対し、第８図に示すような可変周波数発振回路の場合は、原理的には連続的にしかも円滑に発振周波数を変化させることが可能であるが、自己発振型遅延回路であるため、出力周波数の精度が低いという問題、遅延時間の調整が困難であるという問題がある。
また、動作周波数を上げるためには、回路構成（プリント基板、部品）の変更が必要であるという問題がある。
【００１２】
そこで、この発明の課題は、周波数を広範囲にわたって連続的にしかも円滑に変化させ、かつ、遅延時間の調整を簡易に行うことが可能な可変周波数発振回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決するため、第１の発明では、一定周期のクロックによりパルス信号を発生するクロック発振回路１と、クロック発振回路１が出力したパルス信号を主制御回路３、ＡＮＤ回路４、５に分配するクロック分配回路２と、入力されたパルス信号の内、主制御回路３からの制御信号に従って特定のパルスのみを遅延回路６、７に出力する複数のＡＮＤ回路４、５と、入力されたパルス信号を主制御回路３によって設定された遅延時間Ｄ(n)だけ遅延してＯＲ回路８に出力する複数の遅延回路６、７と、入力されたパルス信号を論理和出力するＯＲ回路８と、クロック発振回路１から入力されたパルス信号と予め設定された周波数情報とから演算した制御情報を記憶する演算用メモリを有する主制御回路３と、を備え、前記主制御回路３は、前記ＡＮＤ回路４、５のパルス通過動作を所定の順序で切り替えて許容し、その切り替えを繰り返すと共に、１つのＡＮＤ回路４、５の動作中は、他のＡＮＤ回路４、５の動作を禁止し、かつ、主制御回路３の有する演算用メモリの制御情報に基づきその動作を禁止したＡＮＤ回路に接続された遅延回路６、７に次回の遅延時間Ｄ(n+1)を設定する構成を採用したのである。
【００１４】
また、その際、第２の発明では、前記クロック分配回路２から入力されたパルス信号の内、主制御回路３からの制御信号に従って特定のパルスのみを基準計測器１０に出力する基準信号用ＡＮＤ回路９と、上記各遅延回路６、７、及び基準信号用ＡＮＤ回路９の出力パルスを測定する基準計測器１０と、その測定結果に基づいて遅延補正値を演算するＣＰＵ１１と、を設け、前記主制御回路３は、遅延補正値記憶用のメモリを有し、該メモリにＣＰＵ１１が演算した遅延補正値を書き込む構成を採用したのである。
【００１５】
また、その際、第３の発明では、前記主制御回路３は、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅ Ｇａｔe Ａｒｒａｙ）である構成を採用としたのである。
【００１６】
【作用】
このように構成される第１の発明では、市販の精度の良いクロックを基準ベースクロックとして使用することにより、自己発振型の回路と比べ、誤差の少ないパルス信号を出力することができる。また、従来のリング発振型可変周波数回路においてはそれぞれの遅延回路の誤差が他の遅延回路の発振精度に影響するため、回路設計、遅延時間の調整が困難であるという問題があったが、各遅延回路を切り替えて動作させることにより他の遅延回路の発振精度に影響されるという問題も解決される。
【００１７】
また、このように構成される第２の発明では、市販の精度の良いクロックを基準に遅延量を算出することにより、自己発振型の補正回路における出力周波数の精度が低いという問題、遅延時間の調整が困難であるという問題が解決される。
【００１８】
また、このように構成される第３の発明では、主制御回路３をＦＰＧＡにすることにより、同等機能の回路と比べプリント基板上面積、使用部品を削減することが可能となる。
更にまた、主制御回路３をＦＰＧＡとしない回路構成においては、動作周波数を上げるために回路構成（プリント基板、部品）の変更が必要であるが、本発明では基準となるクロック発振回路１の周波数、ＦＰＧＡ内回路の変更のみで対応が可能となる。
【００１９】
【発明の実施の形態】
本発明の実施の形態を図１を用いて説明する。
クロック１は、一定周波数のパルス信号を発振する回路であり、精度の良いものであればその発振方式を問わない。クロック１の出力端子はクロック分配回路２に接続されている。
クロック分配回路２はクロック発振回路１から入力されたパルス信号を主制御回路３、ＡＮＤ回路４、５、及び基準信号用ＡＮＤ回路９へ分配する。
ＡＮＤ回路４、５は入力端子と出力端子を備え、その入力端子に入力されたパルス信号を出力端子へ通過させる際に、主制御回路３からの制御信号に従って、特定のパルスのみを出力端子に接続された遅延回路６、７に出力する。
なお、ＡＮＤ回路４、５は遅延回路６、７に渡すクロック信号をマスクすることを目的として配置されたものであり、同様の目的を達することができるものであれば必ずしもＡＮＤ回路である必要はない。例えば、ＡＮＤ回路の代わりにセレクタ回路を用いたとしても本発明は成立する。
遅延回路６、７は入力端子と出力端子を備え、その入力端子に入力されたパルス信号を出力端子へ通過させる際に、主制御回路３によって設定された遅延時間Ｄ(n)だけ遅延する遅延回路である。遅延回路６、７の出力端子はＯＲ回路８と接続されており、その出力はＯＲ回路８を通して論理和出力される。
この際、主制御回路３は、ＡＮＤ回路４、５のパルス通過動作を所定の順序で切り替えて許容し、その切り替えを繰り返すと共に、１つのＡＮＤ回路４、５の動作中は、他のＡＮＤ回路４、５の動作を禁止し、かつ、主制御回路３の有する演算用メモリの制御情報に基づきその動作を禁止したＡＮＤ回路に接続された遅延回路６、７に次回の遅延時間Ｄ(n+1)を設定する。
【００２０】
この様子を説明したのが図２である。ＡＮＤ回路４は、入力されたベースクロック▲１▼の内、主制御回路３からの制御信号▲２▼に従って、遅延回路６にパルス信号▲３▼を出力する。遅延回路６は、主制御回路３によって設定された遅延時間Ｄ１(n-1)だけ入力されたパルス信号を遅延させて出力する。
次に、ＡＮＤ回路５は、入力されたベースクロック▲１▼の内、主制御回路３からの制御信号▲５▼に従って、遅延回路７にパルス信号▲６▼を出力する。遅延回路７は、主制御回路３によって設定された遅延時間Ｄ２(n-1)だけ入力されたパルス信号を遅延させて出力する。遅延回路６、７から出力されたパルス信号は、ＯＲ回路８の論理和出力により行うことでパルス出力がとぎれることなく希望の周波数▲８▼を得ることができる。
【００２１】
なお、主制御回路３においては、初回の待ち時間Ｗ１(ｎ-1)及び遅延時間Ｄ１(n-1)は本発明使用前の調整により設定されるが、２回目以降の待ち時間Ｗ１(n)及び遅延時間Ｄ１(n)については、一つ前の遅延時間Ｄ１(n-1)と、周波数データＴ(n)と、ベースクロックの周波数との演算により算出される。かかる演算は主制御回路３で行われ、具体的には、次の演算方法によりこれらの値を算出する。
Ｗ(n)＝（Ｄ(n-1)＋Ｔ(n)）÷ベースクロックの周波数…商のみ有効
Ｄ(n)＝（Ｄ(n-1)＋Ｔ(n)）÷ベースクロックの周波数…余りのみ有効
【００２２】
また、遅延回路６、７から出力される周波数の遅延を双方とも等しくするための補正を行うために、ＯＲ回路８からの出力、及び基準信号用ＡＮＤ回路９からの出力を基準計測器１０に接続する。
基準計測器１０は、遅延回路６、７、及び基準信号用ＡＮＤ回路９の出力周波数を測定する。ＣＰＵ１１は、基準計測機器１０の測定結果を基に、各遅延回路における遅延時間Ｄ(n)毎の補正値を算出し、それに応じて主制御回路３内のメモリに遅延時間Ｄ(n)毎の補正値データを保管する。この際ＣＰＵ１１は、基準信号用ＡＮＤ回路９からの信号を基準に遅延回路６、７の遅延量を算出し、遅延回路６、７の遅延量が等しくなるように補正を行う。
【００２３】
遅延回路６、７における遅延量算出の様子を説明したのが図３である。基準信号用ＡＮＤ回路９は、入力されたベースクロックaの内、主制御回路３からの制御信号bに従って、基準計測器１０にパルス信号cを出力する。次に、ＡＮＤ回路４は、入力されたベースクロックaの内、主制御回路３からの制御信号dに従って、遅延回路６にパルス信号eを出力する。遅延回路６は、主制御回路３によって設定された遅延時間だけ入力されたパルス信号を遅延させ、パルス信号fを出力する。基準信号用ＡＮＤ回路９の出力信号c１と遅延回路６の出力パルス信号fの差jが遅延回路６の遅延量である。一方、ＡＮＤ回路５は、入力されたベースクロックaの内、主制御回路３からの制御信号gに従って、遅延回路６にパルス信号hを出力する。遅延回路７は、主制御回路３によって設定された遅延時間だけ入力されたパルス信号を遅延させ、パルス信号iを出力する。基準信号用ＡＮＤ回路９の出力信号c２と遅延回路７の出力パルス信号iの差kが遅延回路７の遅延量である。
【００２４】
なお、本発明で欲する周波数の発振を行うためには、予め周波数データの設定を行うことが必要である。まず最初に、ＣＰＵ１１は、連続周波数可変が可能となるように、周波数データＴ(n)を主制御回路３内のメモリに設定する。次に、ＣＰＵ１１は、主制御回路３に対し発振開始命令を送出する。これを受け、主制御回路３は、発振動作を開始し、入力端子から入力されたクロックの計数、クロックの遅延時間を演算し、演算結果を基にＡＮＤ回路４、５の制御情報Ｗ(n)を主制御回路３内のメモリに設定し、遅延回路６、７に遅延時間Ｄ(n-1)を設定する。これにより欲する周波数を出力することが可能となる。
【００２５】
【実施例】
本発明の詳細を実施例で説明する。本発明は、これらの実施例によって何ら限定されるものではない。
【００２６】
実施例
図１に示される本発明の連続可変周波数発振器を詳細に説明する。
＜構成＞
１：クロック発振回路、２：クロック分配回路、３：主制御回路、４，５：ＡＮＤ回路、６，７：遅延回路、８：ＯＲ回路、９：基準信号用ＡＮＤ回路、１０：基準計測器、１１：ＣＰＵで構成される。４，６を「遅延回路群１」、５，７を「遅延回路群２」とする。なお、遅延回路群１、２にてその回路構成、使用デバイス、信号経路長は等しいものとする。
クロック発振回路１から発振される一定周期のクロック（ベースクロック）をクロック分配回路２にて分配し、遅延回路群１、２、主制御回路３、基準信号用ＡＮＤ回路９に供給する。主制御回路３は、出力するパルスの周期をクロック分配回路２から供給されるクロック（ベースクロック）を基準に算出し、そのデータを遅延回路群１，２に供給する。遅延回路群１，２からの出力パルスは、ＯＲ回路８を経由して外部に出力される。これにより、ＯＲ回路８の出力が期待した周波数の信号となる。遅延回路群１，２は、同じ回路構成、使用デバイスで信号経路長は等しいので主制御回路３から同じデータを入力した際、理論上同じ遅延をもった信号が出力される。しかし、使用デバイスの特性、温度環境の差異などの要因で各遅延回路群の遅延時間に誤差が発生するため、ベースクロックを基準に各遅延回路群の遅延時間を等しくするための補正を行う。補正の基準となるベースクロックは、基準信号用ＡＮＤ回路９から出力され、基準計測器１０に入力される。また、ＯＲ回路８からの出力を基準計測器１０に入力し、そこで基準となるベースクロックと、遅延回路群からの出力の遅延時間の差を測定する。測定したデータはＣＰＵ１１にて読み出し、補正値を主制御回路３に設定する。
なお、本実施例においては、主制御回路３をＦＰＧＡにすることにより、同等機能の回路と比べプリント基板上面積、使用部品を１／２以下とすることが可能となった。
【００２７】
＜動作＞
動作は「連続周波数可変動作」と「補正動作」の２つがある。
▲１▼連続周波数可変動作
本実施例１で欲する遅延タイミングを４８ｎＳ→３２ｎＳ→５６ｎＳとした場合を以下に説明する。
本実施例で欲する周波数の発信を行うためには、予め周波数データの設定を行うことが必要である。まず、最初に、ＣＰＵ１１は、周波数データを主制御回路３に４８ｎＳ、３２ｎＳ、５６ｎＳの周波数データを設定する。次に、ＣＰＵ１１は、主制御回路３に対し発振開始命令を送出する。該命令を受け取った主制御回路３は、発振動作を開始する。主制御回路３にクロック発振回路１から入力されたパルス信号が、遅延回路群１、２等を経て、ＯＲ回路８に出力されるまでの様子を説明したのが図９である。
【００２８】
まず、主制御回路３は、ＡＮＤ回路４に対し制御信号１０２を送出する。ＡＮＤ回路４は、制御信号１０２aとベースクロック１０１aの論理積である出力１０３aを遅延回路６へ出力する。遅延回路６は、ＡＮＤ回路４から入力されたパルス信号１０３aから遅延回路６の持つ固定遅延時間（Ｔｐｄ）と遅延時間Ｄ(０)の加算値分だけ遅れたパルス信号１０５aを出力する。ここでは、制御信号１０４によって、遅延回路６に遅延時間Ｄ（０）＝０ｎＳが設定されていることから、実際には遅延回路６の持つ固定遅延時間（Ｔｐｄ）分だけ遅れて出力されることとなる。
【００２９】
次に、主制御回路３は、上記でＡＮＤ回路４に対し制御信号１０２aを送出した後、パルス信号１１０aから４８ｎＳ遅らせた波形を出力するために制御信号出力タイミング（待ち時間）、遅延時間を演算する。発振開始直後の遅延時間は
Ｄ(ｎ−１)＝Ｄ(０)＝０ｎＳであり、
欲する遅延タイミングＴ(１)＝４８ｎＳであるから、
待ち時間Ｗ(１)、遅延時間Ｄ(１)は、
Ｗ(１)＝(０ｎＳ＋４８ｎＳ)÷１５ｎＳ＝３クロック（商）
Ｄ(１)＝(０ｎＳ＋４８ｎＳ)÷１５ｎＳ＝３ｎＳ（余り）
となる。
主制御回路３は、Ｗ(１)＝３クロックであることから、ＡＮＤ回路５に対しパルス信号１０１aから３クロック遅れたタイミングでＡＮＤ回路５に対し制御信号１０６bを送出する。ＡＮＤ回路５は、制御信号１０６bとベースクロック１０１bの論理積である出力１０７bを遅延回路７へ出力する。主制御回路３は、遅延時間Ｄ(１)が３ｎSであることから、制御信号１０８を送出し、遅延回路７へ遅延時間３ｎＳを設定する。遅延回路７は、ＡＮＤ回路５から入力されたパルス信号１０７bから遅延回路７の持つ固定遅延時間（Ｔｐｄ）と遅延時間Ｄ(１)の加算分だけ遅れたパルス信号１０９bを出力する。
【００３０】
次に、主制御回路３は、上記でＡＮＤ回路５に対し制御信号１０６bを送出した後、パルス信号１１０bから３２ｎＳ遅らせた波形を出力するために待ち時間、遅延時間を演算する。一つ前の遅延時間は
Ｄ(ｎ−１)＝Ｄ(１)＝３ｎＳであり、
欲する遅延タイミングＴ(２)＝３２ｎＳであるから、
待ち時間Ｗ(２)、遅延時間Ｄ(２)は、
Ｗ(２)＝(３ｎＳ＋３２ｎＳ)÷１５ｎＳ＝２クロック（商）
Ｄ(２)＝(３ｎＳ＋３２ｎＳ)÷１５ｎＳ＝５ｎＳ（余り）
となる。
主制御回路３は、Ｗ(２)＝２クロックであることから、ＡＮＤ回路４に対しパルス信号１０１bから２クロック遅れたタイミングでＡＮＤ回路４に対し制御信号１０２cを送出する。ＡＮＤ回路４は、制御信号１０２cとベースクロック１０１cの論理積である出力１０３cを遅延回路６へ出力する。主制御回路３は、遅延時間Ｄ(２)が５ｎSであることから、制御信号１０４を送出し、遅延回路６へ遅延時間５ｎＳを設定する。遅延回路６は、ＡＮＤ回路４から入力されたパルス信号１０３cから遅延回路６の持つ固定遅延時間（Ｔｐｄ）と遅延時間Ｄ(２)の加算分だけ遅れたパルス信号１０５cを出力する。
【００３１】
次に、主制御回路３は、上記でＡＮＤ回路５に対し制御信号１０２cを送出した後、パルス信号１１０cから５６ｎＳ遅らせた波形を出力するために待ち時間、遅延時間を演算する。一つ前の遅延時間は
Ｄ(ｎ−１)＝Ｄ(２)＝５ｎＳであり、
欲する遅延タイミングＴ(３)＝５６ｎＳであるから、
待ち時間Ｗ(３)、遅延時間Ｄ(３)は、
Ｗ(３)＝(５ｎＳ＋５６ｎＳ)÷１５ｎＳ＝４クロック（商）
Ｄ(３)＝(５ｎＳ＋５６ｎＳ)÷１５ｎＳ＝１ｎＳ（余り）
となる。
主制御回路３は、Ｗ(３)＝４クロックであることから、ＡＮＤ回路５に対しパルス信号１０１cから４クロック遅れたタイミングでＡＮＤ回路５に対し制御信号１０６dを送出する。ＡＮＤ回路５は、制御信号１０６dとベースクロック１０１dの論理積である出力１０７dを遅延回路７へ出力する。主制御回路３は、遅延時間Ｄ(３)が１ｎSであることから、制御信号１０８を送出し、遅延回路７へ遅延時間１ｎＳを設定する。遅延回路７は、ＡＮＤ回路５から入力されたパルス信号１０７dから遅延回路７の持つ固定遅延時間（Ｔｐｄ）と遅延時間Ｄ(３)の加算分だけ遅れたパルス信号１０９dを出力する。
以上より、ＯＲ回路８から出力される波形は１１０a、１１０b、１１０c、１１０dとなり、本実施例１で欲する遅延タイミングを４８ｎＳ→３２ｎＳ→５６ｎＳとした出力を得ることができた。
【００３２】
▲２▼補正動作
連続周波数可変動作の前に遅延回路群１、２の遅延量の誤差の補正が必要となる。補正は、まず基準信号用ＡＮＤ回路９から出力される基準信号と、遅延回路群１，２に同じ遅延データＤ(n)を設定した際にＯＲ回路８から出力されるパルス信号の遅延時間の差を基準計測器１０で測定し、ＣＰＵ１１で読み出し、ＣＰＵ１１は、遅延回路群１，２の基準信号に対する時間差が等しくなるよう遅延時間Ｄ(n)毎の遅延データを演算する。ＣＰＵ１１は、その演算した遅延データと、最初に設定した遅延データの差を補正値として、主制御回路３の補正値記憶用メモリに設定する。連続周波数可変動作時には、主制御回路３内の補正値記憶用メモリに設定された補正値に基づいて遅延回路群１、２から出力されるパルス信号は補正される。
【００３３】
【発明の効果】
本発明は、上記のように周波数を広範囲にわたって連続的にしかも円滑に変化させ、かつ、遅延時間の調整を簡易に行うことが可能な可変周波数発振回路を提供することができる。
更に詳細には、本発明では、市販の精度の良いクロックを基準ベースクロックとして用いることにより、自己発振型の回路と比べ、それぞれの遅延回路における誤差が少なくなり、回路の設計、調整が容易となる。
また、クロック分配回路２、ＡＮＤ回路４、５及び遅延回路６、７の制御を主制御回路３内に設けられたメモリ内の制御情報に基づいて行うことにより、ディジタル回路で制御を行う場合と比べ実行時間を短縮することが可能となり、かつ、計算遅延による周期への影響も回避することができる。
また、主制御回路３をＦＰＧＡにすることにより、同等機能の回路と比べプリント基板上面積、使用部品を削減することが可能となる。
更にまた、主制御回路３をＦＰＧＡとしない回路構成においては、動作周波数を上げるために回路構成（プリント基板、部品）の変更が必要であるが、本発明では基準となるクロック発振回路１の周波数、ＦＰＧＡ内回路の変更のみで対応が可能となる。
【図面の簡単な説明】
【図１】連続可変周波数回路概念図
【図２】連続可変周波数発振のイメージ図
【図３】遅延回路６、７における遅延量算出のイメージ図
【図４】従来の周波数可変型発振回路１
【図５】従来の周波数可変型発振回路２
【図６】従来の周波数可変型発振回路３
【図７】従来の周波数可変型発振回路４
【図８】従来の周波数可変型発振回路５
【図９】実施例１における連続可変周波数発振のイメージ図
【符号の説明】
１ クロック発振回路
２ クロック分配回路
３ 主制御回路
４、５ ＡＮＤ回路
６、７ 遅延回路
８ ＯＲ回路
９ 基準信号用ＡＮＤ回路
１０ 基準計測機器
１１ ＣＰＵ
【産業の属する技術分野】
本発明は、信号発生部における基準信号をリアルタイムに連続的に周波数を可変させる半導体検査装置に関するものである。
【０００２】
【従来の技術】
従来技術による可変周波数発振回路としては例えば、第４図、第５図あるいは第６図に示すようなものがある。第４図の可変周波数発振回路は原発振器としての水晶発振器４０、可変分周比設定器４１及び分周カウンタ４２よりなり、分周カウンタ４２により水晶発振器４０より出力される一定周波数を可変分周比設定器４１に可変設定される分周比で分周して所望の出力周波数を得るようになっている。
【０００３】
第５図の可変周波数発振回路は電圧可変設定部５０及び電圧制御発振器(ＶＣＯ)５１よりなり、電圧可変設定部５０によりＶＣＯ５１の制御電圧を可変設定して所望の出力周波数を得るものである。
【０００４】
また、第６図の可変周波数発振器は水晶発振器６０、分周器６１、位相比較器６２、ローパスフィルタ(ＬＰＦ)６３、ＶＣＯ６４、分周カウンタ６５及び可変分周比設定器６６等からなる所謂ＰＬＬ(フェーズロックドループ)型のもので、水晶発振器６０の源発周波数を分周器６１で分周して得た基準周波数fγの信号と、出力周波数f0を可変分周比設定器６６により可変設定される分周比Ｎで分周する分周カウンタ６５の出力周波数f0／Ｎの信号との位相差に応じた直流制御電圧を位相比較器６２及びＬＰＦ６３で得、その制御電圧によってＶＣＯ６４よりf0＝Ｎ・fγなる出力周波数を得るようになっている。
【０００５】
他方、例えば、第７図に示すようなリング発振型可変周波数発振回路が開示されている。この回路は２個（任意の偶数個）のＮＯＴ回路７１、７２よりなる第１の相反転回路群７３と、これに直列に接続され２個（任意の偶数個）のＮＯＴ回路７４、７５が直列接続されてなる第２の位相反転回路群７３と、上記第１の位相反転回路群と閉ループを成すように接続され、所定の制御信号（例えば“１”信号)の入力により上記第１の位相反転回路群と共にリング発振器を構成する位相反転機能を有する第１のゲート回路（ＮＡＮＤ回路７６）と、上記第１、第２の位相反転回路群の直列回路と閉ループを成すように接続され、所定の制御信号(例えば“０”信号)でこれらの位相反転回路群と共にリング発振器を構成する第２ゲート回路（ＮＡＮＤ回路７７)とを設け、制御信号入力Ｉを“０”または“１”の間で切り換えることによりリング発振器を構成する位相反転回路（ＮＯＴ回路）の数（図示例では３個または５個）を切り換え、これによって出力信号Ｏの周波数を切り換えるようにしたものである（特許文献１）。
【０００６】
また、例えば、第８図に示すような可変周波数発振回路が開示されている。この回路は遅延回路群と制御部とからなり、前記遅延回路群は入力端子と出力端子とを有し、その入力端子に入力されたパルス信号を出力端子へ通過させる際、通過するパルス信号を制御部によって設定された遅延時間だけ遅延する複数の遅延回路とその遅延回路の各出力端子と接続され、その接続された複数の遅延回路の出力を論理和出力し、その論理和出力が前記遅延回路の各入力端子と接続された出力ＯＲ回路とで構成され、一方、制御部は、上記各遅延回路のパルス通過動作を所定の順序で順次切替えて許容し、その切替えを繰り返すと共に、1つの遅延回路の動作中は、他の遅延回路の動作を禁止し、かつ、その動作を禁止した遅延回路に次回の遅延時間を設定する構成を採用したものである（特許文献２）。
【特許文献１】
特公昭５３−１３９４１号公報
【特許文献２】
特公平６−１０３８３３号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のような従来技術による可変周波数発振器にあって、第４図の場合は、分周カウンタを使用するため、周波数を変化させる際のパルスのつながりは良いが、周波数を分周比の設定ステップ単位に応じて間隔的にしか変化させることができず、この間隔を小さくすると周波数の可変範囲が狭くなり、可変範囲を広くすると周波数間隔が粗くなるという問題があった。
【０００８】
また、第５図の場合は、周波数を無段階で変化させることができるものの、電圧可変設定部５０の可変抵抗器等でＶＣＯ５１の制御電圧を変化させるため、これによって周波数を例えばｆ→ｆ’ヘ変化させる際に出力パルスの周波数がｆ→ｆ’ヘ直接切り替らず、ｆからｆ’での途中の周波数が出力されるため、パルスの周期が連続的に切り替わらずパルスのつながりが悪いという欠点がある。
【０００９】
また、第６図のＰＬＬ型発振器の場合は、上記第５図のＶＣＯ５１の動作をより安定させたような発振回路であるが、やはり分周カウンタを使用するため上記第４図の発振器同様の欠点がある他、周波数を変化させる際出力パルスの周期が連続的に切り替わらずパルスのつながりが悪く、このような欠点を解消するための特別な回路手段を必要とし、そのため、回路が複雑かつ高価になるという問題があった。
【００１０】
また、第７図に示すような従来技術によるリング発振型可変周波数発振回路の場合は、リングを構成する位相反転回路の数及び各位相反転回路の遅延時間によって発振周波数が固定的に決定されてしまうため、得られる周波数の数が極めて限定される上、周波数を連続的に切り換えることが不可能であるという問題がある。
【００１１】
これに対し、第８図に示すような可変周波数発振回路の場合は、原理的には連続的にしかも円滑に発振周波数を変化させることが可能であるが、自己発振型遅延回路であるため、出力周波数の精度が低いという問題、遅延時間の調整が困難であるという問題がある。
また、動作周波数を上げるためには、回路構成（プリント基板、部品）の変更が必要であるという問題がある。
【００１２】
そこで、この発明の課題は、周波数を広範囲にわたって連続的にしかも円滑に変化させ、かつ、遅延時間の調整を簡易に行うことが可能な可変周波数発振回路を提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題を解決するため、第１の発明では、一定周期のクロックによりパルス信号を発生するクロック発振回路１と、クロック発振回路１が出力したパルス信号を主制御回路３、ＡＮＤ回路４、５に分配するクロック分配回路２と、入力されたパルス信号の内、主制御回路３からの制御信号に従って特定のパルスのみを遅延回路６、７に出力する複数のＡＮＤ回路４、５と、入力されたパルス信号を主制御回路３によって設定された遅延時間Ｄ(n)だけ遅延してＯＲ回路８に出力する複数の遅延回路６、７と、入力されたパルス信号を論理和出力するＯＲ回路８と、クロック発振回路１から入力されたパルス信号と予め設定された周波数情報とから演算した制御情報を記憶する演算用メモリを有する主制御回路３と、を備え、前記主制御回路３は、前記ＡＮＤ回路４、５のパルス通過動作を所定の順序で切り替えて許容し、その切り替えを繰り返すと共に、１つのＡＮＤ回路４、５の動作中は、他のＡＮＤ回路４、５の動作を禁止し、かつ、主制御回路３の有する演算用メモリの制御情報に基づきその動作を禁止したＡＮＤ回路に接続された遅延回路６、７に次回の遅延時間Ｄ(n+1)を設定する構成を採用したのである。
【００１４】
また、その際、第２の発明では、前記クロック分配回路２から入力されたパルス信号の内、主制御回路３からの制御信号に従って特定のパルスのみを基準計測器１０に出力する基準信号用ＡＮＤ回路９と、上記各遅延回路６、７、及び基準信号用ＡＮＤ回路９の出力パルスを測定する基準計測器１０と、その測定結果に基づいて遅延補正値を演算するＣＰＵ１１と、を設け、前記主制御回路３は、遅延補正値記憶用のメモリを有し、該メモリにＣＰＵ１１が演算した遅延補正値を書き込む構成を採用したのである。
【００１５】
また、その際、第３の発明では、前記主制御回路３は、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅ Ｇａｔe Ａｒｒａｙ）である構成を採用としたのである。
【００１６】
【作用】
このように構成される第１の発明では、市販の精度の良いクロックを基準ベースクロックとして使用することにより、自己発振型の回路と比べ、誤差の少ないパルス信号を出力することができる。また、従来のリング発振型可変周波数回路においてはそれぞれの遅延回路の誤差が他の遅延回路の発振精度に影響するため、回路設計、遅延時間の調整が困難であるという問題があったが、各遅延回路を切り替えて動作させることにより他の遅延回路の発振精度に影響されるという問題も解決される。
【００１７】
また、このように構成される第２の発明では、市販の精度の良いクロックを基準に遅延量を算出することにより、自己発振型の補正回路における出力周波数の精度が低いという問題、遅延時間の調整が困難であるという問題が解決される。
【００１８】
また、このように構成される第３の発明では、主制御回路３をＦＰＧＡにすることにより、同等機能の回路と比べプリント基板上面積、使用部品を削減することが可能となる。
更にまた、主制御回路３をＦＰＧＡとしない回路構成においては、動作周波数を上げるために回路構成（プリント基板、部品）の変更が必要であるが、本発明では基準となるクロック発振回路１の周波数、ＦＰＧＡ内回路の変更のみで対応が可能となる。
【００１９】
【発明の実施の形態】
本発明の実施の形態を図１を用いて説明する。
クロック１は、一定周波数のパルス信号を発振する回路であり、精度の良いものであればその発振方式を問わない。クロック１の出力端子はクロック分配回路２に接続されている。
クロック分配回路２はクロック発振回路１から入力されたパルス信号を主制御回路３、ＡＮＤ回路４、５、及び基準信号用ＡＮＤ回路９へ分配する。
ＡＮＤ回路４、５は入力端子と出力端子を備え、その入力端子に入力されたパルス信号を出力端子へ通過させる際に、主制御回路３からの制御信号に従って、特定のパルスのみを出力端子に接続された遅延回路６、７に出力する。
なお、ＡＮＤ回路４、５は遅延回路６、７に渡すクロック信号をマスクすることを目的として配置されたものであり、同様の目的を達することができるものであれば必ずしもＡＮＤ回路である必要はない。例えば、ＡＮＤ回路の代わりにセレクタ回路を用いたとしても本発明は成立する。
遅延回路６、７は入力端子と出力端子を備え、その入力端子に入力されたパルス信号を出力端子へ通過させる際に、主制御回路３によって設定された遅延時間Ｄ(n)だけ遅延する遅延回路である。遅延回路６、７の出力端子はＯＲ回路８と接続されており、その出力はＯＲ回路８を通して論理和出力される。
この際、主制御回路３は、ＡＮＤ回路４、５のパルス通過動作を所定の順序で切り替えて許容し、その切り替えを繰り返すと共に、１つのＡＮＤ回路４、５の動作中は、他のＡＮＤ回路４、５の動作を禁止し、かつ、主制御回路３の有する演算用メモリの制御情報に基づきその動作を禁止したＡＮＤ回路に接続された遅延回路６、７に次回の遅延時間Ｄ(n+1)を設定する。
【００２０】
この様子を説明したのが図２である。ＡＮＤ回路４は、入力されたベースクロック▲１▼の内、主制御回路３からの制御信号▲２▼に従って、遅延回路６にパルス信号▲３▼を出力する。遅延回路６は、主制御回路３によって設定された遅延時間Ｄ１(n-1)だけ入力されたパルス信号を遅延させて出力する。
次に、ＡＮＤ回路５は、入力されたベースクロック▲１▼の内、主制御回路３からの制御信号▲５▼に従って、遅延回路７にパルス信号▲６▼を出力する。遅延回路７は、主制御回路３によって設定された遅延時間Ｄ２(n-1)だけ入力されたパルス信号を遅延させて出力する。遅延回路６、７から出力されたパルス信号は、ＯＲ回路８の論理和出力により行うことでパルス出力がとぎれることなく希望の周波数▲８▼を得ることができる。
【００２１】
なお、主制御回路３においては、初回の待ち時間Ｗ１(ｎ-1)及び遅延時間Ｄ１(n-1)は本発明使用前の調整により設定されるが、２回目以降の待ち時間Ｗ１(n)及び遅延時間Ｄ１(n)については、一つ前の遅延時間Ｄ１(n-1)と、周波数データＴ(n)と、ベースクロックの周波数との演算により算出される。かかる演算は主制御回路３で行われ、具体的には、次の演算方法によりこれらの値を算出する。
Ｗ(n)＝（Ｄ(n-1)＋Ｔ(n)）÷ベースクロックの周波数…商のみ有効
Ｄ(n)＝（Ｄ(n-1)＋Ｔ(n)）÷ベースクロックの周波数…余りのみ有効
【００２２】
また、遅延回路６、７から出力される周波数の遅延を双方とも等しくするための補正を行うために、ＯＲ回路８からの出力、及び基準信号用ＡＮＤ回路９からの出力を基準計測器１０に接続する。
基準計測器１０は、遅延回路６、７、及び基準信号用ＡＮＤ回路９の出力周波数を測定する。ＣＰＵ１１は、基準計測機器１０の測定結果を基に、各遅延回路における遅延時間Ｄ(n)毎の補正値を算出し、それに応じて主制御回路３内のメモリに遅延時間Ｄ(n)毎の補正値データを保管する。この際ＣＰＵ１１は、基準信号用ＡＮＤ回路９からの信号を基準に遅延回路６、７の遅延量を算出し、遅延回路６、７の遅延量が等しくなるように補正を行う。
【００２３】
遅延回路６、７における遅延量算出の様子を説明したのが図３である。基準信号用ＡＮＤ回路９は、入力されたベースクロックaの内、主制御回路３からの制御信号bに従って、基準計測器１０にパルス信号cを出力する。次に、ＡＮＤ回路４は、入力されたベースクロックaの内、主制御回路３からの制御信号dに従って、遅延回路６にパルス信号eを出力する。遅延回路６は、主制御回路３によって設定された遅延時間だけ入力されたパルス信号を遅延させ、パルス信号fを出力する。基準信号用ＡＮＤ回路９の出力信号c１と遅延回路６の出力パルス信号fの差jが遅延回路６の遅延量である。一方、ＡＮＤ回路５は、入力されたベースクロックaの内、主制御回路３からの制御信号gに従って、遅延回路６にパルス信号hを出力する。遅延回路７は、主制御回路３によって設定された遅延時間だけ入力されたパルス信号を遅延させ、パルス信号iを出力する。基準信号用ＡＮＤ回路９の出力信号c２と遅延回路７の出力パルス信号iの差kが遅延回路７の遅延量である。
【００２４】
なお、本発明で欲する周波数の発振を行うためには、予め周波数データの設定を行うことが必要である。まず最初に、ＣＰＵ１１は、連続周波数可変が可能となるように、周波数データＴ(n)を主制御回路３内のメモリに設定する。次に、ＣＰＵ１１は、主制御回路３に対し発振開始命令を送出する。これを受け、主制御回路３は、発振動作を開始し、入力端子から入力されたクロックの計数、クロックの遅延時間を演算し、演算結果を基にＡＮＤ回路４、５の制御情報Ｗ(n)を主制御回路３内のメモリに設定し、遅延回路６、７に遅延時間Ｄ(n-1)を設定する。これにより欲する周波数を出力することが可能となる。
【００２５】
【実施例】
本発明の詳細を実施例で説明する。本発明は、これらの実施例によって何ら限定されるものではない。
【００２６】
実施例
図１に示される本発明の連続可変周波数発振器を詳細に説明する。
＜構成＞
１：クロック発振回路、２：クロック分配回路、３：主制御回路、４，５：ＡＮＤ回路、６，７：遅延回路、８：ＯＲ回路、９：基準信号用ＡＮＤ回路、１０：基準計測器、１１：ＣＰＵで構成される。４，６を「遅延回路群１」、５，７を「遅延回路群２」とする。なお、遅延回路群１、２にてその回路構成、使用デバイス、信号経路長は等しいものとする。
クロック発振回路１から発振される一定周期のクロック（ベースクロック）をクロック分配回路２にて分配し、遅延回路群１、２、主制御回路３、基準信号用ＡＮＤ回路９に供給する。主制御回路３は、出力するパルスの周期をクロック分配回路２から供給されるクロック（ベースクロック）を基準に算出し、そのデータを遅延回路群１，２に供給する。遅延回路群１，２からの出力パルスは、ＯＲ回路８を経由して外部に出力される。これにより、ＯＲ回路８の出力が期待した周波数の信号となる。遅延回路群１，２は、同じ回路構成、使用デバイスで信号経路長は等しいので主制御回路３から同じデータを入力した際、理論上同じ遅延をもった信号が出力される。しかし、使用デバイスの特性、温度環境の差異などの要因で各遅延回路群の遅延時間に誤差が発生するため、ベースクロックを基準に各遅延回路群の遅延時間を等しくするための補正を行う。補正の基準となるベースクロックは、基準信号用ＡＮＤ回路９から出力され、基準計測器１０に入力される。また、ＯＲ回路８からの出力を基準計測器１０に入力し、そこで基準となるベースクロックと、遅延回路群からの出力の遅延時間の差を測定する。測定したデータはＣＰＵ１１にて読み出し、補正値を主制御回路３に設定する。
なお、本実施例においては、主制御回路３をＦＰＧＡにすることにより、同等機能の回路と比べプリント基板上面積、使用部品を１／２以下とすることが可能となった。
【００２７】
＜動作＞
動作は「連続周波数可変動作」と「補正動作」の２つがある。
▲１▼連続周波数可変動作
本実施例１で欲する遅延タイミングを４８ｎＳ→３２ｎＳ→５６ｎＳとした場合を以下に説明する。
本実施例で欲する周波数の発信を行うためには、予め周波数データの設定を行うことが必要である。まず、最初に、ＣＰＵ１１は、周波数データを主制御回路３に４８ｎＳ、３２ｎＳ、５６ｎＳの周波数データを設定する。次に、ＣＰＵ１１は、主制御回路３に対し発振開始命令を送出する。該命令を受け取った主制御回路３は、発振動作を開始する。主制御回路３にクロック発振回路１から入力されたパルス信号が、遅延回路群１、２等を経て、ＯＲ回路８に出力されるまでの様子を説明したのが図９である。
【００２８】
まず、主制御回路３は、ＡＮＤ回路４に対し制御信号１０２を送出する。ＡＮＤ回路４は、制御信号１０２aとベースクロック１０１aの論理積である出力１０３aを遅延回路６へ出力する。遅延回路６は、ＡＮＤ回路４から入力されたパルス信号１０３aから遅延回路６の持つ固定遅延時間（Ｔｐｄ）と遅延時間Ｄ(０)の加算値分だけ遅れたパルス信号１０５aを出力する。ここでは、制御信号１０４によって、遅延回路６に遅延時間Ｄ（０）＝０ｎＳが設定されていることから、実際には遅延回路６の持つ固定遅延時間（Ｔｐｄ）分だけ遅れて出力されることとなる。
【００２９】
次に、主制御回路３は、上記でＡＮＤ回路４に対し制御信号１０２aを送出した後、パルス信号１１０aから４８ｎＳ遅らせた波形を出力するために制御信号出力タイミング（待ち時間）、遅延時間を演算する。発振開始直後の遅延時間は
Ｄ(ｎ−１)＝Ｄ(０)＝０ｎＳであり、
欲する遅延タイミングＴ(１)＝４８ｎＳであるから、
待ち時間Ｗ(１)、遅延時間Ｄ(１)は、
Ｗ(１)＝(０ｎＳ＋４８ｎＳ)÷１５ｎＳ＝３クロック（商）
Ｄ(１)＝(０ｎＳ＋４８ｎＳ)÷１５ｎＳ＝３ｎＳ（余り）
となる。
主制御回路３は、Ｗ(１)＝３クロックであることから、ＡＮＤ回路５に対しパルス信号１０１aから３クロック遅れたタイミングでＡＮＤ回路５に対し制御信号１０６bを送出する。ＡＮＤ回路５は、制御信号１０６bとベースクロック１０１bの論理積である出力１０７bを遅延回路７へ出力する。主制御回路３は、遅延時間Ｄ(１)が３ｎSであることから、制御信号１０８を送出し、遅延回路７へ遅延時間３ｎＳを設定する。遅延回路７は、ＡＮＤ回路５から入力されたパルス信号１０７bから遅延回路７の持つ固定遅延時間（Ｔｐｄ）と遅延時間Ｄ(１)の加算分だけ遅れたパルス信号１０９bを出力する。
【００３０】
次に、主制御回路３は、上記でＡＮＤ回路５に対し制御信号１０６bを送出した後、パルス信号１１０bから３２ｎＳ遅らせた波形を出力するために待ち時間、遅延時間を演算する。一つ前の遅延時間は
Ｄ(ｎ−１)＝Ｄ(１)＝３ｎＳであり、
欲する遅延タイミングＴ(２)＝３２ｎＳであるから、
待ち時間Ｗ(２)、遅延時間Ｄ(２)は、
Ｗ(２)＝(３ｎＳ＋３２ｎＳ)÷１５ｎＳ＝２クロック（商）
Ｄ(２)＝(３ｎＳ＋３２ｎＳ)÷１５ｎＳ＝５ｎＳ（余り）
となる。
主制御回路３は、Ｗ(２)＝２クロックであることから、ＡＮＤ回路４に対しパルス信号１０１bから２クロック遅れたタイミングでＡＮＤ回路４に対し制御信号１０２cを送出する。ＡＮＤ回路４は、制御信号１０２cとベースクロック１０１cの論理積である出力１０３cを遅延回路６へ出力する。主制御回路３は、遅延時間Ｄ(２)が５ｎSであることから、制御信号１０４を送出し、遅延回路６へ遅延時間５ｎＳを設定する。遅延回路６は、ＡＮＤ回路４から入力されたパルス信号１０３cから遅延回路６の持つ固定遅延時間（Ｔｐｄ）と遅延時間Ｄ(２)の加算分だけ遅れたパルス信号１０５cを出力する。
【００３１】
次に、主制御回路３は、上記でＡＮＤ回路５に対し制御信号１０２cを送出した後、パルス信号１１０cから５６ｎＳ遅らせた波形を出力するために待ち時間、遅延時間を演算する。一つ前の遅延時間は
Ｄ(ｎ−１)＝Ｄ(２)＝５ｎＳであり、
欲する遅延タイミングＴ(３)＝５６ｎＳであるから、
待ち時間Ｗ(３)、遅延時間Ｄ(３)は、
Ｗ(３)＝(５ｎＳ＋５６ｎＳ)÷１５ｎＳ＝４クロック（商）
Ｄ(３)＝(５ｎＳ＋５６ｎＳ)÷１５ｎＳ＝１ｎＳ（余り）
となる。
主制御回路３は、Ｗ(３)＝４クロックであることから、ＡＮＤ回路５に対しパルス信号１０１cから４クロック遅れたタイミングでＡＮＤ回路５に対し制御信号１０６dを送出する。ＡＮＤ回路５は、制御信号１０６dとベースクロック１０１dの論理積である出力１０７dを遅延回路７へ出力する。主制御回路３は、遅延時間Ｄ(３)が１ｎSであることから、制御信号１０８を送出し、遅延回路７へ遅延時間１ｎＳを設定する。遅延回路７は、ＡＮＤ回路５から入力されたパルス信号１０７dから遅延回路７の持つ固定遅延時間（Ｔｐｄ）と遅延時間Ｄ(３)の加算分だけ遅れたパルス信号１０９dを出力する。
以上より、ＯＲ回路８から出力される波形は１１０a、１１０b、１１０c、１１０dとなり、本実施例１で欲する遅延タイミングを４８ｎＳ→３２ｎＳ→５６ｎＳとした出力を得ることができた。
【００３２】
▲２▼補正動作
連続周波数可変動作の前に遅延回路群１、２の遅延量の誤差の補正が必要となる。補正は、まず基準信号用ＡＮＤ回路９から出力される基準信号と、遅延回路群１，２に同じ遅延データＤ(n)を設定した際にＯＲ回路８から出力されるパルス信号の遅延時間の差を基準計測器１０で測定し、ＣＰＵ１１で読み出し、ＣＰＵ１１は、遅延回路群１，２の基準信号に対する時間差が等しくなるよう遅延時間Ｄ(n)毎の遅延データを演算する。ＣＰＵ１１は、その演算した遅延データと、最初に設定した遅延データの差を補正値として、主制御回路３の補正値記憶用メモリに設定する。連続周波数可変動作時には、主制御回路３内の補正値記憶用メモリに設定された補正値に基づいて遅延回路群１、２から出力されるパルス信号は補正される。
【００３３】
【発明の効果】
本発明は、上記のように周波数を広範囲にわたって連続的にしかも円滑に変化させ、かつ、遅延時間の調整を簡易に行うことが可能な可変周波数発振回路を提供することができる。
更に詳細には、本発明では、市販の精度の良いクロックを基準ベースクロックとして用いることにより、自己発振型の回路と比べ、それぞれの遅延回路における誤差が少なくなり、回路の設計、調整が容易となる。
また、クロック分配回路２、ＡＮＤ回路４、５及び遅延回路６、７の制御を主制御回路３内に設けられたメモリ内の制御情報に基づいて行うことにより、ディジタル回路で制御を行う場合と比べ実行時間を短縮することが可能となり、かつ、計算遅延による周期への影響も回避することができる。
また、主制御回路３をＦＰＧＡにすることにより、同等機能の回路と比べプリント基板上面積、使用部品を削減することが可能となる。
更にまた、主制御回路３をＦＰＧＡとしない回路構成においては、動作周波数を上げるために回路構成（プリント基板、部品）の変更が必要であるが、本発明では基準となるクロック発振回路１の周波数、ＦＰＧＡ内回路の変更のみで対応が可能となる。
【図面の簡単な説明】
【図１】連続可変周波数回路概念図
【図２】連続可変周波数発振のイメージ図
【図３】遅延回路６、７における遅延量算出のイメージ図
【図４】従来の周波数可変型発振回路１
【図５】従来の周波数可変型発振回路２
【図６】従来の周波数可変型発振回路３
【図７】従来の周波数可変型発振回路４
【図８】従来の周波数可変型発振回路５
【図９】実施例１における連続可変周波数発振のイメージ図
【符号の説明】
１ クロック発振回路
２ クロック分配回路
３ 主制御回路
４、５ ＡＮＤ回路
６、７ 遅延回路
８ ＯＲ回路
９ 基準信号用ＡＮＤ回路
１０ 基準計測機器
１１ ＣＰＵ
Claims (3)
- 一定周期のクロックによりパルス信号を発生するクロック発振回路１と、
クロック発振回路１が出力したパルス信号を主制御回路３、ＡＮＤ回路４、５に分配するクロック分配回路２と、
入力されたパルス信号の内、主制御回路３からの制御信号に従って特定のパルスのみを遅延回路６、７に出力する複数のＡＮＤ回路４、５と、
入力されたパルス信号を主制御回路３によって設定された遅延時間Ｄ(n)だけ遅延してＯＲ回路８に出力する複数の遅延回路６、７と、
入力されたパルス信号を論理和出力するＯＲ回路８と、
クロック発振回路１から入力されたパルス信号と予め設定された周波数情報とから演算した制御情報を記憶する演算用メモリを有する主制御回路３と、
を備え、
前記主制御回路３は、前記ＡＮＤ回路４、５のパルス通過動作を所定の順序で切り替えて許容し、その切り替えを繰り返すと共に、１つのＡＮＤ回路４、５の動作中は、他のＡＮＤ回路４、５の動作を禁止し、かつ、主制御回路３の有する演算用メモリの制御情報に基づきその動作を禁止したＡＮＤ回路に接続された遅延回路６、７に次回の遅延時間Ｄ(n+1)を設定することを特徴とする連続可変周波数発振回路。 - 前記クロック分配回路２から入力されたパルス信号の内、主制御回路３からの制御信号に従って特定のパルスのみを基準計測器１０に出力する基準信号用ＡＮＤ回路９と、
上記各遅延回路６、７、及び基準信号用ＡＮＤ回路９の出力パルスを測定する基準計測器１０と、
その測定結果に基づいて遅延補正値を演算するＣＰＵ１１と、
を設け、
前記主制御回路３は、遅延補正値記憶用のメモリを有し、該メモリにＣＰＵ１１が演算した遅延補正値を書き込むことを特徴とする請求項１に記載の連続可変周波数発振回路。 - 前記主制御回路３は、ＦＰＧＡであることを特徴とする請求項１又は２に記載の連続可変周波数発振回路。
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