KR20030090129A - 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 - Google Patents

듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법 Download PDF

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Abstract

본 발명의 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티 사이클 교정 방법은, 위상 혼합기를 이용하여 듀티 에러를 교정하고, 50%의 듀티 사이클을 갖는 내부 클럭 신호를 생성할 수 있는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티 사이클 교정 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 외부 클럭 신호를 입력받아 클럭의 에지에서 활성화되는 클럭 입력 신호를 순차적으로 출력하는 버퍼; 상기 버퍼에서 상기 클럭 입력 신호를 입력받고, 제1 비교 신호 및 제2 비교 신호를 입력받아 상기 클럭 입력 신호를 소정의 시간만큼 지연시켜 제1 클럭 신호 및 제2 클럭 신호로 하여 출력하는 딜레이 라인부; 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 입력받아, 상기 제1 클럭 신호의 하향 에지와 상기 제2 클럭 신호의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호 및 제2 혼합 클럭 신호를 생성하여 출력하는 듀티 에러 조정부; 상기 제1 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호를 생성하여 출력하는 제1 딜레이 모델부; 상기 외부 클럭 신호를 입력받아 상기 제1 보상 클럭 신호와 비교하여 제1 비교 신호를 생성하여 상기 딜레이 라인부에 출력하는 제1 직접 위상 감지기; 상기 제2 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호를 생성하여 출력하는 제2 딜레이 모델부; 및 상기 외부 클럭 신호를 입력받아 상기 제2 보상 클럭 신호와 비교하여 제2 비교 신호를 생성하여 상기 딜레이 라인부에 출력하는 제2 직접 위상 감지기를 포함한다.

Description

듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티 사이클 교정 방법{DIGITAL DLL APPARATUS FOR CORRECTING DUTY CYCLE AND METHOD THEREOF}
본 발명은 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티 사이클 교정 방법에 관한 것으로, 외부 클럭과 내부 클럭 간의 스큐(skew)를 보상하는 클럭 발생 장치를 필요로 하는 모든 반도체 장치 및 컴퓨터 시스템에 사용되는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티 사이클 교정 방법에 관한 것이다.
일반적으로, 지연 고정 루프(DLL)란 반도체메모리 장치에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클럭이 내부에서 사용될 때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클럭이 외부에서 들어오는 클럭과 동일하게 동기되도록 하기 위해서 사용한다.
종래에, 이러한 DLL 회로의 클럭 신호를 조정하기 위해 여러 가지 기술이 있었다. 먼저, 미국 특허 제 6157238호에는, 반도체 메모리 장치의 외부에 장착되어 외부 클럭 신호를 생성하는 외부 클럭 소스와, 마스터 주파수 증폭기 및 마스터 DLL 회로를 포함하고 외부 클럭 신호에 동기되는 제어기와, 마스터 주파수 증폭기 및 마스터 DLL 회로를 각각 포함하고 외부 클럭 신호에 동기되는 복수개의 디램을 포함하는 반도체 메모리 장치의 클럭 시스템이 개시되어 있다.
둘째로, 미국 특허 제 5808498호에는, 공통 노드를 갖는 소스 커플링 쌍의 형태를 형성하고, 입력 기준 신호 및 그 상보 신호를 수신하는 입력 쌍 및 한 쌍의 출력 노드를 포함하는 한 쌍의 전계 효과 트랜지스터를 포함하고, 각각 복수개의 출력 노드 및 제1 공급 레일 사이에 커플링된 제1 및 제2 전류 소스를 포함하며, 상기 제1 및 제2 전류 소스는 I 암페어의 전류값을 생성하고, 공통 노드와 제2 공급 레일 사이에 커플링된 제3 전류 소스를 포함하며, 상기 제3 전류 소스는 2I 암페어의 전류값을 싱킹하는(sinking) 제1 차동 증폭기와, 복수개의 출력 노드를 교차하여 커플링되고, 입력 기준 신호 및 그 상보 신호에 응답하여 상기 차동 증폭기의 출력 노드에 한 쌍의 상보적 삼각파 신호를 생성하도록 하는 필터 회로와, 한 쌍의 상보적 삼각파 신호를 수신하는 커플링된 한 쌍의 입력을 갖고, 한 쌍의 상보적 삼각파 신호 사이의 비교에 응답하여 입력 기준 신호와 소정의 위상 관계를 갖는 출력 신호를 생성하는 비교기를 포함하는 위상 시프팅 회로가 개시되어 있다.
셋째로, 일본 특허 공개 제 2001-6399호에는, 외부 클럭을 위상 조정하고 내부 클럭을 발생하는 위상 조정부를 포함하는 반도체 장치에 있어서, 상기 외부 클럭의 주파수가 상기 위상 주파수의 위상 조정 범위에서 벗어난 것을 검출하는 검출기와, 외부에서 입력되는 제어 신호에 의해 전환되는 제1 동작 모드 및 제2 동작 모드를 포함하고, 상기 제1 동작 모드에서는 상기 검출기의 검출 결과에 관계없이 소정의 출력 신호를 출력하고, 상기 제2 동작 모드에서는 상기 검출기의 검출 결과에 의해 소정의 출력 상태로 되는 출력 회로를 포함하는 것을 특징으로 하는 반도체 장치가 개시되어 있다.
마지막으로, 일본 특허 공개 평11-353878호에는, 입력된 제1 클럭의 위상을 조정해서 외부 클럭에 대해 소정의 위상만큼 지연된 제2 클럭을 생성하는 클럭 위상 조정 회로를 포함하고, 상기 제1 클럭 또는 상기 제2 클럭 중 어느 한 쪽과 동기되는 데이터를 출력하는 반도체 장치에 있어서, 상기 클럭 위상 조정 회로 내의 상기 제1 클럭의 지연량을 나타낸 표시 신호에 응답하여 상기 제1 클럭의 주파수를 판정하고, 제어 신호를 출력하는 클럭 주파수 판정부와, 상기 제어 신호에 응답하여 상기 제1 클럭 또는 제2 클럭 중 한 쪽을 선택하는 클럭 선택부를 구비하는 것을 특징으로 하는 반도체 장치가 개시되어 있다.
상술한 종래의 DDR 메모리에서 사용되는 것과 같은 DLL은 클럭 신호에 있어서 기준 신호 및 상보 신호를 이용하여 전체 위상의 지연을 조정할 뿐, 외부 클럭의 데이터 처리에 있어서 듀티 에러(duty error)가 발생하는 경우에는 이를 교정할 수 없는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 위상 혼합기를 이용하여 듀티 에러를 교정하고, 50%의 듀티 사이클을 갖는 내부 클럭 신호를 생성할 수 있는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티 사이클 교정 방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치를 나타낸 블록도,
도 2는 본 발명의 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치의 동작을 나타낸 타이밍도,
도 3은 본 발명의 다른 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치를 나타낸 블록도,
도 4는 본 발명의 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 내에 장착된 딜레이 라인을 나타낸 블록도,
도 5는 본 발명의 또 다른 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치를 나타낸 블록도,
도 6은 본 발명의 또 다른 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 내에 장착된 신호 생성 수단을 나타낸 블록도,
도 7은 본 발명의 다른 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치를 나타낸 블록도,
도 8a 및 도 8b는 본 발명의 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 내에 장착된 위상 혼합기를 나타낸 블록도,
도 8c는 본 발명의 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 내에 장착된 위상 혼합기의 동작을 나타낸 예시도,
도 9a 및 도 9b는 본 발명의 일 실시예에 의한 디지털 디엘엘 장치의 듀티 사이클 교정 방법을 나타낸 동작흐름도,
* 도면의 주요 부분에 대한 부호의 설명 *
110 : 버퍼
120 : 딜레이 라인부
130 : 듀티 에러 조정부
140 : 제1 딜레이 모델부
150 : 제1 직접 위상 감지기
160 : 제2 딜레이 모델부
170 : 제2 직접 위상 감지기
상기 목적을 달성하기 위하여 본 발명의 듀티 사이클 교정이 가능한 디지털 디엘엘 장치는, 외부 클럭 신호를 입력받아 클럭의 에지에서 활성화되는 클럭 입력 신호를 순차적으로 출력하는 버퍼; 상기 버퍼에서 상기 클럭 입력 신호를 입력받고, 제1 비교 신호 및 제2 비교 신호를 입력받아 상기 클럭 입력 신호를 소정의 시간만큼 지연시켜 제1 클럭 신호 및 제2 클럭 신호로 하여 출력하는 딜레이 라인부; 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 입력받아, 상기 제1 클럭 신호의 하향 에지와 상기 제2 클럭 신호의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호 및 제2 혼합 클럭 신호를 생성하여 출력하는 듀티 에러 조정부; 상기 제1 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호를 생성하여 출력하는 제1 딜레이 모델부; 상기 외부 클럭 신호를 입력받아 상기 제1 보상 클럭 신호와 비교하여 제1 비교 신호를 생성하여 상기 딜레이 라인부에 출력하는 제1 직접 위상 감지기; 상기 제2 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호를 생성하여 출력하는 제2 딜레이 모델부; 및 상기 외부 클럭 신호를 입력받아 상기 제2 보상 클럭 신호와 비교하여 제2 비교 신호를 생성하여 상기 딜레이 라인부에 출력하는 제2 직접 위상 감지기를 포함한다.
또한, 상기 목적을 달성하기 위하여 본 발명의 디지털 디엘엘 장치의 듀티 사이클 교정 방법은, 외부 클럭 신호와 제1 보상 클럭 신호 및 제2 보상 클럭 신호의 상향 에지가 일치하는 지를 검사하는 단계; 상향 에지가 일치하는 경우에는, 제2 혼합 클럭 신호의 하향 에지와 제1 혼합 클럭 신호의 하향 에지의 일치 여부를 검사하는 단계; 및 하향 에지가 일치하지 않는 경우에는, 하향 에지가 앞서지 않는 신호에 0.5보다 작은 가중치를 적용하고, 하향 에지가 앞서는 신호에 0.5보다 큰 가중치를 적용하고 하향 에지의 일치 여부를 검사하는 단계로 돌아가고, 하향 에지가 일치하는 경우에는, 과정을 종료하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 도 1a는 본 발명의 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치를 나타낸 블록도로서, 본 발명의 듀티 사이클 교정이 가능한 디지털 디엘엘 장치는, 버퍼(110), 딜레이 라인부(120), 듀티 에러 조정부(130), 제1 딜레이 모델부(140),제1 직접 위상 감지기(150), 제2 딜레이 모델부(160) 및 제2 직접 위상 감지기(170)를 포함한다.
버퍼(110)는, 외부 클럭 신호(ext_clk)를 입력받아 클럭의 에지에서 활성화되는 클럭 입력 신호를 생성하고, 상기 클럭 입력 신호를 후술하는 딜레이 라인부(120)에 출력하는 역할을 한다.
또한, 딜레이 라인부(120)는, 상기 버퍼(110)에서 상기 클럭 입력 신호를 입력받고, 후술하는 제1 직접 위상 감지기(150) 및 후술하는 제2 직접 위상 감지기(170)의 제1 비교 신호 및 제2 비교 신호를 입력받아 상기 클럭 입력 신호를 소정의 시간만큼 지연시킨 후 후술하는 듀티 에러 조정부(130)로 출력하는 역할을 한다. 여기서, 상기 딜레이 라인부(120)는 제1 제어 수단(121), 제1 딜레이 라인(122), 제2 제어 수단(123) 및 제2 딜레이 라인(124)을 포함한다.
상기 딜레이 라인부(120) 내에 장착된 제1 제어 수단(121)은, 후술하는 제1 직접 위상 감지기(150)의 제1 비교 신호에 따라 딜레이 양을 조절하는 제1 제어 신호를 생성하고, 상기 제1 제어 신호를 후술하는 제1 딜레이 라인(122)에 출력하는역할을 한다.
또한, 상기 딜레이 라인부(120) 내에 장착된 제1 딜레이 라인(122)은, 상기 제1 제어 수단(121)에서 상기 제1 제어 신호를 입력받고, 상기 버퍼(110)에서 상기 클럭 입력 신호를 입력받으며, 상기 제1 제어 신호에 따라 상기 클럭 입력 신호를 소정 시간 지연시켜 제1 클럭 신호(intclk1)를 생성하고, 상기 제1 클럭 신호(intclk1)를 후술하는 듀티 에러 조정부(130)로 출력하는 역할을 한다.
한편, 상기 딜레이 라인부(120) 내에 장착된 제2 제어 수단(123)은, 후술하는 제2 직접 위상 감지기(170)의 제2 비교 신호에 따라 딜레이 양을 조절하는 제2 제어 신호를 생성하고, 상기 제2 제어 신호를 후술하는 제2 딜레이 라인(124)에 출력하는 역할을 한다.
또한, 상기 딜레이 라인부(120) 내에 장착된 제2 딜레이 라인(124)은, 상기 제2 제어 수단(123)에서 상기 제2 제어 신호를 입력받고, 상기 버퍼(110)에서 상기 클럭 입력 신호를 입력받으며, 상기 제2 제어 신호에 따라 상기 클럭 입력 신호를 소정 시간 지연시킨 후 반전하여 제2 클럭 신호(intclk2)를 생성하고, 상기 제2 클럭 신호(intclk2)를 후술하는 듀티 에러 조정부(130)로 출력하는 역할을 한다.
한편, 듀티 에러 조정부(130)는, 상기 딜레이 라인부(120)에서 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)를 입력받아, 상기 제1 클럭 신호(intclk1)의 하향 에지와 상기 제2 클럭 신호(intclk2)의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호(int_clk) 및 제2 혼합 클럭 신호(intclk2')를 생성하고, 상기 제1 혼합 클럭 신호(int_clk)를 외부 및 후술하는 제1 딜레이 모델부(140)에 출력하며, 상기 제2 혼합 클럭 신호(intclk2')를 후술하는 딜레이 모델부(160)에 출력하는 역할을 한다. 여기서, 상기 듀티 에러 조정부(130)는, 제1 위상 감지기(131), 혼합기 제어부(132), 제1 위상 혼합기(133) 및 제2 위상 혼합기(134)를 포함한다.
상기 듀티 에러 조정부(130) 내에 장착된 제1 위상 감지기(131)는, 상기 딜레이 라인부(120)에서 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)의 반전된 값을 입력받고, 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)의 하향 에지 중 어느 것이 앞서는 지를 나타내는 위상 감지 신호를 생성하고, 상기 위상 감지 신호를 후술하는 혼합기 제어부(132)로 출력하는 역할을 한다.
또한, 상기 듀티 에러 조정부(130) 내에 장착된 혼합기 제어부(132)는, 상기 제1 위상 감지기(131)에서 입력된 상기 위상 감지 신호에 따라 가중치(K)를 결정하고, 상기 가중치(K)를 후술하는 제1 위상 혼합기(133) 및 후술하는 제2 위상 혼합기(134)로 출력하는 역할을 한다. 여기서, 상기 가중치는 복수개의 가중 신호를 포함하고 있다.
한편, 상기 듀티 에러 조정부(130) 내에 장착된 제1 위상 혼합기(133)는, 상기 혼합기 제어부(132)에서 상기 가중치(K)를 입력받아 상기 제1 클럭 신호(intclk1)에 1에서 상기 가중치(K)를 뺀 값을 적용하고, 상기 제2 클럭 신호(intclk2)에 상기 가중치(K)를 적용하여, 듀티를 조정한 제1 혼합 클럭 신호(int_clk)를 생성하고, 상기 제1 혼합 클럭 신호(int_clk)를 후술하는 제1 딜레이 모델부(140)로 출력하는 역할을 한다.
또한, 상기 듀티 에러 조정부(130) 내에 장착된 제2 위상 혼합기(134)는, 상기 혼합기 제어부(132)에서 상기 가중치(K)를 입력받아 상기 제1 클럭 신호(intclk1)에 상기 가중치(K)를 적용하고, 상기 제2 클럭 신호(intclk2)에 1에서 상기 가중치(K)를 뺀 값을 적용하여, 듀티를 조정한 제2 혼합 클럭 신호(intclk2')를 생성하고, 상기 제2 혼합 클럭 신호(intclk2')를 후술하는 제2 딜레이 모델부(160)로 출력하는 역할을 한다.
한편, 제1 딜레이 모델부(140)는, 상기 듀티 에러 조정부(130)으로부터 듀티가 조절된 상기 제1 혼합 클럭 신호(int_clk)를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호(iclk1)를 생성하여 후술하는 제1 직접 위상 감지기(150)로 출력하는 역할을 한다.
또한, 제1 직접 위상 감지기(150)는, 상기 외부 클럭 신호(ext_clk)를 입력받아 상기 제1 딜레이 모델부(140)에서 입력된 상기 제1 보상 클럭 신호(iclk1)와 비교하여 제1 비교 신호를 생성하고, 상기 제1 비교 신호를 상기 딜레이 라인부(120)에 출력하는 역할을 한다.
한편, 제2 딜레이 모델부(160)는, 상기 듀티 에러 조정부(130)으로부터 듀티가 조절된 상기 제2 혼합 클럭 신호(intclk2')를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호(iclk2)를 생성하여 후술하는 제2 직접 위상 감지기(170)로 출력하는 역할을 한다.
또한, 제2 직접 위상 감지기(170)는, 상기 외부 클럭 신호(ext_clk)를 입력받아 상기 제2 딜레이 모델부(160)에서 입력된 상기 제2 보상 클럭 신호(iclk2)와 비교하여 제2 비교 신호를 생성하고, 상기 제2 비교 신호를 상기 딜레이 라인부(120)에 출력하는 역할을 한다.
도 1b에 도시된 바와 같이 제1 위상 혼합기(133')의 제1 클럭 신호(intclk1)의 입력 단자와 제2 클럭 신호(intclk2)의 입력 단자를 교환하고, 제1 혼합기(133') 및 제2 혼합기(134')에 동일한 가중치를 입력해도 도 1a에 도시된 장치에서 획득되는 결과를 얻을 수 있다.
도 2는 본 발명의 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치의 동작을 나타낸 타이밍도로서, 이를 참조하여 본 발명의 듀티 사이클 교정이 가능한 디지털 디엘엘 장치의 동작을 설명하면 다음과 같다.
먼저, 외부 클럭 신호(ext_clk)가 버퍼(110)를 통하여 입력되면, 딜레이 라인부(120)에 의해 제1 클럭 신호(intclk1) 및 제2 클럭 신호(intclk2)가 생성되는데, 이러한 제1 클럭 신호(intclk1) 및 제2 클럭 신호(intclk2)는 서로 상향 에지의 위상은 같고, 듀티 왜곡(duty distortion)에 따라 서로 다른 하향 에지를 갖게 될 수 있다. 이후에, 제1 위상 감지기(131)에 의해 제1 클럭 신호(intclk1)와 제2 클럭 신호(intclk2)의 하향 에지 중 어느 것이 앞서 있는지 판별되고, 이에 따라 혼합기 제어부(132)는 가중치(K)를 조절하게 된다. 즉, 제1 클럭 신호(intclk1)와 제2 클럭 신호(intclk2)의 하향 에지의 중간 위상을 찾기 위하여, 가중치(K)를 조절하는데, 도 2에 나타난 바와 같이 제2 클럭 신호(intclk2)의 하향 에지가 제1 클럭 신호(intclk1)의 상향 에지보다 앞서 있을 때는 앞서 있는 제2 클럭 신호(intclk2)에 더 큰 가중치를 주어야 하는 것이 보통이며 이 값은 보통 0.5보다 조금 큰 값으로서, 정확한 값은 시뮬레이션을 통하여 구해질 수 있다.
처음에는 가중치(K)가 0으로 고정되어 있다가, 제1 보상 클럭 신호(iclk1) 및 제2 보상 클럭 신호(iclk2)가 외부 클럭 신호(ext_clk)의 상향 에지와 그 위상이 일치하는 순간부터 가중치(K)를 조금씩 증가시키는데, 이와 같이 가중치(K)가 증가될 때마다 도 2에 도시된 바와 같이 제1 위상 혼합기(133)의 출력인 제1 혼합 클럭 신호(int_clk)는 그 하향 에지가 조금씩 앞으로 다가오게 되며, 제2 위상 혼합기(134)의 출력인 제2 혼합 클럭 신호(intclk2')는 그 하향 에지가 조금씩 뒤로 밀리게 된다. 한편, 장치 내부에서 사용할 내부 클럭 신호는 제1 혼합 클럭 신호(int_clk)로서, 제2 위상 혼합기(134)의 출력인 제2 혼합 클럭 신호(intclk2')는 단지 제2 클럭 신호(intclk2)를 생성하기 위한 것이다.
앞에서 설명한 바와 같이, 두 위상의 중간이 되는 위상을 위상 혼합기(133, 134)가 만들어 내기 위해서는 앞서있는 위상에 대해 가중치를 0.5보다 큰 값으로 주어야한다고 했는데, 만약, 제2 클럭 신호(intclk2)의 하향 에지가 제1 클럭 신호(intclk1)의 상향 에지보다 앞서 있을 때는, 제1 위상 혼합기(133)의 가중치(K)는 0.6으로 하고, 제2 위상 혼합기(134)의 가중치(K)는 0.4로 세팅될 수 있다. 이 경우에, 제1 위상 혼합기(133)에서는, 제2 클럭 신호(intclk2)의 입력에 대해서는 0.6의 가중치를 적용하고, 제1 클럭 신호(intclk1)에 대해서는 0.4(=1-0.6)의 값을 적용하게 된다. 물론, 제2 위상 혼합기(134)에서는, 제1 클럭신호(intclk1)의 입력에 대해서는 0.4의 가중치를 적용하고, 제2 클럭 신호(intclk2)에 대해서는 0.6(=1-0.4)의 값을 적용하게 된다. 여기서, 각 신호의 상향 에지는 동일한 위상을 갖고 있으므로 계속 일정한 위상이 유지되는데, 두 상향 에지 역시 서로 혼합되기 때문에 하나의 딜레이 라인이 가지고 있는 지터량보다 전체 지터량이 반으로 줄 수 있는 효과가 있다.
도 3은 본 발명의 다른 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치를 나타낸 블록도로서, 이러한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치는, 버퍼(310), 딜레이 라인부(320), 듀티 에러 조정부(330), 제1 딜레이 모델부(340), 제1 직접 위상 감지기(350), 제2 딜레이 모델부(360) 및 제2 직접 위상 감지기(370)를 포함한다.
버퍼(310)는, 외부 클럭 신호(ext_clk)를 입력받아 클럭의 에지에서 활성화되는 클럭 입력 신호를 생성하고, 상기 클럭 입력 신호를 후술하는 딜레이 라인부(320)에 출력하는 역할을 한다.
또한, 딜레이 라인부(320)는, 상기 버퍼(310)에서 상기 클럭 입력 신호를 입력받고, 후술하는 제1 직접 위상 감지기(350) 및 후술하는 제2 직접 위상 감지기(160)의 제1 비교 신호 및 제2 비교 신호를 입력받아 상기 클럭 입력 신호를 소정의 시간만큼 지연시킨 후 후술하는 듀티 에러 조정부(330)로 출력하는 역할을 한다. 여기서, 상기 딜레이 라인부(320)는 제3 제어 수단(321), 제1 시프트 레지스터(322), 제3 딜레이 라인(323), 제4 제어 수단(324), 제2 시프트 레지스터(325)및 제4 딜레이 라인(326)을 포함한다.
상기 딜레이 라인부(320) 내에 장착된 제3 제어 수단(321)은, 후술하는 제1 직접 위상 감지기(350)의 제1 비교 신호에 따라 딜레이 양을 조절하는 제1 왼쪽 시프트 신호 또는 제1 오른쪽 시프트 신호를 생성하고, 상기 제1 왼쪽 시프트 신호 또는 상기 제1 오른쪽 시프트 신호를 후술하는 제1 시프트 레지스터(322)에 출력하는 역할을 한다.
한편, 상기 딜레이 라인부(320) 내에 장착된 제1 시프트 레지스터(322)는, 상기 제3 제어 수단(321)의 상기 제1 왼쪽 쉬프트 신호 또는 상기 제1 오른쪽 쉬프트 신호를 입력받아 출력 신호를 좌우로 이동하여 딜레이 양을 제어하는 제3 제어 신호를 생성하고, 상기 제3 제어 신호를 후술하는 제3 딜레이 라인(323)으로 출력하는 역할을 한다.
또한, 상기 딜레이 라인부(320) 내에 장착된 제3 딜레이 라인(323)은, 상기 제1 시프트 레지스터(322)에서 상기 제3 제어 신호를 입력받고, 상기 버퍼(310)에서 상기 클럭 입력 신호를 입력받으며, 상기 제3 제어 신호에 따라 상기 클럭 입력 신호를 소정 시간 지연시켜 제1 클럭 신호(intclk1)를 생성하고, 상기 제1 클럭 신호(intclk1)를 후술하는 듀티 에러 조정부(330)로 출력하는 역할을 한다. 즉, 상기 제3 딜레이 라인(323) 내에는 복수개의 유닛 딜레이 셀(Unit delay cell)이 순차적으로 연결된 장치를 가지고 있는데, 상기 제1 시프트 레지스터(322)에서 출력된 제3 제어 신호에 의해 상기 클럭 입력 신호를 원하는 개수 만큼의 유닛 딜레이 셀을 거치도록 함으로써 딜레이를 조정하게 된다.
한편, 상기 딜레이 라인부(320) 내에 장착된 제4 제어 수단(324)은, 후술하는 제2 직접 위상 감지기(370)의 제2 비교 신호에 따라 딜레이 양을 조절하는 제2 왼쪽 시프트 신호 또는 제2 오른쪽 시프트 신호를 생성하고, 상기 제2 왼쪽 시프트 신호 또는 상기 제2 오른쪽 시프트 신호를 후술하는 제2 시프트 레지스터(325)에 출력하는 역할을 한다.
또한, 상기 딜레이 라인부(320) 내에 장착된 제2 시프트 레지스터(325)는, 상기 제4 제어 수단(324)의 상기 제2 왼쪽 쉬프트 신호 또는 상기 제2 오른쪽 쉬프트 신호를 입력받아 출력 신호를 좌우로 이동하여 딜레이 양을 제어하는 제4 제어 신호를 생성하고, 상기 제4 제어 신호를 후술하는 제4 딜레이 라인(326)으로 출력하는 역할을 한다.
또한, 상기 딜레이 라인부(320) 내에 장착된 제4 딜레이 라인(326)은, 상기 제2 시프트 레지스터(325)에서 상기 제4 제어 신호를 입력받고, 상기 버퍼(310)에서 상기 클럭 입력 신호를 입력받으며, 상기 제4 제어 신호에 따라 상기 클럭 입력 신호를 소정 시간 지연시킨 후 반전하여 제2 클럭 신호(intclk2)를 생성하고, 상기 제2 클럭 신호(intclk2)를 후술하는 듀티 에러 조정부(330)로 출력하는 역할을 한다. 즉, 상기 제4 딜레이 라인(326) 내에는 복수개의 유닛 딜레이 셀(Unit delay cell)이 순차적으로 연결된 장치를 가지고 있는데, 상기 제2 시프트 레지스터(325)에서 출력된 제4 제어 신호에 의해 상기 클럭 입력 신호를 원하는 개수 만큼의 유닛 딜레이 셀을 거치도록 함으로써 딜레이를 조정하게 된다.
한편, 듀티 에러 조정부(330)는, 상기 딜레이 라인부(320)에서 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)를 입력받아, 상기 제1 클럭 신호(intclk1)의 하향 에지와 상기 제2 클럭 신호(intclk2)의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호(int_clk) 및 제2 혼합 클럭 신호(intclk2')를 생성하고, 상기 제1 혼합 클럭 신호(int_clk)를 외부 및 후술하는 제1 딜레이 모델부(340)에 출력하며, 상기 제2 혼합 클럭 신호(intclk2')를 후술하는 딜레이 모델부(160)에 출력하는 역할을 한다. 여기서, 상기 듀티 에러 조정부(330)는, 제1 위상 감지기(331), 혼합기 제어부(332), 제1 위상 혼합기(333) 및 제2 위상 혼합기(334)를 포함한다.
상기 듀티 에러 조정부(330) 내에 장착된 제1 위상 감지기(331)는, 상기 딜레이 라인부(320)에서 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)의 반전된 값을 입력받고, 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)의 하향 에지 중 어느 것이 앞서는 지를 나타내는 위상 감지 신호를 생성하고, 상기 위상 감지 신호를 후술하는 혼합기 제어부(332)로 출력하는 역할을 한다.
또한, 상기 듀티 에러 조정부(330) 내에 장착된 혼합기 제어부(332)는, 상기 제1 위상 감지기(331)에서 입력된 상기 위상 감지 신호에 따라 가중치(K)를 결정하고, 상기 가중치(K)를 후술하는 제1 위상 혼합기(333) 및 후술하는 제2 위상 혼합기(334)로 출력하는 역할을 한다.
한편, 상기 듀티 에러 조정부(330) 내에 장착된 제1 위상 혼합기(333)는, 상기 혼합기 제어부(332)에서 상기 가중치(K)를 입력받아 상기 제1 클럭신호(intclk1)에 1에서 상기 가중치(K)를 뺀 값을 적용하고, 상기 제2 클럭 신호(intclk2)에 상기 가중치(K)를 적용하여, 듀티를 조정한 제1 혼합 클럭 신호(int_clk)를 생성하고, 상기 제1 혼합 클럭 신호(int_clk)를 후술하는 제1 딜레이 모델부(340)로 출력하는 역할을 한다.
또한, 상기 듀티 에러 조정부(330) 내에 장착된 제2 위상 혼합기(334)는, 상기 혼합기 제어부(332)에서 상기 가중치(K)를 입력받아 상기 제1 클럭 신호(intclk1)에 상기 가중치(K)를 적용하고, 상기 제2 클럭 신호(intclk2)에 1에서 상기 가중치(K)를 뺀 값을 적용하여, 듀티를 조정한 제2 혼합 클럭 신호(intclk2')를 생성하고, 상기 제2 혼합 클럭 신호(intclk2')를 후술하는 제2 딜레이 모델부(360)로 출력하는 역할을 한다.
한편, 제1 딜레이 모델부(340)는, 상기 듀티 에러 조정부(330)으로부터 듀티가 조절된 상기 제1 혼합 클럭 신호(int_clk)를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호(iclk1)를 생성하여 후술하는 제1 직접 위상 감지기(350)로 출력하는 역할을 한다.
또한, 제1 직접 위상 감지기(350)는, 상기 외부 클럭 신호(ext_clk)를 입력받아 상기 제1 딜레이 모델부(340)에서 입력된 상기 제1 보상 클럭 신호(iclk1)와 비교하여 제1 비교 신호를 생성하고, 상기 제1 비교 신호를 상기 딜레이 라인부(320)에 출력하는 역할을 한다.
한편, 제2 딜레이 모델부(360)는, 상기 듀티 에러 조정부(330)으로부터 듀티가 조절된 상기 제2 혼합 클럭 신호(intclk2')를 입력받아 외부에서 유입된 클럭과실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호(iclk2)를 생성하여 후술하는 제2 직접 위상 감지기(370)로 출력하는 역할을 한다.
또한, 제2 직접 위상 감지기(370)는, 상기 외부 클럭 신호(ext_clk)를 입력받아 상기 제2 딜레이 모델부(360)에서 입력된 상기 제2 보상 클럭 신호(iclk2)와 비교하여 제2 비교 신호를 생성하고, 상기 제2 비교 신호를 상기 딜레이 라인부(320)에 출력하는 역할을 한다.
도 4는 본 발명의 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 내에 장착된 딜레이 라인(323, 326)을 나타낸 블록도로서, 이러한 딜레이 라인(323, 326)은, 코스 딜레이 라인(Coarse Delay Line)(401) 및 제3 위상 혼합기(402)를 포함하고 있다.
상기 딜레이 라인(323, 326) 내에 장착된 코스 딜레이 라인(401)은, 순차적으로 연결된 복수개의 유닛 딜레이 셀을 구비하고, 활성화된 유닛 딜레이 셀의 개수에 따른 지연 시간의 차이를 갖는 두 개의 신호를 생성하고, 상기 두 개의 신호를 후술하는 제3 위상 혼합기(402)로 출력한다.
또한, 상기 딜레이 라인(323, 326) 내에 장착된 제3 위상 혼합기(402)는, 상기 코스 딜레이 라인(401)으로부터 상기 두 개의 신호를 입력받아 지연 시간을 세밀하게 튜닝하는 역할을 한다. 이 때, 튜닝 수행은 제어 수단(321, 324)의 제어 신호에 따라 실행된다.
도 5는 본 발명의 또 다른 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치를 나타낸 블록도로서, 본 발명의 듀티 사이클 교정이 가능한 디지털 디엘엘 장치는, 버퍼(510), 딜레이 라인부(520), 듀티 에러 조정부(530), 제1 딜레이 모델부(540), 제1 직접 위상 감지기(550), 제2 딜레이 모델부(560) 및 제2 직접 위상 감지기(570)를 포함한다.
버퍼(510)는, 외부 클럭 신호(ext_clk)를 입력받아 클럭의 에지에서 활성화되는 클럭 입력 신호를 생성하고, 상기 클럭 입력 신호를 후술하는 딜레이 라인부(520)에 출력하는 역할을 한다.
또한, 딜레이 라인부(520)는, 상기 버퍼(510)에서 상기 클럭 입력 신호를 입력받고, 후술하는 제1 직접 위상 감지기(550) 및 후술하는 제2 직접 위상 감지기(160)의 제1 비교 신호 및 제2 비교 신호를 입력받아 상기 클럭 입력 신호를 소정의 시간만큼 지연시킨 후 후술하는 듀티 에러 조정부(530)로 출력하는 역할을 한다. 여기서, 상기 딜레이 라인부(520)는 복수개의 딜레이 셀(521), 제5 제어 수단(522), 제1 신호 생성 수단(523), 제6 제어 수단(524) 및 제2 신호 생성 수단(525)을 포함한다.
상기 딜레이 라인부(520) 내에 장착된 복수개의 딜레이 셀(521)은, 상기 버퍼(510)에서 상기 클럭 입력 신호를 입력받고, 상기 클럭 입력 신호에 의해 생성된 복수개의 다중 위상 신호를 후술하는 제1 신호 생성 수단(523) 및 후술하는 제2 신호 생성 수단(525)에 출력하는 역할을 한다.
상기 딜레이 라인부(520) 내에 장착된 제5 제어 수단(522)은, 후술하는 제1직접 위상 감지기(550)의 제1 비교 신호에 따라 딜레이 양을 조절하는 제5 제어 신호를 생성하고, 상기 제5 제어 신호를 후술하는 제1 신호 생성 수단(523)에 출력하는 역할을 한다.
또한, 상기 딜레이 라인부(520) 내에 장착된 제1 신호 생성 수단(523)은, 상기 제5 제어 수단(522)에서 상기 제5 제어 신호를 입력받고, 상기 복수개의 딜레이 셀(521)에서 상기 다중 위상 신호를 입력받으며, 상기 제5 제어 신호에 따라 상기 다중 위상 신호 중 이웃하는 두 개의 신호를 선택하고, 상기 두 개의 신호를 튜닝하여 제1 클럭 신호(intclk1)를 생성하며, 상기 제1 클럭 신호(intclk1)를 후술하는 듀티 에러 조정부(530)로 출력하는 역할을 한다.
한편, 상기 딜레이 라인부(520) 내에 장착된 제6 제어 수단(524)은, 후술하는 제2 직접 위상 감지기(570)의 제2 비교 신호에 따라 딜레이 양을 조절하는 제6 제어 신호를 생성하고, 상기 제6 제어 신호를 후술하는 제2 신호 생성 수단(525)에 출력하는 역할을 한다.
또한, 상기 딜레이 라인부(520) 내에 장착된 제2 신호 생성 수단(525)은, 상기 제6 제어 수단(524)에서 상기 제6 제어 신호를 입력받고, 상기 복수개의 딜레이 셀(521)에서 상기 다중 위상 신호를 입력받으며, 상기 제6 제어 신호에 따라 상기 다중 위상 신호 중 이웃하는 두 개의 신호를 선택하고, 상기 두 개의 신호를 튜닝하고 반전함으로써 제2 클럭 신호(intclk2)를 생성하며, 상기 제2 클럭 신호(intclk2)를 후술하는 듀티 에러 조정부(530)로 출력하는 역할을 한다.
한편, 듀티 에러 조정부(530)는, 상기 딜레이 라인부(520)에서 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)를 입력받아, 상기 제1 클럭 신호(intclk1)의 하향 에지와 상기 제2 클럭 신호(intclk2)의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호(int_clk) 및 제2 혼합 클럭 신호(intclk2')를 생성하고, 상기 제1 혼합 클럭 신호(int_clk)를 외부 및 후술하는 제1 딜레이 모델부(540)에 출력하며, 상기 제2 혼합 클럭 신호(intclk2')를 후술하는 딜레이 모델부(160)에 출력하는 역할을 한다. 여기서, 상기 듀티 에러 조정부(530)는, 제1 위상 감지기(531), 혼합기 제어부(532), 제1 위상 혼합기(533) 및 제2 위상 혼합기(534)를 포함한다.
상기 듀티 에러 조정부(530) 내에 장착된 제1 위상 감지기(531)는, 상기 딜레이 라인부(520)에서 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)의 반전된 값을 입력받고, 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)의 하향 에지 중 어느 것이 앞서는 지를 나타내는 위상 감지 신호를 생성하고, 상기 위상 감지 신호를 후술하는 혼합기 제어부(532)로 출력하는 역할을 한다.
또한, 상기 듀티 에러 조정부(530) 내에 장착된 혼합기 제어부(532)는, 상기 제1 위상 감지기(531)에서 입력된 상기 위상 감지 신호에 따라 가중치(K)를 결정하고, 상기 가중치(K)를 후술하는 제1 위상 혼합기(533) 및 후술하는 제2 위상 혼합기(534)로 출력하는 역할을 한다.
한편, 상기 듀티 에러 조정부(530) 내에 장착된 제1 위상 혼합기(533)는, 상기 혼합기 제어부(532)에서 상기 가중치(K)를 입력받아 상기 제1 클럭신호(intclk1)에 1에서 상기 가중치(K)를 뺀 값을 적용하고, 상기 제2 클럭 신호(intclk2)에 상기 가중치(K)를 적용하여, 듀티를 조정한 제1 혼합 클럭 신호(int_clk)를 생성하고, 상기 제1 혼합 클럭 신호(int_clk)를 후술하는 제1 딜레이 모델부(540)로 출력하는 역할을 한다.
또한, 상기 듀티 에러 조정부(530) 내에 장착된 제2 위상 혼합기(534)는, 상기 혼합기 제어부(532)에서 상기 가중치(K)를 입력받아 상기 제1 클럭 신호(intclk1)에 상기 가중치(K)를 적용하고, 상기 제2 클럭 신호(intclk2)에 1에서 상기 가중치(K)를 뺀 값을 적용하여, 듀티를 조정한 제2 혼합 클럭 신호(intclk2')를 생성하고, 상기 제2 혼합 클럭 신호(intclk2')를 후술하는 제2 딜레이 모델부(560)로 출력하는 역할을 한다.
한편, 제1 딜레이 모델부(540)는, 상기 듀티 에러 조정부(530)으로부터 듀티가 조절된 상기 제1 혼합 클럭 신호(int_clk)를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호(iclk1)를 생성하여 후술하는 제1 직접 위상 감지기(550)로 출력하는 역할을 한다.
또한, 제1 직접 위상 감지기(550)는, 상기 외부 클럭 신호(ext_clk)를 입력받아 상기 제1 딜레이 모델부(540)에서 입력된 상기 제1 보상 클럭 신호(iclk1)와 비교하여 제1 비교 신호를 생성하고, 상기 제1 비교 신호를 상기 딜레이 라인부(520)에 출력하는 역할을 한다.
한편, 제2 딜레이 모델부(560)는, 상기 듀티 에러 조정부(530)으로부터 듀티가 조절된 상기 제2 혼합 클럭 신호(intclk2')를 입력받아 외부에서 유입된 클럭과실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호(iclk2)를 생성하여 후술하는 제2 직접 위상 감지기(570)로 출력하는 역할을 한다.
또한, 제2 직접 위상 감지기(570)는, 상기 외부 클럭 신호(ext_clk)를 입력받아 상기 제2 딜레이 모델부(560)에서 입력된 상기 제2 보상 클럭 신호(iclk2)와 비교하여 제2 비교 신호를 생성하고, 상기 제2 비교 신호를 상기 딜레이 라인부(520)에 출력하는 역할을 한다.
도 6은 본 발명의 또 다른 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 내에 장착된 신호 생성 수단(523, 524)을 나타낸 블록도로서, 이러한 신호 생성 수단(523, 524)은 MUX(601) 및 제4 위상 혼합기(602)를 포함한다.
상기 신호 생성 수단(523, 524) 내에 장착된 MUX(601)는, 상기 제어 수단(522, 524)에서 입력 받은 제어 신호에 의해, 상기 복수개의 딜레이 셀(521)에서 입력받은 상기 복수개의 다중 위상 신호 중 Δ(한 개의 유닛 딜레이 셀에 의한 지연 시간)만큼의 차를 갖는 이웃하는 두 개의 신호를 선택하고, 상기 두 개의 신호를 후술하는 제4 위상 혼합기(602)로 출력하는 역할을 한다.
또한, 상기 신호 생성 수단(523, 524) 내에 장착된 제4 위상 혼합기(602)는, 상기 MUX(601)에서 두 개의 신호를 입력받아 위상 혼합 과정을 통하여 한 개의 신호를 생성한 후, 이를 상기 듀티 에러 조정부(530)로 출력하는 역할을 한다.
도 7은 본 발명의 다른 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털디엘엘 장치를 나타낸 블록도로서, 본 발명의 듀티 사이클 교정이 가능한 디지털 디엘엘 장치는, 버퍼(710), 딜레이 라인부(720), 듀티 에러 조정부(730), 제1 딜레이 모델부(740),제1 직접 위상 감지기(750), 제2 딜레이 모델부(760) 및 제2 직접 위상 감지기(770)를 포함한다.
버퍼(710)는, 외부 클럭 신호(ext_clk)를 입력받아 클럭의 에지에서 활성화되는 클럭 입력 신호를 생성하고, 상기 클럭 입력 신호를 후술하는 딜레이 라인부(720)에 출력하는 역할을 한다.
또한, 딜레이 라인부(720)는, 상기 버퍼(710)에서 상기 클럭 입력 신호를 입력받고, 후술하는 제1 직접 위상 감지기(750) 및 후술하는 제2 직접 위상 감지기(760)의 제1 비교 신호 및 제2 비교 신호를 입력받아 상기 클럭 입력 신호를 소정의 시간만큼 지연시킨 후 후술하는 듀티 에러 조정부(730)로 출력하는 역할을 한다. 여기서, 상기 딜레이 라인부(720)는 제1 제어 수단(721), 제1 딜레이 라인(722), 제2 제어 수단(723) 및 제2 딜레이 라인(724)을 포함한다.
상기 딜레이 라인부(720) 내에 장착된 제1 제어 수단(721)은, 후술하는 제1 직접 위상 감지기(750)의 제1 비교 신호에 따라 딜레이 양을 조절하는 제1 제어 신호를 생성하고, 상기 제1 제어 신호를 후술하는 제1 딜레이 라인(722)에 출력하는 역할을 한다.
또한, 상기 딜레이 라인부(720) 내에 장착된 제1 딜레이 라인(722)은, 상기 제1 제어 수단(721)에서 상기 제1 제어 신호를 입력받고, 상기 버퍼(710)에서 상기 클럭 입력 신호를 입력받으며, 상기 제1 제어 신호에 따라 상기 클럭 입력 신호를소정 시간 지연시켜 제1 클럭 신호(intclk1)를 생성하고, 상기 제1 클럭 신호(intclk1)를 후술하는 듀티 에러 조정부(730)로 출력하는 역할을 한다.
한편, 상기 딜레이 라인부(720) 내에 장착된 제2 제어 수단(723)은, 후술하는 제2 직접 위상 감지기(770)의 제2 비교 신호에 따라 딜레이 양을 조절하는 제2 제어 신호를 생성하고, 상기 제2 제어 신호를 후술하는 제2 딜레이 라인(724)에 출력하는 역할을 한다.
또한, 상기 딜레이 라인부(720) 내에 장착된 제2 딜레이 라인(724)은, 상기 제2 제어 수단(723)에서 상기 제2 제어 신호를 입력받고, 상기 버퍼(710)에서 상기 클럭 입력 신호를 입력받으며, 상기 제2 제어 신호에 따라 상기 클럭 입력 신호를 소정 시간 지연시킨 후 반전하여 제2 클럭 신호(intclk2)를 생성하고, 상기 제2 클럭 신호(intclk2)를 후술하는 듀티 에러 조정부(730)로 출력하는 역할을 한다.
한편, 듀티 에러 조정부(730)는, 상기 딜레이 라인부(720)에서 상기 제1 클럭 신호(intclk1) 및 상기 제2 클럭 신호(intclk2)를 입력받아, 상기 제1 클럭 신호(intclk1)의 하향 에지와 상기 제2 클럭 신호(intclk2)의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호(int_clk) 및 제2 혼합 클럭 신호(intclk2')를 생성하고, 상기 제1 혼합 클럭 신호(int_clk)를 외부 및 후술하는 제1 딜레이 모델부(740)에 출력하며, 상기 제2 혼합 클럭 신호(intclk2')를 후술하는 딜레이 모델부(760)에 출력하는 역할을 한다. 여기서, 상기 듀티 에러 조정부(730)는, 제1 위상 혼합기(731), 제2 위상 혼합기(732), 제2 위상 감지기(733) 및 혼합기 제어부(734)를 포함한다.
상기 듀티 에러 조정부(730) 내에 장착된 제1 위상 혼합기(731)는, 가중치(K)를 입력받아 상기 제1 클럭 신호(intclk1)에 1에서 상기 가중치(K)를 뺀 값을 적용하고, 상기 제2 클럭 신호(intclk2)에 상기 가중치(K)를 적용하여, 듀티를 조정한 제1 혼합 클럭 신호(int_clk)를 생성하고, 상기 제1 혼합 클럭 신호(int_clk)를 후술하는 제1 딜레이 모델부(740)로 출력하는 역할을 한다.
또한, 상기 듀티 에러 조정부(730) 내에 장착된 제2 위상 혼합기(732)는, 가중치(K)를 입력받아 상기 제1 클럭 신호(intclk1)에 상기 가중치(K)를 적용하고, 상기 제2 클럭 신호(intclk2)에 1에서 상기 가중치(K)를 뺀 값을 적용하여, 듀티를 조정한 제2 혼합 클럭 신호(intclk2')를 생성하고, 상기 제2 혼합 클럭 신호(intclk2')를 후술하는 제2 딜레이 모델부(760)로 출력하는 역할을 한다.
한편, 상기 듀티 에러 조정부(730) 내에 장착된 제2 위상 감지기(733)는, 상기 제1 위상 혼합기(731)에서 상기 제1 혼합 클럭 신호(int_clk) 및 상기 제2 혼합 클럭 신호(intclk2')의 반전된 값을 입력받고, 상기 제1 혼합 클럭 신호(int_clk) 및 상기 제2 혼합 클럭 신호(intclk2')중 어느 신호의 하향 에지가 앞서는 지를 나타내는 위상 감지 신호를 생성하고, 상기 위상 감지 신호를 후술하는 혼합기 제어부(734)로 출력하는 역할을 한다. 여기서, 상기 혼합기 제어부(734)는 상기 감지 신호를 입력받아, 두 하향 에지가 서로 일치할 때까지 가중치를 계속해서 조정하게 된다.
또한, 상기 듀티 에러 조정부(730) 내에 장착된 혼합기 제어부(734)는, 상기 제2 위상 감지기(733)에서 입력된 상기 위상 감지 신호에 따라 가중치(K)를 결정하고, 상기 가중치(K)를 상기 제1 위상 혼합기(731) 및 상기 제2 위상 혼합기(732)로 출력하는 역할을 한다.
한편, 제1 딜레이 모델부(740)는, 상기 듀티 에러 조정부(730)으로부터 듀티가 조절된 상기 제1 혼합 클럭 신호(int_clk)를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호(iclk1)를 생성하여 후술하는 제1 직접 위상 감지기(750)로 출력하는 역할을 한다.
또한, 제1 직접 위상 감지기(750)는, 상기 외부 클럭 신호(ext_clk)를 입력받아 상기 제1 딜레이 모델부(740)에서 입력된 상기 제1 보상 클럭 신호(iclk1)와 비교하여 제1 비교 신호를 생성하고, 상기 제1 비교 신호를 상기 딜레이 라인부(720)에 출력하는 역할을 한다.
한편, 제2 딜레이 모델부(760)는, 상기 듀티 에러 조정부(730)으로부터 듀티가 조절된 상기 제2 혼합 클럭 신호(intclk2')를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호(iclk2)를 생성하여 후술하는 제2 직접 위상 감지기(770)로 출력하는 역할을 한다.
또한, 제2 직접 위상 감지기(770)는, 상기 외부 클럭 신호(ext_clk)를 입력받아 상기 제2 딜레이 모델부(760)에서 입력된 상기 제2 보상 클럭 신호(iclk2)와 비교하여 제2 비교 신호를 생성하고, 상기 제2 비교 신호를 상기 딜레이 라인부(720)에 출력하는 역할을 한다.
도 8a 및 도 8b는 본 발명의 일 실시예에 의한 듀티 사이클 교정이 가능한디지털 디엘엘 장치 내에 장착된 위상 혼합기(402, 602)를 나타낸 블록도이고, 도 8c는 본 발명의 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 내에 장착된 위상 혼합기(402, 602)의 동작을 나타낸 예시도로서, 이러한 본 발명의 위상 혼합기(402, 602)에 대해 설명하면 아래와 같다.
위상 혼합기(402, 602) 내에 장착된 복수개의 제1 혼합 셀(801)은, 상기 제어 수단(321, 324, 522, 524)에서 복수개의 혼합 제어 신호 중 한 신호를 한 단자(s)로 입력받고, 다른 단자(IN)로 지연 시간이 다른 두 신호 중 한 신호(X1)를 입력받으며, 상기 혼합 제어 신호가 제1 논리 단계(low)인 경우에는 하이-지(High-Z) 신호를 출력하고, 상기 혼합 제어 신호가 제2 논리 단계(high)인 경우에는 상기 지연 시간이 다른 두 신호 중 한 신호를 반전하여 출력하는 역할을 한다. 여기서, 상기 제1 혼합셀(801)은, 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 포함한다.
상기 제1 혼합 셀(801) 내에 장착된 제1 PMOS 트랜지스터(P1)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자로 지연 시간이 다른 두 신호 중 한 신호를 입력받는다.
또한, 상기 제1 혼합 셀(801) 내에 장착된 제2 PMOS 트랜지스터(P2)는, 소스 단자는 상기 제1 PMOS 트랜지스터(P1)의 드레인 단자에 연결되고, 게이트 단자로 한 개의 혼합 제어 신호의 반전된 값(sb)을 입력받으며, 드레인 단자는 출력 단자(OUT)에 연결된다.
한편, 상기 제1 혼합 셀(801) 내에 장착된 제1 NMOS 트랜지스터(N1)는, 소스단자는 접지되고, 게이트 단자로 지연 시간이 다른 두 신호 중 한 신호를 입력받는다.
또한, 상기 제1 혼합 셀(801) 내에 장착된 제2 NMOS 트랜지스터(N2)는, 소스 단자는 상기 제1 NMOS 트랜지스터(N1)의 드레인 단자에 연결되고, 게이트 단자로 한 개의 혼합 제어 신호(s)를 입력받으며, 드레인 단자는 출력 단자(OUT)에 연결된다.
또한, 위상 혼합기(402, 602) 내에 장착된 복수개의 제2 혼합 셀(802)은, 상기 제어 수단(321, 324, 522, 524)에서 복수개의 혼합 제어 신호 중 한 신호를 한 단자(s)로 입력받고, 다른 단자(IN)로 지연 시간이 다른 두 신호 중 다른 한 신호(X2)를 입력받으며, 상기 혼합 제어 신호가 제1 논리 단계(low)인 경우에는 하이-지(High-Z) 신호를 출력하고, 상기 혼합 제어 신호가 제2 논리 단계(high)인 경우에는 상기 지연 시간이 다른 두 신호 중 다른 한 신호(X2)를 반전하여 출력하는 역할을 한다. 여기서, 상기 제2 혼합 셀(802)은, 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)를 포함한다.
상기 제2 혼합 셀(802) 내에 장착된 제1 PMOS 트랜지스터(P1)는, 소스 단자는 전원 전압에 연결되고, 게이트 단자로 지연 시간이 다른 두 신호 중 다른 한 신호(X2)를 입력받는다.
또한, 상기 제2 혼합 셀(802) 내에 장착된 제2 PMOS 트랜지스터(P2)는, 소스 단자는 상기 제1 PMOS 트랜지스터(P1)의 드레인 단자에 연결되고, 게이트 단자로한 개의 혼합 제어 신호의 반전된 값을 입력받으며, 드레인 단자는 출력 단자(OUT)에 연결된다.
한편, 상기 제2 혼합 셀(802) 내에 장착된 제1 NMOS 트랜지스터(N1)는, 소스 단자는 접지되고, 게이트 단자로 지연 시간이 다른 두 신호 중 다른 한 신호(X2)를 입력받는다.
또한, 상기 제2 혼합 셀(802) 내에 장착된 제2 NMOS 트랜지스터(N2)는, 소스 단자는 상기 제1 NMOS 트랜지스터(N1)의 드레인 단자에 연결되고, 게이트 단자로 한 개의 혼합 제어 신호를 입력받으며, 드레인 단자는 출력 단자(OUT)에 연결된다.
한편, 위상 혼합기(402, 602) 내에 장착된 인버터(803)는, 상기 제1 혼합 셀(801) 및 제2 혼합 셀(802)이 출력한 복수개의 신호를 반전하여 출력하는 역할을 한다.
도 8c는 본 발명의 일 실시예에 의한 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 내에 장착된 위상 혼합기의 동작을 나타낸 예시도로서, 두 개의 입력 신호(X1, X2)가 출력 단자(OUT)로 출력될 때는 제어 신호에 따른 두 신호(X1, X2)의 사이의 위상을 갖는 신호(Y)를 출력하게 된다.
도 9a 및 도 9b는 본 발명의 일 실시예에 의한 디지털 디엘엘 장치의 듀티 사이클 교정 방법을 나타낸 동작흐름도로서, 이에 관하여 설명하면 아래와 같다.
먼저, 제1 직접 위상 감지기(150) 및 제2 직접 위상 감지기(170)에 의해 외부 클럭 신호(ext_clk)와 제1 보상 클럭 신호(iclk1) 및 제2 보상 클럭 신호(iclk2)의 상향 에지가 일치하는 지를 검사하여, 일치하는 경우에는 다음 단계로 진행하고(S901), 일치하지 않는 경우에는 딜레이 라인부(120)에서 딜레이를 조정한다(S902).
다음에, 제1 위상 감지기(131)는 제1 클럭 신호(intclk1) 및 제2 클럭 신호(intclk2)를 입력받아, 상기 제1 클럭 신호(intclk1) 및 제2 클럭 신호(intclk2) 중 어느 신호의 하향 에지가 앞서는지 여부를 검사하고(S903), 하향 에지가 앞서는 신호에 0.5보다 큰 가중치를 적용하고, 하향 에지가 앞서지 않는 신호에 0.5보다 작은 가중치를 적용한다(S904).
또한, 제2 위상 감지기(733)는 제1 혼합 클럭 신호(int_clk) 및 제2 혼합 클럭 신호(intclk2')를 입력받아, 상기 제1 혼합 클럭 신호(int_clk) 및 제2 혼합 클럭 신호(intclk2')의 하향 에지가 일치하는지 여부를 검사하고(S905), 하향 에지가 일치하는 경우에는, 과정을 종료하고, 하향 에지가 일치하지 않는 경우에는, 하향 에지가 앞서는 신호에 0.5보다 큰 가중치를 적용하고, 하향 에지가 앞서지 않는 신호에 0.5보다 작은 가중치를 적용한 후 하향 에지가 일치하는지 여부를 검사하는 단계로 돌아간다(S906).
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이아니다.
본 발명은, 종래의 듀티 사이클 교정이 어려웠던 디지털형 디엘엘 장치와는 달리, 위상 혼합기를 이용하여 듀티 에러를 교정하고, 50%의 듀티 사이클을 갖는 내부 클럭 신호를 생성할 수 있는 이점이 있다.

Claims (21)

  1. 외부 클럭 신호를 입력받아 클럭의 에지에서 활성화되는 클럭 입력 신호를 순차적으로 출력하는 버퍼;
    상기 버퍼에서 상기 클럭 입력 신호를 입력받고, 제1 비교 신호 및 제2 비교 신호를 입력받아 상기 클럭 입력 신호를 소정의 시간만큼 지연시켜 제1 클럭 신호 및 제2 클럭 신호로 하여 출력하는 딜레이 라인부;
    상기 제1 클럭 신호 및 상기 제2 클럭 신호를 입력받아, 상기 제1 클럭 신호의 하향 에지와 상기 제2 클럭 신호의 하향 에지의 사이로 각각의 에지를 이동시켜 제1 혼합 클럭 신호 및 제2 혼합 클럭 신호를 생성하여 출력하는 듀티 에러 조정부;
    상기 제1 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제1 보상 클럭 신호를 생성하여 출력하는 제1 딜레이 모델부;
    상기 외부 클럭 신호를 입력받아 상기 제1 보상 클럭 신호와 비교하여 제1 비교 신호를 생성하여 상기 딜레이 라인부에 출력하는 제1 직접 위상 감지기;
    상기 제2 혼합 클럭 신호를 입력받아 외부에서 유입된 클럭과 실제 내부 클럭간의 시간 차이를 보상하고, 제2 보상 클럭 신호를 생성하여 출력하는 제2 딜레이 모델부; 및
    상기 외부 클럭 신호와 상기 제2 보상 클럭 신호를 비교하여 제2 비교 신호를 생성하여 상기 딜레이 라인부에 출력하는 제2 직접 위상 감지기
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  2. 제1항에 있어서, 상기 딜레이 라인부는,
    상기 제1 직접 위상 감지기의 제1 비교 신호에 따라 딜레이 양을 조절하는 제1 제어 신호를 생성하여 출력하는 제1 제어 수단;
    상기 제1 제어 신호를 입력받고, 상기 버퍼에서 상기 클럭 입력 신호를 입력받으며, 상기 제1 제어 신호에 따라 상기 클럭 입력 신호를 소정 시간 지연시켜 제1 클럭 신호를 생성하여 출력하는 제1 딜레이 라인;
    상기 제2 직접 위상 감지기의 제2 비교 신호에 따라 딜레이 양을 조절하는 제2 제어 신호를 생성하여 출력하는 제2 제어 수단; 및
    상기 제2 제어 신호를 입력받고, 상기 버퍼에서 상기 클럭 입력 신호를 입력받으며, 상기 제2 제어 신호에 따라 상기 클럭 입력 신호를 소정 시간 지연시킨 후 반전하여 제2 클럭 신호를 생성한 후 출력하는 제2 딜레이 라인
    을 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  3. 제1항에 있어서, 상기 듀티 에러 조정부는,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호의 반전된 값을 입력받고, 그 하향 에지 중 어느 것이 앞서는지 나타내는 위상 감지 신호를 생성하여 출력하는 제1 위상 감지기;
    상기 위상 감지 신호에 따라 복수개의 가중치를 결정하여 출력하는 혼합기 제어부;
    상기 가중치를 입력받아 상기 제1 클럭 신호에 1에서 상기 가중치를 뺀 값을 적용하고, 상기 제2 클럭 신호에 상기 가중치를 적용하여, 듀티를 조정한 제1 혼합 클럭 신호를 생성한 후 상기 제1 딜레이 모델부로 출력하는 제1 위상 혼합기; 및
    상기 가중치를 입력받아 상기 제1 클럭 신호에 상기 가중치를 적용하고, 상기 제2 클럭 신호에 1에서 상기 가중치를 뺀 값을 적용하여, 듀티를 조정한 제2 혼합 클럭 신호를 생성한 후 상기 제2 딜레이 모델부로 출력하는 제2 위상 혼합기
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  4. 제1항에 있어서, 상기 듀티 에러 조정부는,
    상기 제1 클럭 신호 및 상기 제2 클럭 신호의 반전된 값을 입력받고, 그 하향 에지 중 어느 것이 앞서는지 나타내는 위상 감지 신호를 생성하여 출력하는 제1 위상 감지기;
    상기 위상 감지 신호에 따라 복수개의 가중치를 결정하여 출력하는 혼합기 제어부;
    상기 가중치를 입력받아 상기 제1 클럭 신호에 상기 가중치를 적용하고, 상기 제2 클럭 신호에 1에서 상기 가중치를 뺀 값을 적용하여, 듀티를 조정한 제1 혼합 클럭 신호를 생성한 후 상기 제1 딜레이 모델부로 출력하는 제1 위상 혼합기; 및
    상기 가중치를 입력받아 상기 제1 클럭 신호에 상기 가중치를 적용하고, 상기 제2 클럭 신호에 1에서 상기 가중치를 뺀 값을 적용하여, 듀티를 조정한 제2 혼합 클럭 신호를 생성한 후 상기 제2 딜레이 모델부로 출력하는 제2 위상 혼합기
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  5. 제1항에 있어서, 상기 딜레이 라인부는,
    상기 제1 비교 신호에 따라 딜레이 양을 조절하는 제1 왼쪽 시프트 신호 또는 제1 오른쪽 시프트 신호를 생성하여 출력하는 제3 제어 수단;
    상기 제1 왼쪽 쉬프트 신호 또는 상기 제1 오른쪽 쉬프트 신호를 입력받아 출력 신호를 좌우로 이동하여 딜레이 양을 제어하는 제3 제어 신호를 생성하여 출력하는 제1 시프트 레지스터;
    상기 제3 제어 신호를 입력받고, 상기 버퍼에서 상기 클럭 입력 신호를 입력받으며, 상기 제3 제어 신호에 따라 상기 클럭 입력 신호를 소정 시간 지연시켜 제1 클럭 신호를 생성하여 상기 듀티 에러 조정부로 출력하는 제3 딜레이 라인;
    상기 제2 비교 신호에 따라 딜레이 양을 조절하는 제2 왼쪽 시프트 신호 또는 제2 오른쪽 시프트 신호를 생성하여 출력하는 제4 제어 수단;
    상기 제2 왼쪽 쉬프트 신호 또는 상기 제2 오른쪽 쉬프트 신호를 입력받아 출력 신호를 좌우로 이동하여 딜레이 양을 제어하는 제4 제어 신호를 생성하여 출력하는 제2 시프트 레지스터; 및
    상기 제4 제어 신호를 입력받고, 상기 버퍼에서 상기 클럭 입력 신호를 입력받으며, 상기 제4 제어 신호에 따라 상기 클럭 입력 신호를 소정 시간 지연시킨 후 반전하여 제2 클럭 신호를 생성하고, 상기 제2 클럭 신호를 상기 듀티 에러 조정부로 출력하는 제4 딜레이 라인
    을 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  6. 제5항에 있어서, 상기 제3 딜레이 라인은,
    순차적으로 연결된 복수개의 유닛 딜레이 셀을 구비하고, 활성화된 유닛 딜레이 셀의 개수에 따른 지연 시간차를 갖는 두 개의 신호를 생성하여 출력하는 코스 딜레이 라인; 및
    상기 코스 딜레이 라인으로부터 상기 두 개의 신호를 입력받아 지연 시간을세밀하게 튜닝하는 제3 위상 혼합기
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  7. 제5항에 있어서, 상기 제4 딜레이 라인은,
    순차적으로 연결된 복수개의 유닛 딜레이 셀을 구비하고, 활성화된 유닛 딜레이 셀의 개수에 따른 지연 시간차를 갖는 두 개의 신호를 생성하여 출력하는 코스 딜레이 라인; 및
    상기 코스 딜레이 라인으로부터 상기 두 개의 신호를 입력받아 지연 시간을 세밀하게 튜닝하는 제3 위상 혼합기
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  8. 제1항에 있어서, 상기 딜레이 라인부는,
    상기 버퍼에서 상기 클럭 입력 신호를 입력받고, 상기 클럭 입력 신호에 의해 생성된 복수개의 다중 위상 신호를 출력하는 복수개의 딜레이 셀;
    상기 제1 비교 신호에 따라 딜레이 양을 조절하는 제5 제어 신호를 생성하여 출력하는 제5 제어 수단;
    상기 제5 제어 신호에 따라 상기 다중 위상 신호 중 이웃하는 두 개의 신호를 선택하고, 상기 두 개의 신호를 튜닝하여 생성된 제1 클럭 신호를 상기 듀티 에러 조정부로 출력하는 제1 신호 생성 수단;
    상기 제2 비교 신호에 따라 딜레이 양을 조절하는 제6 제어 신호를 생성하여 출력하는 제6 제어 수단; 및
    상기 제6 제어 신호에 따라 상기 다중 위상 신호 중 이웃하는 두 개의 신호를 선택하고, 상기 두 개의 신호를 튜닝하고 반전함으로써 생성된 제2 클럭 신호를 상기 듀티 에러 조정부로 출력하는 제2 신호 생성 수단
    을 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  9. 제8항에 있어서, 상기 제1 신호 생성 수단은,
    상기 제5 제어 신호에 의해, 상기 복수개의 딜레이 셀에서 입력받은 상기 복수개의 다중 위상 신호 중 한 개의 유닛 딜레이 셀에 의한 지연 시간만큼의 차를 갖는 이웃하는 두 개의 신호를 선택하여 출력하는 MUX; 및
    상기 MUX에서 두 개의 신호를 입력받아 튜닝하여 생성된 한 개의 신호를 상기 듀티 에러 조정부로 출력하는 제4 위상 혼합기
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  10. 제8항에 있어서, 상기 제2 신호 생성 수단은,
    상기 제6 제어 신호에 의해, 상기 복수개의 딜레이 셀에서 입력받은 상기 복수개의 다중 위상 신호 중 한 개의 유닛 딜레이 셀에 의한 지연 시간만큼의 차를 갖는 이웃하는 두 개의 신호를 선택하여 출력하는 MUX; 및
    상기 MUX에서 두 개의 신호를 입력받아 튜닝하여 생성된 한 개의 신호를 상기 듀티 에러 조정부로 출력하는 제4 위상 혼합기
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  11. 제1항에 있어서, 상기 듀티 에러 조정부는,
    가중치를 입력받아 상기 제1 클럭 신호에 1에서 상기 가중치를 뺀 값을 적용하고, 상기 제2 클럭 신호에 상기 가중치를 적용하여, 듀티를 조정한 제1 혼합 클럭 신호를 생성한 후 출력하는 제1 위상 혼합기;
    가중치를 입력받아 상기 제1 클럭 신호에 상기 가중치를 적용하고, 상기 제2 클럭 신호에 1에서 상기 가중치를 뺀 값을 적용하여, 듀티를 조정한 제2 혼합 클럭 신호를 생성한 후 출력하는 제2 위상 혼합기;
    입력된 상기 제1 혼합 클럭 신호 및 상기 제2 혼합 클럭 신호의 반전된 값의 위상을 감지하여 그 하향 에지 중 어느 것이 앞서는지 나타내는 위상 감지 신호를생성한 후 출력하는 제2 위상 감지기; 및
    상기 제2 위상 감지기에서 입력된 상기 위상 감지 신호에 따라 가중치를 결정하고, 상기 가중치를 상기 제1 위상 혼합기 및 상기 제2 위상 혼합기로 출력하는 혼합기 제어부
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  12. 제6항 또는 제7항에 있어서, 상기 제3 위상 혼합기는,
    상기 제3 제어 수단 또는 상기 제4 제어 수단으로부터의 복수개의 혼합 제어 신호 중 한 신호를 한 단자로 입력받고, 다른 단자로 상기 코스 딜레이 라인의 두 신호 중 한 신호를 입력받으며, 상기 혼합 제어 신호가 제1 논리 단계인 경우에는 하이-지 신호를 출력하고, 상기 혼합 제어 신호가 제2 논리 단계인 경우에는 상기 코스 딜레이 라인의 두 신호 중 한 신호를 반전하여 출력하는 복수개의 제1 혼합 셀;
    상기 제3 제어 수단 또는 상기 제4 제어 수단으로부터의 복수개의 혼합 제어 신호 중 한 신호를 한 단자로 입력받고, 다른 단자로 상기 코스 딜레이 라인의 두 신호 중 나머지 한 신호를 입력받으며, 상기 혼합 제어 신호가 제1 논리 단계인 경우에는 하이-지 신호를 출력하고, 상기 혼합 제어 신호가 제2 논리 단계인 경우에는 상기 코스 딜레이 라인의 두 신호 중 나머지 한 신호를 반전하여 출력하는 제2혼합 셀; 및
    상기 제1 혼합 셀 및 제2 혼합 셀이 출력한 복수개의 신호를 반전하여 출력하는 인버터
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  13. 제9항 또는 제10항에 있어서, 상기 제4 위상 혼합기는,
    상기 제5 제어 수단 또는 상기 제6 제어 수단으로부터의 복수개의 혼합 제어 신호 중 한 신호를 한 단자로 입력받고, 다른 단자로 상기 MUX의 두 신호 중 한 신호를 입력받으며, 상기 혼합 제어 신호가 제1 논리 단계인 경우에는 하이-지 신호를 출력하고, 상기 혼합 제어 신호가 제2 논리 단계인 경우에는 상기 MUX의 두 신호 중 한 신호를 반전하여 출력하는 복수개의 제1 혼합 셀;
    상기 제5 제어 수단 또는 상기 제6 제어 수단으로부터의 복수개의 혼합 제어 신호 중 한 신호를 한 단자로 입력받고, 다른 단자로 상기 MUX의 두 신호 중 나머지 한 신호를 입력받으며, 상기 혼합 제어 신호가 제1 논리 단계인 경우에는 하이-지 신호를 출력하고, 상기 혼합 제어 신호가 제2 논리 단계인 경우에는 상기 MUX의 두 신호 중 나머지 한 신호를 반전하여 출력하는 제2 혼합 셀; 및
    상기 제1 혼합 셀 및 제2 혼합 셀이 출력한 복수개의 신호를 반전하여 출력하는 인버터
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  14. 제12항에 있어서, 상기 제1 혼합 셀은,
    소스 단자는 전원 전압에 연결되고, 게이트 단자로 상기 코스 딜레이 라인의 두 신호 중 한 신호를 입력받는 제1 PMOS 트랜지스터;
    소스 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자로 한 개의 혼합 제어 신호의 반전된 값을 입력받으며, 드레인 단자는 출력 단자에 연결되는 제2 PMOS 트랜지스터;
    소스 단자는 접지되고, 게이트 단자로 상기 코스 딜레이 라인의 두 신호 중 한 신호를 입력받는 제1 NMOS 트랜지스터; 및
    소스 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자로 한 개의 혼합 제어 신호를 입력받으며, 드레인 단자는 출력 단자에 연결되는 제2 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  15. 제13항에 있어서, 상기 제1 혼합 셀은,
    소스 단자는 전원 전압에 연결되고, 게이트 단자로 상기 MUX의 두 신호 중 한 신호를 입력받는 제1 PMOS 트랜지스터;
    소스 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자로 한 개의 혼합 제어 신호의 반전된 값을 입력받으며, 드레인 단자는 출력 단자에 연결되는 제2 PMOS 트랜지스터;
    소스 단자는 접지되고, 게이트 단자로 상기 MUX의 두 신호 중 한 신호를 입력받는 제1 NMOS 트랜지스터; 및
    소스 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자로 한 개의 혼합 제어 신호를 입력받으며, 드레인 단자는 출력 단자에 연결되는 제2 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  16. 제12항에 있어서, 상기 제2 혼합 셀은,
    소스 단자는 전원 전압에 연결되고, 게이트 단자로 상기 코스 딜레이 라인의 두 신호 중 나머지 한 신호를 입력받는 제1 PMOS 트랜지스터;
    소스 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자로 한 개의 혼합 제어 신호의 반전된 값을 입력받으며, 드레인 단자는 출력 단자에 연결되는 제2 PMOS 트랜지스터;
    소스 단자는 접지되고, 게이트 단자로 상기 코스 딜레이 라인의 두 신호 중 나머지 한 신호를 입력받는 제1 NMOS 트랜지스터; 및
    소스 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자로 한 개의 혼합 제어 신호를 입력받으며, 드레인 단자는 출력 단자에 연결되는 제2 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  17. 제13항에 있어서, 상기 제2 혼합 셀은,
    소스 단자는 전원 전압에 연결되고, 게이트 단자로 상기 MUX의 두 신호 중 나머지 한 신호를 입력받는 제1 PMOS 트랜지스터;
    소스 단자는 상기 제1 PMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자로 한 개의 혼합 제어 신호의 반전된 값을 입력받으며, 드레인 단자는 출력 단자에 연결되는 제2 PMOS 트랜지스터;
    소스 단자는 접지되고, 게이트 단자로 상기 MUX의 두 신호 중 나머지 한 신호를 입력받는 제1 NMOS 트랜지스터; 및
    소스 단자는 상기 제1 NMOS 트랜지스터의 드레인 단자에 연결되고, 게이트 단자로 한 개의 혼합 제어 신호를 입력받으며, 드레인 단자는 출력 단자에 연결되는 제2 NMOS 트랜지스터
    를 포함하는 것을 특징으로 하는 듀티 사이클 교정이 가능한 디지털 디엘엘 장치.
  18. 외부 클럭 신호와 제1 보상 클럭 신호 및 제2 보상 클럭 신호의 상향 에지가 일치하는 지를 검사하는 단계;
    상향 에지가 일치하는 경우에는, 제2 클럭 신호의 하향 에지와 제1 클럭 신호의 하향 에지 중 어느 것이 앞서는지 여부를 검사하는 단계; 및
    하향 에지가 앞서지 않는 신호에 0.5보다 작은 가중치를 적용하고, 하향 에지가 앞서는 신호에 0.5보다 큰 가중치를 적용하는 단계
    를 포함하는 것을 특징으로 하는 디지털 디엘엘 장치의 듀티 사이클 교정 방법.
  19. 제18항에 있어서,
    상향 에지가 일치하지 않는 경우에는 상향 에지가 일치하도록 딜레이를 조정하는 단계
    를 포함하는 것을 특징으로 하는 디지털 디엘엘 장치의 듀티 사이클 교정 방법.
  20. 외부 클럭 신호와 제1 보상 클럭 신호 및 제2 보상 클럭 신호의 상향 에지가 일치하는 지를 검사하는 단계;
    상향 에지가 일치하는 경우에는, 제2 혼합 클럭 신호의 하향 에지와 제1 혼합 클럭 신호의 하향 에지의 일치 여부를 검사하는 단계; 및
    하향 에지가 일치하지 않는 경우에는, 하향 에지가 앞서지 않는 신호에 0.5보다 작은 가중치를 적용하고, 하향 에지가 앞서는 신호에 0.5보다 큰 가중치를 적용하고 하향 에지의 일치 여부를 검사하는 단계로 돌아가고, 하향 에지가 일치하는 경우에는, 과정을 종료하는 단계
    를 포함하는 것을 특징으로 하는 디지털 디엘엘 장치의 듀티 사이클 교정 방법.
  21. 제20항에 있어서,
    상향 에지가 일치하지 않는 경우에는 상향 에지가 일치하도록 딜레이를 조정하는 단계
    를 포함하는 것을 특징으로 하는 디지털 디엘엘 장치의 듀티 사이클 교정 방법.
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