KR100673885B1

KR100673885B1 - 반도체 기억 소자의 듀티 싸이클 교정 장치 및 그 방법

Info

Publication number: KR100673885B1
Application number: KR1020040028975A
Authority: KR
Inventors: 김경훈
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-04-27
Filing date: 2004-04-27
Publication date: 2007-01-26
Also published as: CN1691203B; CN1691203A; KR20050103698A; JP2005318520A; TW200535864A; US7428286B2; US20050238128A1; TWI270891B; JP4590278B2

Abstract

본 발명은 작은 면적으로 구현할 수 있고, 위상 고정을 신속하게 수행할 수 있으며, 소모되는 전류량을 줄일 수 있는 듀티 사이클 교정 장치 및 그 방법을 제공함에 목적이 있다.

상기 목적을 달성하기 위한 본원의 제1 발명에 따른 듀티 싸이클 교정 장치는 반도체 기억 소자에 있어서, 제1 클럭을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부; 토스 제어 신호 - 상기 토스 제어 신호는 제2 클럭으로부터 생성됨 - 에 제어되어 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시켜출력하기 위한 출력 탭 블럭; 및 상기 출력 탭 블럭으로부터 출력되는 클럭을 상기 제1 클럭 및 제2 클럭 중 어느 하나와 혼합하기 위한 위상 혼합부를 포함할 수 있다.

지연 고정 루프. 반도체 기억 소자, 듀티 싸이클 교정, 위상 혼합

Description

반도체 기억 소자의 듀티 싸이클 교정 장치 및 그 방법{DUTY CYCLE CORRECTION APPARATUS IN SEMICONDUCTOR MEMORY DEVICE AND ITS METHOD}

도 1은 본 발명의 일실시예에 따른 듀티 싸이클 교정 장치의 전체 블럭도,

도 2는 도 1의 동작 타이밍도,

도 3은 도 1의 지연 라인부 및 출력 탭 블럭의 세부 회로도,

도 4는 도 1의 DCC 위상 혼합기의 세부 회로도,

도 5는 도 1의 위상 비교기의 세부 회로도,

도 6은 도 1의 위상 혼합 제어기의 세부 회로도,

도 7은 본 발명의 다른 실시예에 따른 듀티 싸이클 교정 장치의 전체 블럭도.

* 도면의 주요 부분에 대한 설명 *

101: 지연 라인부 102: 버퍼

103: 출력 탭 블럭 104: DCC 위상 혼합기

105: 위상 비교기 106: 위상 혼합 제어기

본 발명은 반도체 기억 소자에서 이용되는 클럭의 듀티 사이클을 교정할 수 있는 장치 및 방법에 관한 것이다.

종래의 듀티 사이클 교정 회로(duty cycle correction circuit)는 크게 아날로그 방식과 디지털 방식으로 구분될 수 있다. 아날로그 방식의 경우, 정적 전류(static current)가 크고 듀티 사이클을 교정할 수 있는 폭이 좁다는 단점이 있는 반면, 교정의 정확도가 높고(다시 말해서, 레졸루션(resolution)이 세밀하다) 면적을 작게 차지한다는 장점이 있다. 이와 반대로, 디지털 방식의 경우, 차지하는 면적이 크고, 레졸루션을 높이는 데에 한계가 있으며, 전원측에서 발생하는 노이즈(power noise)에 취약하지만, 정적 전류가 작고 교정이 신속히 이루어지며 교정의 폭이 넓다는 장점이 있다. 이와 같은 이유로 인하여 반도체 기억 소자에서의 듀티 사이클 교정에 디지털 방식이 이용된다.

한편, 본 출원인은 2002. 5. 21.자 특허출원 2002-28129호에 "듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티 사이클 교정 방법"을 발명의 명칭으로 출원하여 디지털 방식의 듀티 사이클 교정 회로를 제시한 바 있다. 그런데, 상기 출원된 발명에서는 듀티 사이클 교정을 위해 하나의 지연 고정 루프를 더 부가하고 있다. 즉, 2중 폐 루프(closed loop)를 구성하는 위상 혼합부, 지연 모델 및 위상 검출부는 반도체 기억 소자에서 차지하는 면적이 매우 커서 반도체 기억 소자에 요 구되는 소면적화(small size)의 추세에 부합하지 못했다. 또한, 두 지연 라인에 대하여 각각 피드백 루프를 이루는 위상 혼합부, 지연 모델 및 위상 검출부는 공정, 전압, 온도에 무관하게 서로 정확히 동일한 지연량을 가져야 하나, 각 지연라인에 대해 별도로 존재하기 때문에 각 루프를 지나는 클럭을 서로 매칭시키기가 매우 힘든 문제점도 있었다.

상기와 같은 문제점을 해결하기 위하여 본 발명은 작은 면적으로 구현할 수 있는 듀티 사이클 교정 장치 및 방법을 제공함에 목적이 있다.

또한, 본 발명의 다른 목적은 위상 고정을 신속하게 행할 수 있는 듀티 사이클 교정 장치 및 방법을 제공함에 있다.

또한, 본 발명의 또 다른 목적은 소모되는 전류량을 줄일 수 있는 듀티 사이클 교정 장치 및 방법을 제공함에 있다.

바람직하게는, 상기 제1 클럭은 상기 제2 클럭의 상보적 신호이고, 상기 위상 혼합부는 상기 출력 탭 클럭으로부터 출력되는 지연 라인 출력 반전 클럭 - 상기 지연 라인 출력 반전 클럭은 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 반전시킨 클럭임 - 과 상기 제1 클럭을 혼합할 수 있다.

바람직하게는, 상기 제1 클럭은 상기 제2 클럭의 상보적 신호이고, 상기 위상 혼합부는 상기 출력 탭 클럭으로부터 출력되는 지연 라인 출력 클럭 - 상기 지연 라인 출력 클럭은 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시킨 클럭임 - 과 상기 제2 클럭을 혼합할 수 있다.

바람직하게는, 본원의 제1 발명에 따른 듀티 싸이클 교정 장치는 상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및 상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부를 더 포함할 수 있다.

또한, 본원의 제2 발명에 따른 듀티 싸이클 교정 장치는, 반도체 기억 소자에 있어서, 제1 클럭을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부; 제2 클럭 - 상기 제2 클럭은 상기 제1 클럭의 상보적 신호임 - 의 제1 논리상태의 라이징 에지에 정렬되는 토스 제어 신호에 제어되어 상기 지연된 제1 클럭의 제1 논리상태를 갖는 펄스의 폴링 에지에 정렬되고, 상기 지연된 제1 클럭의 제1 논리상태에서의 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 출력시키기 위한 출력 탭 블럭; 및 상기 지연 라인 출력 클럭을 반전시킨 지연 라인 출력 반전 클럭과 상기 지연된 제1 클럭을 혼합하기 위한 위상 혼합부를 포함할 수 있다.

바람직하게는, 본원의 제2 발명에 따른 듀티 싸이클 교정 장치는, 상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및 상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부를 더 포함할 수 있다.

또한, 본원의 제3 발명에 따른 듀티 싸이클 교정 방법은, 반도체 기억 소자의 클럭 듀티를 교정함에 있어서, 제1 클럭을 지연시켜 지연된 제1 클럭을 출력하는 제1 단계; 토스 제어 신호 - 상기 토스 제어 신호는 제2 클럭으로부터 생성됨 - 에 제어되어 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시켜 출력하는 제2 단계; 및 상기 제2 단계에 의해 출력되는 클럭과 상기 제1 클럭 및 제2 클럭 중 어느 하나와 혼합하는 제3 단계를 포함할 수 있다.

또한, 본원의 제4 발명에 따른 듀티 싸이클 교정 방법은, 반도체 기억 소자의 클럭 듀티를 교정함에 있어서, 제1 클럭을 지연시켜 지연된 제1 클럭을 출력하는 제1 단계; 제2 클럭 - 상기 제2 클럭은 상기 제1 클럭의 상보적 신호임 - 의 제1 논리 상태의 라이징 에지에 정렬되는 토스 제어 신호에 제어되어 상기 지연된 제1 클럭의 제1 논리상태를 갖는 펄스의 폴링 에지에 정렬되고, 상기 지연된 제1 클럭의 제2 논리상태에서의 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 출력시키는 제2 단계; 및 상기 지연 라인 출력 클럭을 반전시킨 지연 라인 출력 반전 클럭과 상기 지연된 제1 클럭을 혼합하는 제3 단계를 포함할 수 있다.

바람직하게는, 상기 본원의 듀티 싸이클 교정 방법들은, 상기 제3 단계의 수행에 따라 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 제4 단계; 및 상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하는 제5 단계를 더 포함할 수 있다.

또한, 본원의 제5 발명에 따른 반도체 기억 소자는, 지연 고정 루프를 포함하는 반도체 기억 소자에 있어서, 제1 클럭 - 상기 제1 클럭은 상기 지연 고정 루프로부터 출력되는 디엘엘 출력 클럭과 관련됨 - 을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부; 토스 제어 신호 - 상기 토스 제어 신호는 제2 클럭으로부터 생성됨 - 에 제어되어 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시켜 출력하기 위한 출력 탭 블럭; 상기 출력 탭 블럭으로부터 출력되는 클럭을 상기 제1 클럭 및 제2 클럭 중 어느 하나와 혼합하기 위한 위상 혼합부; 상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및 상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부를 포함할 수 있다.

또한, 본원의 제6 발명에 따른 반도체 기억 소자는, 지연 고정 루프를 포함 하는 반도체 기억 소자에 있어서, 제1 클럭 - 상기 제1 클럭은 상기 지연 고정 루프로부터 출력되는 디엘엘 출력 클럭과 관련됨 - 을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부; 제2 클럭 - 상기 제2 클럭은 상기 제1 클럭의 상보적 신호임 - 의 제1 논리 상태의 라이징 에지에 정렬되는 토스 제어 신호에 제어되어 상기 지연된 제1 클럭의 제1 논리상태를 갖는 펄스의 폴링 에지에 정렬되고, 상기 지연된 제1 클럭의 제2 논리상태에서의 펄스 폭만큼 지연 시킨 지연 라인 출력 클럭을 출력시키기 위한 출력 탭 블럭; 상기 지연 라인 출력 클럭을 반전시킨 지연 라인 출력 반전 클럭과 상기 제1 클럭을 혼합하기 위한 위상 혼합부; 상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및 상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부를 포함할 수 있다.

또한, 본원의 제7 발명에 따른 반도체 기억 소자는, 지연 고정 루프를 포함하는 반도체 기억 소자에 있어서, 상기 지연 고정 루프는 외부로부터 입력되는 제2 클럭을 버퍼링하기 위한 입력 버퍼링 수단을 포함하며, 상기 입력 버퍼링 수단은, 제1 클럭 - 상기 제1 클럭은 상기 제2 클럭의 상보적인 신호임 - 을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부; 상기 제2 클럭에 대응하여 생성되는 토스 제어 신호에 제어되어 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시켜 출력하기 위한 출력 탭 블럭; 상기 출력 탭 블럭으로부터 출력되는 클럭을 상기 제1 클럭 및 제2 클럭 중 어느 하나와 혼합하기 위한 위상 혼합부; 상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및 상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부를 포함할 수 있다.

또한, 본원의 제8 발명에 따른 반도체 기억 소자는, 지연 고정 루프를 포함하는 반도체 기억 소자에 있어서, 상기 지연 고정 루프는 외부로부터 입력되는 제2 클럭을 버퍼링하기 위한 입력 버퍼링 수단을 포함하며, 상기 입력 버퍼링 수단은, 제1 클럭 - 상기 제1 클럭은 상기 제2 클럭의 상보적 신호임 - 을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부; 상기 제2 클럭의 제1 논리상태의 라이징 에지에 정렬되는 토스 제어 신호에 제어되어 상기 지연된 제1 클럭의 제1 논리상태를 갖는 펄스의 폴링 에지에 정렬되고, 상기 지연된 제1 클럭의 제1 논리상태에서의 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 출력시키기 위한 출력 탭 블럭; 상기 지연 라인 출력 클럭을 반전시킨 지연 라인 출력 반전 클럭과 상기 지연된 제1 클럭을 혼합하기 위한 위상 혼합부; 상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및 상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부를 포함할 수 있다.

또한, 본원의 제9 발명에 따른 반도체 기억 소자는, 지연 고정 루프를 포함하는 반도체 기억 소자에 있어서, 외부로부터 입력되는 제2 클럭을 버퍼링하기 위 한 입력 버퍼; 제1 클럭 - 상기 제1 클럭은 상기 제2 클럭의 상보적 신호임 - 을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부; 토스 제어 신호 - 상기 토스 제어 신호는 상기 제2 클럭에 대응하여 생성됨 - 에 제어되어 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시켜 출력하기 위한 출력 탭 블럭; 상기 출력 탭 블럭으로부터 출력되는 클럭을 상기 제1 클럭 및 제2 클럭 중 어느 하나와 혼합하여 상기 지연 고정 루프 내 지연 라인으로 출력하기 위한 위상 혼합부; 상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및 상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부를 포함할 수 있다.

또한, 본원의 제10 발명에 따른 반도체 기억 소자는, 지연 고정 루프를 포함하는 반도체 기억 소자에 있어서, 외부로부터 입력되는 제2 클럭을 버퍼링하기 위한 입력 버퍼; 제1 클럭 - 상기 제1 클럭은 상기 제2 클럭의 상보적 신호임 - 을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부; 상기 제2 클럭의 제1 논리상태의 라이징 에지에 정렬되는 토스 제어 신호에 제어되어 상기 지연된 제1 클럭의 제1 논리상태를 갖는 펄스의 폴링 에지에 정렬되고, 상기 지연된 제1 클럭의 제1 논리상태에서의 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 출력시키기 위한 출력 탭 블럭; 상기 지연 라인 출력 클럭을 반전시킨 지연 라인 출력 반전 클럭과 상기 지연된 제1 클럭을 혼합하여 상기 지연 고정 루프 내 지연 라인으로 출력하기 위한 위상 혼합부; 상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭 과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및 상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부를 포함할 수 있다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 1은 본 발명의 일실시예에 따른 듀티 사이클 교정 장치의 전체 블럭도이고, 도 2는 도 1의 각 부의 동작 타이밍도이다.

본 발명의 일실시예에 따른 듀티 사이클 교정 장치는, 지연 라인부(101), 버퍼(102), 출력 탭 블럭(103) 및 DCC 위상 혼합기(104)를 포함하여 구성할 수 있다. 지연 라인부(101)는, 일실시예에 따르면, 외부에서 인가되는 외부 클럭(clk)을 반전시킨 외부 반전 클럭을 지연시킨다. 또한, 다른 실시예에 따르면, 외부 클럭(clk)을 지연시킬 수 있다. 버퍼(102)는 일실시예에 따르면, 외부 클럭(clk)을 버퍼링할 수 있다. 또한, 다른 실시예에 따르면, 외부 반전 클럭(clkb)을 버퍼링할 수 있다.

출력 탭 블럭(103)은, 일실시예에 따르면, 도 3에 보이는 바와 같이, 버퍼(102)로부터 출력되는 토스 제어 신호(Toss C-signal)에 제어되어 지연 라인부(101) 내 지연 라인을 따라 진행 중인 외부 반전 클럭(clkb)을 외부 반전 클럭(clkb)의 "H" 펄스 폭만큼 위상을 지연시켜 지연 라인 출력 클럭(DL oclk)을 출력할 수 있다. 즉, 라이징 에지의 외부 반전 클럭(clkb)은 지연 라인부(101)내 지연 라인을 따라 가다가 토스 제어 신호(Toss C-signal)가 "H"상태로 천이되면 출력 탭 블럭(103)에 출력될 수 있다. 도 1에 보이는 일실시예에 따르면, 본 발명이 여기에 기재된 관점의 범위로 한정되는 것은 아니지만, 출력 탭 블럭(103)의 출력단에 인버터가 있을 수 있다. 또한, 다른 실시예에 따르면, 본 발명이 여기에 기재된 관점의 범위로 한정되는 것은 아니지만, 이 인버터는 출력 탭 블럭(103) 내에 위치시킬 수 있다. 또 다른 실시예에 따르면, 이 인버터는 위상 혼합기(104) 내에 위치시킬 수도 있다.

토스 제어 신호(Toss C-signal)는, 일실시예에 따르면, 외부 클럭(clk)의 하이 펄스의 라이징 에지에 정렬되는 신호일 수 있다. 토스 제어 신호(Toss C-signal)는, 다른 실시예에 따르면, 외부 반전 클럭clkb)의 하이 펄스의 폴링 에지에 정렬되는 신호일 수 있다. 한편, 도 2에 따르면, 토스 제어 신호(Toss C-signal)의 펄스 폭이 외부 클럭의 펄스 폭과 동일하도록 출력된다. 그러나, 이는 일실시예에 불과하며, 외부 클럭(clk)의 하이 펄스의 라이징 에지와 정렬되어 토스 제어 신호(Toss C-signal)가 하이 인에이블될 수도 있다. 토스 제어 신호(Toss C-signal)가 "L"상태이면, 출력 탭 블럭(103) 내 개별 출력 탭을 구성하는 3 입력 낸드 게이트(3 input NAND gate)의 출력이 모두 "H"상태를 갖게 된다. 이에 따라 외부 반전 클럭(clkb)은 지연 라인부 내에서 진행할 수 있다. 외부 반전 클럭(clkb)의 진행에 따라 지연 라인의 출력이 "L"상태에서 "H"상태로 천이하게 된다. 지연 라인부(101) 내 단위 지연 셀(Unit Delay Cell) 및 출력 탭 블럭(103)내 개별 출력 탭의 동작을 표 1을 예로 들어 설명하기로 한다.

No. of UDC		301	302	303
Timing		t-1	t	t+1
3 input of NAND	Toss C-signal	H	H	H
	Present UDC	H	H	L
	Inverting the Next UDC	L	H	L

표 1에서 보듯이, 외부 반전 클럭(clkb)의 라이징 에지(rising edge)가 현재 단위 지연 셀(302)을 통과하고 있다면, 출력 탭(312) 내 3 입력 낸드게이트의 출력이 "L"상태를 갖게 되고, 이 값은 출력 탭(312) 내 전달게이트(transmission gate)를 턴온하여 지연 라인 출력 클럭(DL oclk)으로 출력된다. 이에 따라 지연 라인 출력 클럭(DL oclk)의 라이징 에지(rising edge)는 외부 클럭(clk)의 폴링 에지(falling edge)에 정렬될 수 있다.

본 발명의 일실시예에 따르면, DCC 위상 혼합기(104)는, 외부 반전 클럭(clkb)과 지연 라인 출력 클럭(DL oclk)을 반전시킨 지연 라인 출력 반전 클럭(DL oclkb)의 위상을 혼합함으로써 외부 클럭(clk)의 듀티를 교정할 수 있다.

또한, 본 발명의 다른 실시예에 따르면, DCC 위상 혼합기(104)는 외부클럭(clk)과 지연라인 출력 클럭(DL oclk)을 입력받아 두 클럭의 위상을 혼합할 수도 있다. 물론 이 경우에 DCC 위상 혼합기(104)로부터 출력되는 클럭은 도 2에 보이는 클럭과 상보적이다.

그런데, 위와 같은 구성만으로는 DCC 위상 혼합기(104)로부터 소망하는 출력을 얻지 못할 수도 있기 때문에 본 발명에 따른 듀티 사이클 교정 장치는, 위상 비교기(105)와 위상 혼합 제어기(106)를 더 포함하는 것이 바람직하다.

도 5에 보이는 바와 같이, 본 발명에 따른 위상 비교기(105)는 DCC 위상 혼합기(104)로부터 출력되는 DCC 출력 클럭(DCC oclk)과 DCC 피드백 클럭(DCC fbclk)의 위상을 비교하여 위상 비교 신호(s1_Inc, s1_Dec, s2_Inc, s2_Dec)를 출력한다. 만일, 외부 클럭(clk)의 듀티비(duty ratio)가 50% 초과인 경우, DCC 출력 클럭(DCC oclk)의 라이징 에지의 위상이 DCC 피드백 클럭(DCC fbclk)의 라이징 에지보다 뒤진다. 이 경우 위상 비교기(105)에서 s1을 증가시키고, s2는 감소시킨다. 반면, 외부 클럭(clk)의 듀티비가 50% 미만인 경우, DCC 출력 클럭(DCC oclk)의 라이징 에지의 위상이 DCC 피드백 클럭(DCC fbclk)의 라이징 에지보다 앞선다. 이 경우 위상 비교기(105)에서 s1을 감소시키고, s2는 증가시킨다.

위상 혼합 제어기(106)는, 도 6에 보이는 바와 같이, 위상 비교 신호(s1_Inc, s1_Dec, s2_Inc, s2_Dec)를 이용하여 위상 제어 신호(s1_1, ..., s1_N, s2_1, ...s2_N)를 생성하기 위하여 외부 클럭에 따라 카운트되는 복수개의 N 비트 카운터로 구성될 수 있다. 즉, 위상 비교 신호(s1_Inc, s1_Dec)에 대응하여 활성화되는 위상 제어 신호(s1_1, ..., s1_N)의 개수를 순차적으로 증가 및 감소시킨다. 마찬가지로 위상 비교 신호(s2_Inc, s2_Dec)에 대응하여 활성화되는 위상 제어 신호(s2_1, ...s2_N)의 개수를 순차적으로 증가 및 감소시킨다. 이에 따라 도 4에 보이는 바와 같이, DCC 위상 혼합기(104)는 외부 반전 클럭(clkb)의 위상과 지연 라인 출력 반전 클럭(DL oclkb)의 위상을 혼합할 수 있다.

한편, 도 6에 보이는 위상 혼합 제어기(106)의 다른 실시예로서, 위상 제어 신호(s1_1, ..., s1_N) 중 어느 하나를 활성화하고, 위상 제어 신호(s2_1, ...s2_N) 중 어느 하나를 활성화할 수 있다. 이를 위해서는, 도 4의 DCC 위상 혼합기(104) 내 고 임피던스 인버터의 크기를 각기 다르게 설계할 필요가 있다. 또 다른 실시예에 따르면, 도 4의 DCC 위상 혼합기(104) 내 개별 고 임피던스 인버터의 크기는 동일하게 유지하면서 복수의 고 임피던스 인버터를 직병렬로 조합하여 구성할 수도 있다. 그러나, 이는 본 발명의 요지를 벗어날 뿐만 아니라 당업자의 수준에서 다양한 방식으로 실시하는 것이 가능하므로 더 이상의 언급은 피하기로 한다.

도 7은 본 발명의 다른 실시예에 따른 듀티 싸이클 교정 장치의 전체 블럭도로서, 도 1에 보이는 일실시예와 입력신호면에서 차이가 있다. 즉, 다른 실시예에 따르면, 외부에서 직접 외부클럭(clk)과 반전클럭(clkb)을 인가받는다.

위와 같은 구성을 갖는 본 발명의 듀티 싸이클 교정 장치는, 본 발명이 여기에 기재된 관점의 범위로 한정되는 것은 아니지만, 일실시예에 따르면, 지연 고정 루프의 출력단에 결합되어 동작할 수 있다. 또는, 본 발명의 듀티 싸이클 교정 장치는, 본 발명이 여기에 기재된 관점의 범위로 한정되는 것은 아니지만, 다른 실시예에 따르면 지연 고정 루프의 입력단에 결합되어 동작할 수 있다. 즉, 클럭 입력 버퍼에 사용될 수도 있다. 또는, 본 발명의 듀티 싸이클 교정 장치는, 본 발명이 여기에 기재된 관점의 범위로 한정되는 것은 아니지만, 또 다른 실시예에 따르면, 클럭 입력 버퍼와 지연 고정 루프에 위치되어 동작할 수도 있다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

상기와 같은 구성에 따라 본 발명은 듀티 싸이클 교정 장치가 차지하는 면적을 대폭 줄일 수 있고, 이에 따라 소모되는 전력도 줄어든다. 그리고 듀티 싸이클 교정 동작을 수행하기 위해 소요되는 시간을 대폭 줄일 수 있다. 즉, 종래의 지연 고정 루프를 사용하는 경우, 수 십 내지 200 싸이클 정도의 안정화 기간을 거쳐 듀티 싸이클 교정 동작을 수행하나, 본 발명의 듀티 싸이클 교정 장치가 적용된 지연 고정 루프에 의하면 단지 1 클럭만에 듀티 싸이클 교정 동작을 수행할 수 있다.

Claims

삭제
반도체 기억 소자에 있어서,

제1 클럭을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부;

토스 제어 신호 - 상기 토스 제어 신호는 제2 클럭으로부터 생성됨 - 에 제어되어 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시켜출력하기 위한 출력 탭 블럭; 및

상기 출력 탭 블럭으로부터 출력되는 클럭을 상기 제1 클럭 및 제2 클럭 중 어느 하나와 혼합하기 위한 위상 혼합부를 구비하며,

상기 제1 클럭은 상기 제2 클럭의 상보적 신호이고,

상기 위상 혼합부는 상기 출력 탭 클럭으로부터 출력되는 지연 라인 출력 반전 클럭 - 상기 지연 라인 출력 반전 클럭은 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 반전시킨 클럭임 - 과 상기 제1 클럭을 혼합하는 듀티 싸이클 교정 장치.
반도체 기억 소자에 있어서,

제1 클럭을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부;

토스 제어 신호 - 상기 토스 제어 신호는 제2 클럭으로부터 생성됨 - 에 제어되어 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시켜출력하기 위한 출력 탭 블럭; 및

상기 출력 탭 블럭으로부터 출력되는 클럭을 상기 제1 클럭 및 제2 클럭 중 어느 하나와 혼합하기 위한 위상 혼합부를 구비하며,

상기 제1 클럭은 상기 제2 클럭의 상보적 신호이고,

상기 위상 혼합부는 상기 출력 탭 클럭으로부터 출력되는 지연 라인 출력 클럭 - 상기 지연 라인 출력 클럭은 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시킨 클럭임 - 과 상기 제2 클럭을 혼합하는 듀티 싸이클 교정 장치.
제2항에 있어서,

상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및

상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부

를 더 포함하는 듀티 싸이클 교정 장치.
제4항에 있어서, 상기 위상 비교부는,

상기 듀티 싸이클 교정 출력 클럭의 위상이 상기 듀티 싸이클 교정 피드백 클럭의 위상보다 뒤지는 경우, 위상 비교 신호 - 상기 위상 비교 신호는 제1 증가 신호, 제1 감소 신호, 제2 증가 신호 및 제2 감소 신호를 포함함 - 중 제1 증가 신호 및 제2 감소 신호를 활성화시키는 듀티 싸이클 교정 장치.
제5항에 있어서, 상기 위상 혼합 제어부는,

상기 제2 클럭에 따라 카운트되고, 상기 제1 증가 신호와 제1 감소 신호를 입력받아 복수의 제1 위상 제어 신호를 생성하기 위한 제1 카운터; 및

상기 제2 클럭에 따라 카운트되고, 상기 제2 증가 신호와 제2 감소 신호를 입력받아 복수의 제2 위상 제어 신호를 생성하기 위한 제2 카운터

를 포함하는 듀티 싸이클 교정 장치.
제6항에 있어서,

상기 제1 카운터는, 상기 제1 증가 신호 및 제1 감소 신호에 대응하여 상기 복수의 제1 위상 제어 신호 중 적어도 하나 이상의 활성화된 제1 위상 제어 신호를 순차적으로 증감시키고,

상기 제2 카운터는, 상기 제2 증가 신호 및 제2 감소 신호에 대응하여 상기 복수의 제2 위상 제어 신호 중 적어도 하나 이상의 활성화된 제2 위상 제어 신호를 순차적으로 증감시키는

듀티 싸이클 교정 장치.
제7항에 있어서, 상기 위상 혼합부는,

상기 지연된 제1 클럭을 입력받기 위한 제1 고 임피던스 인버터단 - 상기 제1 고 임피던스 인버터단은 병렬 접속된 복수의 제1 고 임피던스 인버터를 포함함 - ; 및 상기 지연 라인 출력 반전 클럭을 입력받기 위한 제2 고 임피던스 인버터단 - 상기 제2 고 임피던스 인버터단은 병렬 접속된 복수의 제2 고 임피던스 인버터를 포함함 -

을 포함하고,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터 각각은 상기 복수의 제1 위상 제어 신호 중 어느 하나를 배타적으로 입력받고, 상기 병렬 접속된 복수의 제2 고 임피던스 인버터 각각은 상기 복수의 제2 위상 제어 신호 중 어느 하나를 배타적으로 입력받으며, 상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터의 출력은 하나의 노드에 결합되는

듀티 싸이클 교정 장치.
제8항에 있어서,

상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터는 각각 동일한 크기의 전류량을 흘릴 수 있는 듀티 싸이클 교정 장치.
제6항에 있어서,

상기 제1 카운터는, 상기 제1 증가 신호 및 제1 감소 신호에 대응하여 상기 복수의 제1 위상 제어 신호 중 어느 하나의 제1 위상 제어 신호를 활성화하고,

상기 제2 카운터는, 상기 제2 증가 신호 및 제2 감소 신호에 대응하여 상기 복수의 제2 위상 제어 신호 중 어느 하나의 제2 위상 제어 신호를 활성화하는

듀티 싸이클 교정 장치.
제10항에 있어서, 상기 위상 혼합부는,

상기 지연된 제1 클럭을 입력받기 위한 제1 고 임피던스 인버터단 - 상기 제1 고 임피던스 인버터단은 병렬 접속된 복수의 제1 고 임피던스 인버터를 포함함 - ; 및 상기 지연 라인 출력 반전 클럭을 입력받기 위한 제2 고 임피던스 인버터단 - 상기 제2 고 임피던스 인버터단은 병렬 접속된 복수의 제2 고 임피던스 인버터를 포함함 - 을 포함하고,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터 각각은 상기 복수의 제1 위상 제어 신호 중 어느 하나를 배타적으로 입력받고, 상기 병렬 접속된 복수의 제2 고 임피던스 인버터 각각은 상기 복수의 제2 위상 제어 신호 중 어느 하나를 배타적으로 입력받으며, 상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터의 출력은 하나의 노드에 결합되는

듀티 싸이클 교정 장치.
제11항에 있어서,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터는 각각 상이한 크기의 전류량을 흘릴 수 있는

듀티 싸이클 교정 장치.
반도체 기억 소자에 있어서,

제1 클럭을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부;

제2 클럭 - 상기 제2 클럭은 상기 제1 클럭의 상보적 신호임 - 의 제1 논리상태의 라이징 에지에 정렬되는 토스 제어 신호에 제어되어 상기 지연된 제1 클럭의 제1 논리상태를 갖는 펄스의 폴링 에지에 정렬되고, 상기 지연된 제1 클럭의 제1 논리상태에서의 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 출력시키기 위한 출력 탭 블럭; 및

상기 지연 라인 출력 클럭을 반전시킨 지연 라인 출력 반전 클럭과 상기 제1 클럭을 혼합하기 위한 위상 혼합부

를 포함하는 듀티 싸이클 교정 장치.
제13항에 있어서,

상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비 교부; 및

상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부

를 더 포함하는 듀티 싸이클 교정 장치.
제14항에 있어서, 상기 위상 비교부는,

상기 듀티 싸이클 교정 출력 클럭의 라이징 에지의 위상이 상기 듀티 싸이클 교정 피드백 클럭의 라이징 에지의 위상보다 뒤지는 경우, 위상 비교 신호 - 상기 위상 비교 신호는 제1 증가 신호, 제1 감소 신호, 제2 증가 신호 및 제2 감소 신호를 포함함 - 중 제1 증가 신호 및 제2 감소 신호를 활성화시키는 듀티 싸이클 교정 장치.
제15항에 있어서, 상기 위상 혼합 제어부는,

상기 제2 클럭에 따라 카운트되고, 상기 제1 증가 신호와 제1 감소 신호를 입력받아 복수의 제1 위상 제어 신호를 생성하기 위한 제1 카운터; 및

상기 제2 클럭에 따라 카운트되고, 상기 제2 증가 신호와 제2 감소 신호를 입력받아 복수의 제2 위상 제어 신호를 생성하기 위한 제2 카운터

를 포함하는 듀티 싸이클 교정 장치.
제16항에 있어서,

상기 제1 카운터는, 상기 제1 증가 신호 및 제1 감소 신호에 대응하여 상기 복수의 제1 위상 제어 신호 중 적어도 하나 이상의 활성화된 제1 위상 제어 신호를 순차적으로 증감시키고,

상기 제2 카운터는, 상기 제2 증가 신호 및 제2 감소 신호에 대응하여 상기 복수의 제2 위상 제어 신호 중 적어도 하나 이상의 활성화된 제2 위상 제어 신호를 순차적으로 증감시키는

듀티 싸이클 교정 장치.
제17항에 있어서, 상기 위상 혼합부는,

상기 지연된 제1 클럭을 입력받기 위한 제1 고 임피던스 인버터단 - 상기 제1 고 임피던스 인버터단은 병렬 접속된 복수의 제1 고 임피던스 인버터를 포함함 - ; 및 상기 지연 라인 출력 반전 클럭을 입력받기 위한 제2 고 임피던스 인버터단 - 상기 제2 고 임피던스 인버터단은 병렬 접속된 복수의 제2 고 임피던스 인버터를 포함함 -

을 포함하고,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터 각각은 상기 복수의 제1 위상 제어 신호 중 어느 하나를 배타적으로 입력받고, 상기 병렬 접속된 복수의 제2 고 임피던스 인버터 각각은 상기 복수의 제2 위상 제어 신호 중 어느 하나를 배타적으로 입력받으며, 상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터의 출력은 하나의 노드에 결합되는

듀티 싸이클 교정 장치.
제18항에 있어서,

상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터는 각각 동일한 크기의 전류량을 흘릴 수 있는 듀티 싸이클 교정 장치.
제16항에 있어서,

상기 제1 카운터는, 상기 제1 증가 신호 및 제1 감소 신호에 대응하여 상기 복수의 제1 위상 제어 신호 중 어느 하나의 제1 위상 제어 신호를 활성화하고,

상기 제2 카운터는, 상기 제2 증가 신호 및 제2 감소 신호에 대응하여 상기 복수의 제2 위상 제어 신호 중 어느 하나의 제2 위상 제어 신호를 활성화하는

듀티 싸이클 교정 장치.
제20항에 있어서, 상기 위상 혼합부는,

상기 지연된 제1 클럭을 입력받기 위한 제1 고 임피던스 인버터단 - 상기 제1 고 임피던스 인버터단은 병렬 접속된 복수의 제1 고 임피던스 인버터를 포함함 - ; 및 상기 지연 라인 출력 반전 클럭을 입력받기 위한 제2 고 임피던스 인버터단 - 상기 제2 고 임피던스 인버터단은 병렬 접속된 복수의 제2 고 임피던스 인버터를 포함함 -

을 포함하고,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터 각각은 상기 복수의 제1 위상 제어 신호 중 어느 하나를 배타적으로 입력받고, 상기 병렬 접속된 복수의 제2 고 임피던스 인버터 각각은 상기 복수의 제2 위상 제어 신호 중 어느 하나를 배타적으로 입력받으며, 상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터의 출력은 하나의 노드에 결합되는

듀티 싸이클 교정 장치.
제21항에 있어서,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터는 각각 상이한 크기의 전류량을 흘릴 수 있는

듀티 싸이클 교정 장치.
반도체 기억 소자의 클럭 듀티를 교정함에 있어서,

제1 클럭을 지연시켜 지연된 제1 클럭을 출력하는 제1 단계;

토스 제어 신호 - 상기 토스 제어 신호는 제2 클럭으로부터 생성됨 - 에 제어되어 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시켜 출력하는 제2 단계; 및

상기 제2 단계에 의해 출력되는 클럭과 상기 제1 클럭 및 제2 클럭 중 어느 하나와 혼합하는 제3 단계

를 포함하는 듀티 싸이클 교정 방법.
제23항에 있어서,

상기 제1 클럭은 상기 제2 클럭의 상보적 신호이고,

상기 제3 단계는 상기 제2 단계에 의해 출력되는 지연 라인 출력 반전 클럭 - 상기 지연 라인 출력 반전 클럭은 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 반전시킨 클럭임 - 과 상기 제1 클럭을 혼합하는 듀티 싸이클 교정 방법.
제23항에 있어서,

상기 제1 클럭은 상기 제2 클럭의 상보적 신호이고,

상기 제3 단계는 상기 제2 단계에 의해 출력되는 지연 라인 출력 클럭 - 상기 지연 라인 출력 클럭은 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시킨 클럭임 - 과 상기 제2 클럭을 혼합하는 듀티 싸이클 교정 방법.
반도체 기억 소자의 클럭 듀티를 교정함에 있어서,

제1 클럭을 지연시켜 지연된 제1 클럭을 출력하는 제1 단계;

제2 클럭 - 상기 제2 클럭은 상기 제1 클럭의 상보적 신호임 - 의 제1 논리 상태의 라이징 에지에 정렬되는 토스 제어 신호에 제어되어 상기 지연된 제1 클럭의 제1 논리상태를 갖는 펄스의 폴링 에지에 정렬되고, 상기 지연된 제1 클럭의 제2 논리상태에서의 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 출력시키는 제2 단계; 및

상기 지연 라인 출력 클럭을 반전시킨 지연 라인 출력 반전 클럭과 상기 제1 클럭을 혼합하는 제3 단계

를 포함하는 듀티 싸이클 교정 방법.
제23항, 제24항 또는 제26항 중 어느 한 항에 있어서,

상기 제3 단계의 수행에 따라 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하는 제4 단계; 및

상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하는 제5 단계

를 더 포함하는 듀티 싸이클 교정 방법.
제27항에 있어서, 상기 제4 단계는,

상기 듀티 싸이클 교정 출력 클럭의 라이징 에지의 위상이 상기 듀티 싸이클 교정 피드백 클럭의 라이징 에지의 위상보다 뒤지는 경우, 위상 비교 신호 - 상기 위상 비교 신호는 제1 증가 신호, 제1 감소 신호, 제2 증가 신호 및 제2 감소 신호를 포함함 - 중 제1 증가 신호 및 제2 감소 신호를 활성화시키는

듀티 싸이클 교정 방법.
제28항에 있어서, 상기 제5 단계는,

상기 제2 클럭에 따라 카운트되고, 상기 제1 증가 신호와 제1 감소 신호를 입력받아 복수의 제1 위상 제어 신호를 생성하는 제6 단계; 및

상기 제2 클럭에 따라 카운트되고, 상기 제2 증가 신호와 제2 감소 신호를 입력받아 복수의 제2 위상 제어 신호를 생성하는 제7 단계

를 포함하는 듀티 싸이클 교정 방법.
제29항에 있어서,

상기 제6 단계는, 상기 제1 증가 신호 및 제1 감소 신호에 대응하여 상기 복수의 제1 위상 제어 신호 중 적어도 하나 이상의 활성화된 제1 위상 제어 신호를 순차적으로 증감시키고,

상기 제7 단계는, 상기 제2 증가 신호 및 제2 감소 신호에 대응하여 상기 복수의 제2 위상 제어 신호 중 적어도 하나 이상의 활성화된 제2 위상 제어 신호를 순차적으로 증감시키는

듀티 싸이클 교정 방법.
제29항에 있어서,

상기 제6 단계는, 상기 제1 증가 신호 및 제1 감소 신호에 대응하여 상기 복수의 제1 위상 제어 신호 중 어느 하나의 제1 위상 제어 신호를 활성화하고,

상기 제7 단계는, 상기 제2 증가 신호 및 제2 감소 신호에 대응하여 상기 복수의 제2 위상 제어 신호 중 어느 하나의 제2 위상 제어 신호를 활성화하는

듀티 싸이클 교정 방법.
지연 고정 루프를 포함하는 반도체 기억 소자에 있어서,

제1 클럭 - 상기 제1 클럭은 상기 지연 고정 루프로부터 출력되는 디엘엘 출력 클럭과 관련됨 - 을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부;

토스 제어 신호 - 상기 토스 제어 신호는 제2 클럭으로부터 생성됨 - 에 제어되어 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시켜 출력하기 위한 출력 탭 블럭;

상기 출력 탭 블럭으로부터 출력되는 클럭을 상기 제1 클럭 및 제2 클럭 중 어느 하나와 혼합하기 위한 위상 혼합부;

상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및

상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부

를 포함하는 반도체 기억 소자.
제32항에 있어서,

상기 제1 클럭은 상기 제2 클럭의 상보적 신호이고,

상기 위상 혼합부는 상기 출력 탭 클럭으로부터 출력되는 지연 라인 출력 반전 클럭 - 상기 지연 라인 출력 반전 클럭은 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 반전시킨 클럭임 - 과 상기 제1 클럭을 혼합하는 반도체 기억 소자.
제32항에 있어서,

상기 제1 클럭은 상기 제2 클럭의 상보적 신호이고,

상기 위상 혼합부는 상기 출력 탭 클럭으로부터 출력되는 지연 라인 출력 클럭 - 상기 지연 라인 출력 클럭은 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시킨 클럭임 - 과 상기 제2 클럭을 혼합하는 반도체 기억 소자.
지연 고정 루프를 포함하는 반도체 기억 소자에 있어서,

제1 클럭 - 상기 제1 클럭은 상기 지연 고정 루프로부터 출력되는 디엘엘 출력 클럭과 관련됨 - 을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부;

제2 클럭 - 상기 제2 클럭은 상기 제1 클럭의 상보적 신호임 - 의 제1 논리 상태의 라이징 에지에 정렬되는 토스 제어 신호에 제어되어 상기 지연된 제1 클럭의 제1 논리상태를 갖는 펄스의 폴링 에지에 정렬되고, 상기 지연된 제1 클럭의 제2 논리상태에서의 펄스 폭만큼 지연 시킨 지연 라인 출력 클럭을 출력시키기 위한 출력 탭 블럭;

상기 지연 라인 출력 클럭을 반전시킨 지연 라인 출력 반전 클럭과 상기 제1 클럭을 혼합하기 위한 위상 혼합부;

상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및

상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부

를 포함하는 반도체 기억 소자.
제32항, 제33항 또는 제35항 중 어느 한 항에 있어서, 상기 위상 비교부는,

상기 듀티 싸이클 교정 출력 클럭의 위상이 상기 듀티 싸이클 교정 피드백 클럭의 위상보다 뒤지는 경우, 위상 비교 신호 - 상기 위상 비교 신호는 제1 증가 신호, 제1 감소 신호, 제2 증가 신호 및 제2 감소 신호를 포함함 - 중 제1 증가 신호 및 제2 감소 신호를 활성화시키는 반도체 기억 소자.
제36항에 있어서, 상기 위상 혼합 제어부는,

상기 제2 클럭에 따라 카운트되고, 상기 제1 증가 신호와 제1 감소 신호를 입력받아 복수의 제1 위상 제어 신호를 생성하기 위한 제1 카운터; 및

상기 제2 클럭에 따라 카운트되고, 상기 제2 증가 신호와 제2 감소 신호를 입력받아 복수의 제2 위상 제어 신호를 생성하기 위한 제2 카운터

를 포함하는 반도체 기억 소자.
제37항에 있어서,

상기 제1 카운터는, 상기 제1 증가 신호 및 제1 감소 신호에 대응하여 상기 복수의 제1 위상 제어 신호 중 적어도 하나 이상의 활성화된 제1 위상 제어 신호를 순차적으로 증감시키고,

상기 제2 카운터는, 상기 제2 증가 신호 및 제2 감소 신호에 대응하여 상기 복수의 제2 위상 제어 신호 중 적어도 하나 이상의 활성화된 제2 위상 제어 신호를 순차적으로 증감시키는

반도체 기억 소자.
제38항에 있어서, 상기 위상 혼합부는,

상기 지연된 제1 클럭을 입력받기 위한 제1 고 임피던스 인버터단 - 상기 제1 고 임피던스 인버터단은 병렬 접속된 복수의 제1 고 임피던스 인버터를 포함함 - ; 및 상기 지연 라인 출력 반전 클럭을 입력받기 위한 제2 고 임피던스 인버터단 - 상기 제2 고 임피던스 인버터단은 병렬 접속된 복수의 제2 고 임피던스 인버터를 포함함 - 을 포함하고,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터 각각은 상기 복수의 제1 위상 제어 신호 중 어느 하나를 배타적으로 입력받고, 상기 병렬 접속된 복수의 제2 고 임피던스 인버터 각각은 상기 복수의 제2 위상 제어 신호 중 어느 하나를 배타적으로 입력받으며, 상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터의 출력은 하나의 노드에 결합되는

반도체 기억 소자.
제39항에 있어서,

상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터는 각각 동일한 크기의 전류량을 흘릴 수 있는 반도체 기억 소자.
제37항에 있어서,

상기 제1 카운터는, 상기 제1 증가 신호 및 제1 감소 신호에 대응하여 상기 복수의 제1 위상 제어 신호 중 어느 하나의 제1 위상 제어 신호를 활성화하고,

상기 제2 카운터는, 상기 제2 증가 신호 및 제2 감소 신호에 대응하여 상기 복수의 제2 위상 제어 신호 중 어느 하나의 제2 위상 제어 신호를 활성화하는

반도체 기억 소자.
제41항에 있어서, 상기 위상 혼합부는,

상기 지연된 제1 클럭을 입력받기 위한 제1 고 임피던스 인버터단 - 상기 제1 고 임피던스 인버터단은 병렬 접속된 복수의 제1 고 임피던스 인버터를 포함함 - ; 및 상기 지연 라인 출력 반전 클럭을 입력받기 위한 제2 고 임피던스 인버터단 - 상기 제2 고 임피던스 인버터단은 병렬 접속된 복수의 제2 고 임피던스 인버터를 포함함 - 을 포함하고,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터 각각은 상기 복수의 제1 위상 제어 신호 중 어느 하나를 배타적으로 입력받고, 상기 병렬 접속된 복수의 제2 고 임피던스 인버터 각각은 상기 복수의 제2 위상 제어 신호 중 어느 하나를 배타적으로 입력받으며, 상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터의 출력은 하나의 노드에 결합되는

반도체 기억 소자.
제42항에 있어서,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터는 각각 상이한 크기의 전류량을 흘릴 수 있는

반도체 기억 소자.
지연 고정 루프를 포함하는 반도체 기억 소자에 있어서,

상기 지연 고정 루프는 외부로부터 입력되는 제2 클럭을 버퍼링하기 위한 입력 버퍼링 수단을 포함하며,

상기 입력 버퍼링 수단은,

제1 클럭 - 상기 제1 클럭은 상기 제2 클럭의 상보적인 신호임 - 을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부;

상기 제2 클럭에 대응하여 생성되는 토스 제어 신호에 제어되어 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시켜 출력하기 위한 출력 탭 블럭;

상기 출력 탭 블럭으로부터 출력되는 클럭을 상기 제1 클럭 및 제2 클럭 중 어느 하나와 혼합하기 위한 위상 혼합부;

상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및

상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부

를 포함하는 반도체 기억 소자.
제44항에 있어서,

상기 제1 클럭은 상기 제2 클럭의 상보적 신호이고,

상기 위상 혼합부는 상기 출력 탭 클럭으로부터 출력되는 지연 라인 출력 반전 클럭 - 상기 지연 라인 출력 반전 클럭은 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 반전시킨 클럭임 - 과 상기 제1 클럭을 혼합하는 반도체 기억 소자.
제44항에 있어서,

상기 제1 클럭은 상기 제2 클럭의 상보적 신호이고,

상기 위상 혼합부는 상기 출력 탭 클럭으로부터 출력되는 지연 라인 출력 클럭 - 상기 지연 라인 출력 클럭은 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시킨 클럭임 - 과 상기 제2 클럭을 혼합하는 반도체 기억 소자.
지연 고정 루프를 포함하는 반도체 기억 소자에 있어서,

상기 지연 고정 루프는 외부로부터 입력되는 제2 클럭을 버퍼링하기 위한 입력 버퍼링 수단을 포함하며,

상기 입력 버퍼링 수단은,

제1 클럭 - 상기 제1 클럭은 상기 제2 클럭의 상보적 신호임 - 을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부;

상기 제2 클럭의 제1 논리상태의 라이징 에지에 정렬되는 토스 제어 신호에 제어되어 상기 지연된 제1 클럭의 제1 논리상태를 갖는 펄스의 폴링 에지에 정렬되고, 상기 지연된 제1 클럭의 제1 논리상태에서의 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 출력시키기 위한 출력 탭 블럭;

상기 지연 라인 출력 클럭을 반전시킨 지연 라인 출력 반전 클럭과 상기 지연된 제1 클럭을 혼합하기 위한 위상 혼합부;

상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이 클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및

상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부

를 포함하는 반도체 기억 소자.
제44항, 제45항 또는 제47항 중 어느 한 항에 있어서, 상기 위상 비교부는,

상기 듀티 싸이클 교정 출력 클럭의 위상이 상기 듀티 싸이클 교정 피드백 클럭의 위상보다 뒤지는 경우, 위상 비교 신호 - 상기 위상 비교 신호는 제1 증가 신호, 제1 감소 신호, 제2 증가 신호 및 제2 감소 신호를 포함함 - 중 제1 증가 신호 및 제2 감소 신호를 활성화시키는 반도체 기억 소자.
제48항에 있어서, 상기 위상 혼합 제어부는,

상기 제2 클럭에 따라 카운트되고, 상기 제1 증가 신호와 제1 감소 신호를 입력받아 복수의 제1 위상 제어 신호를 생성하기 위한 제1 카운터; 및

상기 제2 클럭에 따라 카운트되고, 상기 제2 증가 신호와 제2 감소 신호를 입력받아 복수의 제2 위상 제어 신호를 생성하기 위한 제2 카운터

를 포함하는 반도체 기억 소자.
제49항에 있어서,

상기 제1 카운터는, 상기 제1 증가 신호 및 제1 감소 신호에 대응하여 상기 복수의 제1 위상 제어 신호 중 적어도 하나 이상의 활성화된 제1 위상 제어 신호를 순차적으로 증감시키고,

상기 제2 카운터는, 상기 제2 증가 신호 및 제2 감소 신호에 대응하여 상기 복수의 제2 위상 제어 신호 중 적어도 하나 이상의 활성화된 제2 위상 제어 신호를 순차적으로 증감시키는

반도체 기억 소자.
제50항에 있어서, 상기 위상 혼합부는,

상기 지연된 제1 클럭을 입력받기 위한 제1 고 임피던스 인버터단 - 상기 제1 고 임피던스 인버터단은 병렬 접속된 복수의 제1 고 임피던스 인버터를 포함함 - ; 및 상기 지연 라인 출력 반전 클럭을 입력받기 위한 제2 고 임피던스 인버터단 - 상기 제2 고 임피던스 인버터단은 병렬 접속된 복수의 제2 고 임피던스 인버터를 포함함 - 을 포함하고,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터 각각은 상기 복수의 제1 위상 제어 신호 중 어느 하나를 배타적으로 입력받고, 상기 병렬 접속된 복수의 제2 고 임피던스 인버터 각각은 상기 복수의 제2 위상 제어 신호 중 어느 하나를 배타적으로 입력받으며, 상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터의 출력은 하나의 노드에 결합되는

반도체 기억 소자.
제51항에 있어서,

상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터는 각각 동일한 크기의 전류량을 흘릴 수 있는 반도체 기억 소자.
제49항에 있어서,

상기 제1 카운터는, 상기 제1 증가 신호 및 제1 감소 신호에 대응하여 상기 복수의 제1 위상 제어 신호 중 어느 하나의 제1 위상 제어 신호를 활성화하고,

상기 제2 카운터는, 상기 제2 증가 신호 및 제2 감소 신호에 대응하여 상기 복수의 제2 위상 제어 신호 중 어느 하나의 제2 위상 제어 신호를 활성화하는

반도체 기억 소자.
제53항에 있어서, 상기 위상 혼합부는,

상기 지연된 제1 클럭을 입력받기 위한 제1 고 임피던스 인버터단 - 상기 제1 고 임피던스 인버터단은 병렬 접속된 복수의 제1 고 임피던스 인버터를 포함함 - ; 및 상기 지연 라인 출력 반전 클럭을 입력받기 위한 제2 고 임피던스 인버터단 - 상기 제2 고 임피던스 인버터단은 병렬 접속된 복수의 제2 고 임피던스 인버터를 포함함 - 을 포함하고,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터 각각은 상기 복수의 제1 위상 제어 신호 중 어느 하나를 배타적으로 입력받고, 상기 병렬 접속된 복수의 제2 고 임피던스 인버터 각각은 상기 복수의 제2 위상 제어 신호 중 어느 하나를 배타적으로 입력받으며, 상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터의 출력은 하나의 노드에 결합되는

반도체 기억 소자.
제54항에 있어서,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터는 각각 상이한 크기의 전류량을 흘릴 수 있는

반도체 기억 소자.
지연 고정 루프를 포함하는 반도체 기억 소자에 있어서,

외부로부터 입력되는 제2 클럭을 버퍼링하기 위한 입력 버퍼;

제1 클럭 - 상기 제1 클럭은 상기 제2 클럭의 상보적 신호임 - 을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부;

토스 제어 신호 - 상기 토스 제어 신호는 상기 제2 클럭에 대응하여 생성됨 - 에 제어되어 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지 연시켜 출력하기 위한 출력 탭 블럭;

상기 출력 탭 블럭으로부터 출력되는 클럭을 상기 제1 클럭 및 제2 클럭 중 어느 하나와 혼합하여 상기 지연 고정 루프 내 지연 라인으로 출력하기 위한 위상 혼합부;

상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및

상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부

를 포함하는 반도체 기억 소자.
제56항에 있어서,

상기 제1 클럭은 상기 제2 클럭의 상보적 신호이고,

상기 위상 혼합부는 상기 출력 탭 클럭으로부터 출력되는 지연 라인 출력 반전 클럭 - 상기 지연 라인 출력 반전 클럭은 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 반전시킨 클럭임 - 과 상기 제1 클럭을 혼합하는 반도체 기억 소자.
제56항에 있어서,

상기 제1 클럭은 상기 제2 클럭의 상보적 신호이고,

상기 위상 혼합부는 상기 출력 탭 클럭으로부터 출력되는 지연 라인 출력 클럭 - 상기 지연 라인 출력 클럭은 상기 지연된 제1 클럭을 상기 제1 클럭의 하이("H") 펄스 폭만큼 지연시킨 클럭임 - 과 상기 제2 클럭을 혼합하는 반도체 기억 소자.
지연 고정 루프를 포함하는 반도체 기억 소자에 있어서,

외부로부터 입력되는 제2 클럭을 버퍼링하기 위한 입력 버퍼;

제1 클럭 - 상기 제1 클럭은 상기 제2 클럭의 상보적 신호임 - 을 지연시켜 지연된 제1 클럭을 출력하기 위한 지연 라인부;

상기 제2 클럭의 제1 논리상태의 라이징 에지에 정렬되는 토스 제어 신호에 제어되어 상기 지연된 제1 클럭의 제1 논리상태를 갖는 펄스의 폴링 에지에 정렬되고, 상기 지연된 제1 클럭의 제1 논리상태에서의 펄스 폭만큼 지연시킨 지연 라인 출력 클럭을 출력시키기 위한 출력 탭 블럭;

상기 지연 라인 출력 클럭을 반전시킨 지연 라인 출력 반전 클럭과 상기 지연된 제1 클럭을 혼합하여 상기 지연 고정 루프 내 지연 라인으로 출력하기 위한 위상 혼합부;

상기 위상 혼합부로부터 출력되는 듀티 싸이클 교정 출력 클럭과 듀티 싸이 클 교정 피드백 클럭의 위상을 비교하여 위상 비교 신호를 출력하기 위한 위상 비교부; 및

상기 위상 비교 신호를 상기 제2 클럭에 따라 카운트하여 위상 제어 신호를 생성하기 위한 위상 혼합 제어부

를 포함하는 반도체 기억 소자.
제56항, 제57항 또는 제59항 중 어느 한 항에 있어서, 상기 위상 비교부는,

상기 듀티 싸이클 교정 출력 클럭의 위상이 상기 듀티 싸이클 교정 피드백 클럭의 위상보다 뒤지는 경우, 위상 비교 신호 - 상기 위상 비교 신호는 제1 증가 신호, 제1 감소 신호, 제2 증가 신호 및 제2 감소 신호를 포함함 - 중 제1 증가 신호 및 제2 감소 신호를 활성화시키는 반도체 기억 소자.
제60항에 있어서, 상기 위상 혼합 제어부는,

상기 제2 클럭에 따라 카운트되고, 상기 제1 증가 신호와 제1 감소 신호를 입력받아 복수의 제1 위상 제어 신호를 생성하기 위한 제1 카운터; 및

상기 제2 클럭에 따라 카운트되고, 상기 제2 증가 신호와 제2 감소 신호를 입력받아 복수의 제2 위상 제어 신호를 생성하기 위한 제2 카운터

를 포함하는 반도체 기억 소자.
제61항에 있어서,

상기 제1 카운터는, 상기 제1 증가 신호 및 제1 감소 신호에 대응하여 상기 복수의 제1 위상 제어 신호 중 적어도 하나 이상의 활성화된 제1 위상 제어 신호를 순차적으로 증감시키고,

상기 제2 카운터는, 상기 제2 증가 신호 및 제2 감소 신호에 대응하여 상기 복수의 제2 위상 제어 신호 중 적어도 하나 이상의 활성화된 제2 위상 제어 신호를 순차적으로 증감시키는

반도체 기억 소자.
제62항에 있어서, 상기 위상 혼합부는,

상기 지연된 제1 클럭을 입력받기 위한 제1 고 임피던스 인버터단 - 상기 제1 고 임피던스 인버터단은 병렬 접속된 복수의 제1 고 임피던스 인버터를 포함함 - ; 및 상기 지연 라인 출력 반전 클럭을 입력받기 위한 제2 고 임피던스 인버터단 - 상기 제2 고 임피던스 인버터단은 병렬 접속된 복수의 제2 고 임피던스 인버터를 포함함 - 을 포함하고,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터 각각은 상기 복수의 제1 위상 제어 신호 중 어느 하나를 배타적으로 입력받고, 상기 병렬 접속된 복수의 제2 고 임피던스 인버터 각각은 상기 복수의 제2 위상 제어 신호 중 어느 하나를 배타적으로 입력받으며, 상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터의 출력은 하나의 노드에 결합되는

반도체 기억 소자.
제63항에 있어서,

상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터는 각각 동일한 크기의 전류량을 흘릴 수 있는 반도체 기억 소자.
제61항에 있어서,

상기 제1 카운터는, 상기 제1 증가 신호 및 제1 감소 신호에 대응하여 상기 복수의 제1 위상 제어 신호 중 어느 하나의 제1 위상 제어 신호를 활성화하고,

상기 제2 카운터는, 상기 제2 증가 신호 및 제2 감소 신호에 대응하여 상기 복수의 제2 위상 제어 신호 중 어느 하나의 제2 위상 제어 신호를 활성화하는

반도체 기억 소자.
제65항에 있어서, 상기 위상 혼합부는,

상기 지연된 제1 클럭을 입력받기 위한 제1 고 임피던스 인버터단 - 상기 제1 고 임피던스 인버터단은 병렬 접속된 복수의 제1 고 임피던스 인버터를 포함함 - ; 및 상기 지연 라인 출력 반전 클럭을 입력받기 위한 제2 고 임피던스 인버터단 - 상기 제2 고 임피던스 인버터단은 병렬 접속된 복수의 제2 고 임피던스 인버터를 포함함 - 을 포함하고,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터 각각은 상기 복수의 제1 위상 제어 신호 중 어느 하나를 배타적으로 입력받고, 상기 병렬 접속된 복수의 제2 고 임피던스 인버터 각각은 상기 복수의 제2 위상 제어 신호 중 어느 하나를 배타적으로 입력받으며, 상기 병렬 접속된 복수의 제1 및 제2 고 임피던스 인버터의 출력은 하나의 노드에 결합되는

반도체 기억 소자.
제66항에 있어서,

상기 병렬 접속된 복수의 제1 고 임피던스 인버터는 각각 상이한 크기의 전류량을 흘릴 수 있는

반도체 기억 소자.