TWI270891B - Duty cycle correction apparatus and method for use in a semiconductor memory device - Google Patents
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- 238000012937 correction Methods 0.000 title claims abstract description 71
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000000034 method Methods 0.000 title claims abstract description 22
- 230000003111 delayed effect Effects 0.000 claims abstract description 72
- 230000002441 reversible effect Effects 0.000 claims description 70
- 230000007423 decrease Effects 0.000 claims description 49
- 230000000295 complement effect Effects 0.000 claims description 25
- 230000000630 rising effect Effects 0.000 claims description 20
- 230000003247 decreasing effect Effects 0.000 claims description 10
- 230000003139 buffering effect Effects 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 12
- 230000008901 benefit Effects 0.000 description 4
- 230000001934 delay Effects 0.000 description 4
- 241000207199 Citrus Species 0.000 description 2
- 235000020971 citrus fruits Nutrition 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- A—HUMAN NECESSITIES
- A41—WEARING APPAREL
- A41C—CORSETS; BRASSIERES
- A41C3/00—Brassieres
- A41C3/0007—Brassieres with stay means
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
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- A—HUMAN NECESSITIES
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- A41C—CORSETS; BRASSIERES
- A41C3/00—Brassieres
- A41C3/10—Brassieres with stiffening or bust-forming inserts
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- A—HUMAN NECESSITIES
- A41—WEARING APPAREL
- A41C—CORSETS; BRASSIERES
- A41C3/00—Brassieres
- A41C3/12—Component parts
- A41C3/122—Stay means
- A41C3/128—Stay means using specific materials
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- A—HUMAN NECESSITIES
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- A41C—CORSETS; BRASSIERES
- A41C3/00—Brassieres
- A41C3/12—Component parts
- A41C3/14—Stiffening or bust-forming inserts
- A41C3/142—Stiffening inserts
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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Description
1270891 ’九、發明說明: 【發明所屬之技術領域】 本發明係有關於一種半導體記憶體裝置;以及更特別地 是有關於一種使用於該半導體記憶體裝置中之能校正一時 鐘信號的工作週期之裝置及方法。 【先前技術】 已知一傳統工作週期校正電路(以下稱爲”DCC”)可分類 成一類比DCC及一數位DCC。雖然該類比DCC具有大的靜 0 電電流及窄的工作週期之校正範圍的缺點,但是具有高的校 正程度(亦即,細的解析度)及小尺寸之優點。相較下,該 數位D C C具有大的尺寸及相當不易於改善解析度之缺點。 ' 再者,該數位DCC更具有可能會受電源所產生之雜訊嚴重 • 影響的缺點。然而,該數位DCC具有小的靜電流、快速之 校正處理及寬的校正範圍之優點。由於此優點,最好在半導 體記憶體裝置中使用該數位DCC來校正工作週期。 一傳統數位DCC揭露於2002年12月30日所提出之共 # 同擁有的美國專利相互關聯申請案第10/331,412號中,其發 明名稱爲’’用以校正工作週期之數位DLL裝置及其方法",在 此倂入上述專利申請案以作爲參考。在該傳統數位DCC中, 提供用於工作週期校正之兩個延遲鎖相迴路。結果,因爲在 一半導體記憶體裝置中構成該兩個延遲鎖相迴路之第一及 第二相位混合器、第一及第二延遲模型單元以及第一及第二 直接相位偵測器係相對地大,所以該DCC可能不適合用以 減少該半導體記憶體裝置之整體尺寸。 1270891 再者,爲了達成精準的同步,要求在每一延遲鎖相迴路 中之第一及第二相位混合器、第一及第二延遲模型單元以及 ~ 第一及第二直接相位偵測器的每一裝置具有相同延遲量,而 無論製程、電壓、溫度等爲何。然而,在該傳統數位DCC 中,藉由等化在每一延遲鎖相迴路中所包含之電路元,件(亦 即,該等相位混合器、該等延遲模型單元及該等直接相位偵 測器)之每一延遲量,以精確地使每一延遲鎖相迴路所使用 之兩個時鐘信號的相位一致是非常重要的。 • 【發明內容】 因此,本發明之一目的在於提供一種能夠以小尺寸來實 施之工作週期校正裝置及其方法。 、 因此,本發明之另一目的在於提供一種能夠更快速地實 . 施相位鎖定之工作週期校正裝置及方法。 因此,本發明之又一目的在於提供一種能夠減少電流消 耗量之工作週期校正裝置及其方法。 依據本發明之一觀點,提供一種使用於一半導體記億體 φ 裝置中之工作週期校正裝置,其包括一延遲線單元,用以延 遲一第一時鐘信號,以產生一第一延遲時鐘信號;一輸出分 接頭單元,用以在由一第二時鐘信號所導出之一拋控信號 (toss control signal)的控制下延遲該第一延遲時鐘信號有該 第一時鐘信號之第一邏輯狀態的脈衝寬度;以及一相位混合 器’用以混合來自該輸出分接頭單兀之時鐘fg號與該第一‘及 第二時鐘信號中之一。 鵞 依據本發明之另一觀點,提供一種使用於一半導體記憶 1270891 體裝置中之工作週期校正裝置,其包括一延 延遲一第一時鐘信號,以產生一第一延遲時間 * 分接頭單元,用以在一第二時鐘信號之第一邏 邊緣處所配置之一拋控信號的控制下延遲該 信號有該第一延遲時鐘信號之第一邏輯狀態白t 產生在該第一延遲時鐘信號之第一邏輯狀態 所配置之一延遲線輸出時鐘信號,其中該第二 第一時鐘信號之互補信號;以及一相位混合器 φ 該延遲線輸出時鐘信號所反向之一延遲線輸 號與該第一時鐘信號。 依據本發明之又一觀點,提供一種使用於 ^ 體裝置中之工作週期校正方法,其包括下列步 、 第一時鐘信號,以產生一第一延遲時鐘信號 二時鐘信號所產生之一拋控信號的控制下延 時鐘信號有該第一時鐘信號之第一邏輯狀態的 及(C)混合步驟(b)所產生之時鐘信號與該第一 _ 號中之一。 依據本發明之另一觀點,提供一種使用於 體裝置中之工作週期校正方法,其包括下列步 第一時鐘信號,以產生一第一延遲時鐘信號 時鐘信號之第一邏輯狀態的上升邊緣處所配 號的控制下延遲該第一延遲時鐘信號有該第 號之第一邏輯狀態的脈衝寬度,以產生在該第 號之第一邏輯狀態的下降邊緣處所配置之一 線單元,用以 信號;一輸出 輯狀態的上升 第一延遲時鐘 丨脈衝寬度,以 的下降邊緣處 時鐘信號係該 ,用以混合由 出反向時鐘信 一半導體記憶 驟:(a)延遲一 ;(b)在由一第 遲該第一延遲 f脈衝寬度;以 及第二時鐘信 一半導體記憶 驟:(a)延遲一 ;(b )在一第二 置之一拋控信 一延遲時鐘信 一延遲時鐘信 延遲線輸出時 1270891 鐘信號,其中該第二時鐘信號係該第一時鐘信號之互補信 號;以及(C)混合由該延遲線輸出時鐘信號所反向之一延遲線 ' 輸出反向時鐘信號與該第一時鐘信號。 依據本發明之又一觀點,提供一種具有一延遲鎖相迴路 (DLL)之半導體記憶體裝置,其包括:一延遲線單元,用以 延遲一與來自該DLL之一 DLL輸出時鐘信號相關之第一時 鐘信號,以產生一第一延遲時鐘信號;一輸出分接頭單元, 用以在由一第二時鐘信號所導出之一拋控信號的控制下延 φ 遲該第一延遲時鐘信號有該第一時鐘信號之第一邏輯狀態 的脈衝寬度;一相位混合器,用以混合來自該輸出分接頭單 元之時鐘信號與該第一及第二時鐘信號中之一;一相位比較 - 器,用以將該相位混合器所輸出之一工作週期校正輸出時鐘 、 信號的相位與一工作週期校正回授時鐘信號之相位作比 較,以提供複數個相位比較信號;以及一相位混合控制器, 用以依據該第二時鐘信號計數該等相位比較信號之數目,以 產生複數個相位控制信號。 # 依據本發明之另一觀點,提供一種具有一延遲鎖相迴路 (DLL)之半導體記憶體裝置,其包括:一延遲線區塊,用以 延遲一與來自該DLL之一 DLL輸出時鐘信號相關之第一時 鐘信號,以產生一第一延遲時鐘信號;一輸出分接頭單元, 用以在一第二時鐘信號之第一邏輯狀態的上升邊緣處所配 置之一拋控信號的控制下延遲該第一延遲時鐘信號有該第 一延遲時鐘信號之第二邏輯狀態的脈衝寬度,以產生在該第 m 一延遲時鐘信號之第一邏輯狀態的下降邊緣處所配置之一 r? 1270891 信 時 鐘 作 鐘 相 較 迴 外 緩 以 時 時 鐘 位 第 混 工 位 信 信 延遲線輸出時鐘信號,其中該第二時鐘信號係該第一時鐘 號之互補信號;一相位混合器,用以混合由該延遲線輸出 / 鐘信號所反向之一延遲線輸出反向時鐘信號與該第一時 信號;一相位比較器,用以將該相位混合器所輸出之一工 週期校正輸出時鐘信號的相位與一工作週期校正回授時 信號之相位作比較,以提供複數個相位比較信號;以及一 位混合控制器,用以依據該第二時鐘信號計數該等相位比 信號之數目,以產生複數個相位控制信號。 p 依據本發明之又一觀點,提供一種包括有一延遲鎖相 路(DLL)之半導體記憶體裝置,該DDL具有一用以緩衝自 部所輸入之一第二時鐘信號的輸入緩衝區塊,其中該輸入 - 衝區塊包括:一延遲線單元,用以延遲一第一時鐘信號, /產生一第一延遲時鐘信號,其中該第一時鐘信號係該第二 鐘信號之互補信號;一輸出分接頭單元,用以在由該第二 鐘信號所產生之一拋控信號的控制下延遲該第一延遲時 信號有該第一時鐘信號之第一邏輯狀態的脈衝寬度;一相 0 混合器,用以混合來自該輸出分接頭單元之時鐘信號與該 一及第二時鐘信號中之一;一枏位比較器,用以將該相位 合器所輸出之一工作週期校正輸出時鐘信號的相位與一 作週期校正回授時鐘信號之相位作比較,以提供複數個相 比較信號;以及一相位混合控制器,用以依據該第二時鐘 號計數該等相位比較信號之數目,以產生複數個相位控制
Ptfe 疏0 依據本發明之另一觀點,提供一種包括有一延遲鎖相迴 1270891 路(DLL)之半導體記憶體裝置,該DDL具有一用以緩衝自外 部所輸入之一第二時鐘信號的輸入緩衝區塊,其中該輸入緩 ~ 衝區塊包括:一延遲線單元,用以延遲一第一時鐘信號,以 產生一第一延遲時鐘信號,其中該第一時鐘信號係該第二時 鐘信號之互補信號;一輸出分接頭單元,用以在該第二時鐘 信號之第一邏輯狀態的上升邊緣處所配置之一拋控信號的 控制下延遲該第一延遲時鐘信號有該第一延遲時鐘信號之 第一邏輯狀態的脈衝寬度,以產生在該第一延遲時鐘信號之 φ 第一邏輯狀態的脈衝之下降邊緣處所配置的一延遲線輸出 時鐘信號;一相位混合器,用以混合由該延遲線輸出時鐘信 號所反向之一延遲線輸出反向時鐘信號與該第一時鐘信 - 號;一相位比較器,用以將該相位混合器所輸出之一工作週 . 期校正輸出時鐘信號的相位與一工作週期校正回授時鐘信 號之相位作比較,以提供複數個相位比較信號;以及一相位 混合控制器,用以依據該第二時鐘信號計數該等相位比較信 號之數目,以產生複數個相位控制信號。 φ 依據本發明之又一觀點,提供一種具有一延遲鎖相迴路 (DLL)之半導體記憶體裝置,包括一輸入緩衝器,用以緩衝 自外部所輸入之一第二時鐘信號;一延遲線單元,用以延遲 一第一時鐘信號,以產生一第一延遲時鐘信號,其中該第一 時鐘信號係該第二時鐘信號之互補信號;一輸出分接頭單 元,用以在對應於該第二時鐘信號所產生之一拋控信號的控 制下延遲該第一延遲時鐘信號有該第一時鐘信號之第一邏 輯狀態的脈衝寬度;一相位混合器,用以混合來自該輸出分 -10- 1270891 接頭單元之時鐘信號與該第一及第二時鐘信號中之一,藉以 在該DLL中之一延遲線上輸出一混合時鐘信號;一相位比 ~ 較器,用以將該相位混合器所輸出之一工作週期校正輸出時 鐘信號的相位與一工作週期校正回授時鐘信號之相位作比 較,以提供複數個相位比較信號;以及一相位混合控制器, 用以依據該第二時鐘信號計數該等相位比較信號之數目,以 產生複數個相位控制信號。 依據本發明之另一觀點,提供一種具有一延遲鎖相迴路 Φ (DLL)之半導體記憶體裝置,包括一輸入緩衝器,用以緩衝 自外部所輸入之一第二時鐘信號;一延遲線單元,用以延遲 一第一時鐘信號,以產生一第一延遲時鐘信號,其中該第一 - 時鐘信號係該第二時鐘信號之互補信號;一輸出分接頭單 . 元,用以在該第二時鐘信號之第一邏輯狀態的上升邊緣處所 配置之一拋控信號的控制下延遲該第一延遲時鐘信號有該 第一延遲時鐘信號之第一邏輯狀態的脈衝寬度,以產生在該 第一延遲時鐘信號之第一邏輯狀態的脈衝之下降邊緣處所 • 配置的一延遲線輸出時鐘信號;一相位混合器,用以混合來 自該輸出分接頭單元之時鐘信號與該第一及第二時鐘信號 中之一,藉此在該DLL中之一延遲線上輸出一混合時鐘信 號;一相位比較器,用以將該相位混合器所輸出之一工作週 期校正輸出時鐘信號的相位與一工作週期校正回授時鐘信 號之相位作比較,以提供複數個相位比較信號;以及一相位 混合控制器,用以依據該第一時鐘信號計數該等相位比較信 號之數目,以產生複數個相位控:制信號。 1270891 從下面較佳實施例之說明並配合所附圖式可易於了解 本發明之上述及其它目的以及特徵。 【實施方式】 以下’將參考所附圖式以詳細描述依據本發明之一半導 體記憶體裝置。 第1圖係顯示依據本發明之一實施例的一工作週期校正 裝置之方塊圖,以及第2圖係描述第1圖所示之工作週期校 正裝置的操作之時序圖。 如第1圖所示,依據本發明之工作週期校正裝置包括一 延遲線區塊101、一緩衝器102、一輸出分接頭區塊1〇3、一 DCC相位混合器1 04、一相位混合控制器1 〇6及一相位比較 器 105 〇 特別地,該延遲線區塊101使一外部反向時鐘信號clkb 延遲一特定時間,其中該外部反向時鐘信號xlkb係藉由一 反向器反向一外部時鐘信號elk所獲得的。同時,該緩衝器 1 0 2用以緩衝該外部時鐘信號c 1 k,藉以輸出一拋控信號 toss-ctl ° 之後,該輸出分接頭區塊1 〇 3延遲該外部反向時鐘信號 clkb之相位有該時鐘信號clkb之”高”脈衝的寬度,以回應來 自該緩衝器102之拋控信號toss-ctl,以提供一延遲線輸出 時鐘信號DL_oclk,其中該外部反向時鐘信號clkb沿著該延 遲線區塊1 〇 1中之一延遲線行進。 該D C C相位混合器1 0 4用以使用該外部反向時鐘信號 clkb及一延遲線輸出反向時鐘信號DL_oclkb以校正該外部 ⑧ -12- 1270891 時鐘信號 elk之工作,其中該延遲線輸出反向時鐘信號 DL_oclkb係藉由反向該延遲線輸出時鐘信號DL_〇clk所獲 ' 得。該柑位比較器1〇5將來自該DCC相位混合器104之一 DCC輸出時鐘信號DCC_oclk的相位與一 DCC回授時鐘信號 DCC — fb elk之相位作比較。依據在該相位比較器105上之比 較結果,該相位混合控制器1 06輸出一用以控制該時鐘信號 之相位的信號至該DCC相位混合器1 04。 如果依據本發明之另一實施例將該外部反向時鐘信號 0 c 1 k b提供至一工作週期校正裝置(未顯示),則該延遲線區塊 101延遲該外部時鐘信號elk,以及該緩衝器102緩衝該外 部反向時鐘信號c 1 k b,以輸出該拋控信號t 〇 s s - c 11。在此時, " 該DCC相位混合器104可輸入有該外部時鐘信號elk及該延 . 遲線輸出時鐘信號DL_oclk,以及混合該兩個時鐘信號。在 此情況中,該DCC相位混合器104之一輸出時鐘信號將與 第2圖所示之時鐘信號DCC_oclk成反向。 第3圖係顯示第1圖所示之延遲線區塊1 〇 1及輸出分接 φ 頭區塊1 〇 3的電路圖。 如所示,該輸出分接頭區塊1 03延遲該外部反向時鐘信 號elkb之相位有該時鐘信號elkb之”高”脈衝的寬度,以回 應來自該緩衝器102之拋控信號toss-ctl,以便輸出該延遲 線輸出時鐘信號DL__oclk,其中該外部反向時鐘信號Clkb沿 者該延遲線區塊1 〇 1中之一延遲線行進。亦即,在該外部反 向時鐘信號elkb之上升邊緣沿著該延遲線區塊101中之延 遲線移動的期間,當該拋控信號toss-ctl遷移至高邏輯位準 -13- 1270891 _時,可將該信號clkb輸出至該輸出分接頭區塊i〇3。依據第 1圖所示之本發明的一實施例,一反向器可耦接至該輸出分 接頭區塊1 03之輸出埠。再者,依據本發明之另一實施例, 亦可將該反向器嵌入該輸出分接頭區塊1〇3之內部。依據本 發明之又一實施例,可將該反向器安裝於該相位混合器1 〇4 中。應該注意到,雖然爲了簡化起見只呈現幾個實施例,但 是本發明並非局限於這些實施例中。 在該工作週期校正裝置中,該拋控信號t0 ss_ctl可以是 # 一配置在該外部時鐘信號clk之高”脈衝的上升邊緣處之信 號。再者,依據本發明之另一實施例,該拋控信號toss_ctl 可以是一配置在該外部反向時鐘信號clkb之,,高,,脈衝的下 - 降邊緣處之信號。另一方面,參考第2圖,該拋控信號toss-ctl . 之脈衝寬度相同於該外部時鐘信號c 1 k之脈衝寬度。此外, 使該拋控信號toss-ctl配置在該外部時鐘信號elk之”高’’脈 衝的上升邊緣處,以及因而可使該拋控信號t0ss_ctl能成爲” 高’’邏輯狀態。如果該拋控信號t〇ss _cti處於”低”邏輯狀態, Φ 則構成在該輸出分接頭區塊1 〇 3中之個別輸出分接頭的3 -輸入反及閘之輸出皆處於”高”邏輯狀態。依據以上所述,該 外部反向時鐘信號c 1 k b可行進於延遲線區塊1 〇 1中。由於 該外部反向時鐘信號clkb之行進,該延遲線之輸出從”低” 邏輯狀態遷移至”高’’邏輯狀態。以下將配合表1來描述在該 延遲線區塊101中之單位延遲單元(以下稱爲”UDCn)及在該 輸出分接頭區塊1 0 3中之個別輸出分接頭的操作。 © -14- 1270891 表1 UDC之編號 301 302 303 時間 t-1 T t+1 反及閘之3個 輸入 toss-ctl 高 局 高 目前UDC 局 高 低 反向下一個UDC 低 高 低 如同在表1中所看到,如果該外部反向時鐘信號clkb 之上升邊緣經過一目前UDC 302,則3-輸入反及閘之輸出變 成’'低’’邏輯狀態。該3-輸入反及閘之輸出使一輸出分接頭 3 1 2中之傳送閘導通,以及然後被提供作爲該延遲線輸出時 鐘信號DL_oclk。結果,該延遲線輸出時鐘信號DL_oclk之 上升邊緣能夠與該外部時鐘信號elk之下降邊緣一致。 依據本發明,該DCC相位混合器104將該外部反向時 鐘信號elkb之相位與該延遲線輸出反向時鐘信號DL_〇Clkb 之相位混合,藉此校正該外部時鐘信號elk之工作,其中該 延遲線輸出反向時鐘信號DL_oclkb係藉由反向該延遲線輸 出時鐘信號DL_oclk所獲得的。 再者’依據本發明之另一實施例,該DCC混合器104 可接收該外部時鐘信號elk及該延遲線輸出時鐘信號 DL-〇c lk,以及混合該兩個時鐘信號之相位。在此情況中, 該DCC相位混合益1〇4之輸出時鐘信號係—'第2圖所不之 時鐘信號的互補時鐘信號。 然而’因爲只有上述結構是無法從該DCC相位混合器 -15- 1270891 ,104獲得期望之輸出,所以最好本發明之工作週期校正裝置 進一步包括該相位比較器1 05及該相位混合控制器1 06。 * 第5圖係描述第1圖所示之相位比較器1 05的詳細電路 圖。 如所示,本發明之相位比較器1 05將來自該相位混合器 104之DCC輸出時鐘信號DCC_oclk的相位與DCC回授時鐘 信號DCC_fbclk之相位作比較,以輸出複數個相位比較信號 si—Inc、sl_Dec、s2 — Inc及s2_Dec。如果該外部時鐘信號elk φ 之工作比(duty ratio)大於50%,則該DCC輸出時鐘信號 DCC —oclk之上升邊緣的相位落後該DCC回授時鐘信號 DCC — fbclk之上升邊緣。在此情況中,該相位比較器1〇5使 J 一相位控制信號s1增加及使一相位控制信號s 2減少。同 . 時,如果該外部時鐘信號elk之工作比小於50%,則該DCC 輸出時鐘信號DC C_oc lk之上升邊緣的相位超前該DCC回授 時鐘信號DCC — fbclk之上升邊緣。在此情況中,該相位比較 器1 〇 5允許該相位控制信號s 1減少及允許該相位控制信號 φ s 2增加。 如第6圖所示,該相位混合控制器1 0 6可包括複數個N 位元計數器,其藉由使用該等相位比較信號sl_lnc、 sl_Dec、s2 — lnc及s2__Dec計數所輸入之時鐘信號以輸出複 數個相位控制信號si —1至sl_N及S2-1至s2 —N。亦即,連 續地增加及減少由該等相位比較信號s 1 _ 1 n c及s 1 _ D e c所啓 動之相位控制信號s 1 — 1至s 1 _N之數目。以相同方式,連 續地增加及減少回應該等相位比較信號s 2 — 1 n c及s 2 _ D e c所 -16- 1270891 啓動之相位控制信號號s2_l至s2_N之數目。之後’如第4 圖所示,該DCC相位混合器1 04混合該外部反向時鐘信號 * clkb之相位與該延遲線輸出反向時鐘信號DL_oclkb之相位。 現在,以下提出依據本發明之具體操作範例。首先,假 設在該延遲線輸出反向時鐘信號DL_oclkb之相位前先出現 該外部反向時鐘信號clkb之相位。由於相位差,該相位混 合控制器中之第一計數器啓動第一至第三上相位控制信號 sl_l至sl_3,以及該第二計數器啓動一第一下相位控制信 φ 號s2_l。在此之後,第4圖所示之DCC相位混合器104藉 由導通之高阻抗反向器混合該外部反向時鐘信號clkb之相 位與該延遲線輸出反向時鐘信號DL_oclkb之相位。在此 時,會在該兩個時鐘信號結束後之該超前時鐘信號起的1/4 、 位置處產生一混合時鐘信號。 同時,作爲另一實施例之相位混合控制器1 06可以下列 方式來設計:啓動該等相位控制信號S 1 _ 1至s 1 _N中之任何 一個信號,以及啓動該等柑位控制信號s2_l至s2_N中之任 • 何一個信號。對此,在第4圖之DCC相位混合器104中需 要具有以不同尺寸設計之高阻抗反向器。換句話說,當該相 位差較大時,回應該等相位控制信號而導通之高阻抗反向器 的尺寸會變大。再者,可使用藉由以串聯及並聯方式組合複 數個高阻抗反向器來實施之方法,同時一樣維持在第4圖之 DCC相位混合器104中高阻抗反向器的尺寸。在上述中,可 進一步具有不同的方法,其以不同尺寸來設計該DCC相位 混合器1 04中之高阻抗反向器。然而,在此基於簡化起見省 -17- 1270891 略其詳細說明。 第7圖係顯示依據本發明之另一實施例的一工作週期校 ' 正裝置之完整方塊圖,其中只有輸入信號係不同於第1圖所 示之實施例。亦即,如第7圖之另一實施例所示,直接從外 部接收該外部時鐘信號elk及該反向時鐘信號Clkb。 具有此結構之本發明的工作週期校正裝置可藉由連接 至該延遲鎖相迴路之輸出埠來操作。在另一情況中,本發明 之工作週期校正裝置可藉由連接至該延遲鎖相迴路之輸入 φ 埠來操作。亦即,本發明之工作週期校正裝置可使用於該時 鐘輸入緩衝器中。在另一情況中,本發明之工作週期校正裝 置可藉由位置在該時鐘輸入緩衝器與延遲鎖相迴路之間來 - 操作。 . 結果,本發明可大大地減少該工作週期校正裝置之尺 寸,使功率消耗減少。再者,本發明可大大地減少用以實施 該工作週期校正之操作所需的時間。換句說話,在約數十至 2 00週期之穩定期間實施使用該傳統延遲鎖相迴路之工作週 # 期校正操作。然而,依據使用該新延遲鎖相迴路之本發明的 工作週期校正裝置,可以只在一單一週期期間實施此校正操 作。 本申請案包含有關2004年4月27日向韓國專利局所提 出之韓國專利申請案第2004-28975號的標的,在此以提及 方式倂入該韓國專利申請案之整個內容。 如上所述,雖然以一些限制實施例及圖式來說明本發 明’但是熟習該項技術者可了解到在不脫離本發明之範圍及 © -18- 1270891 •,精神內可做各種潤飾、附加及取代,而本發明之精神和範圍 係界定於下面所附之申請專利範圍中。 【圖式簡單說明】 第1圖係顯示依據本發明之一實施例的一工作週期校正 裝置之方塊圖; 第2圖係描述第1圖所示之工作週期校正裝置的操作之 時序圖; 第3圖係顯示第1圖所示之一延遲線區塊及一輸出分接 頭區塊的電路圖; 第4圖係描述第1圖所示之一 DCC相位混合器的詳細 電路圖; " 第5圖係描述第1圖所示之一相位比較器的詳細電路 、 圖; 第6圖係描述第1圖所示之一相位混合控制器的詳細電 路圖;以及 第7圖係顯示依據本發明之另一實施例的一工作週期校 Φ正裝置之方塊圖。 【主要元件符號說 明 】 10 1 延 遲 線 1E 塊 102 緩 衝 器 103 輸 出 分 接 頭 區 塊 104 DCC 相 位 混 合 器 105 相 位 比 較 器 106 相 位 混 合 控 制 器 1270891 70 1 延 遲 線 區 塊 702 緩 衝 器 703 輸 出 分 接 頭 區 Lr4=f 塊 704 DCC 相 位 混 合 器 705 相 位 比 較 器 706 相 位 混 合 控 制 器 elk 外 部 時 鐘 信 號 c 1 kb 外 部 反 向 時 鐘 信 號 DCC. 一fbclk DCC 回 授 時 鐘 信 號 DCC. 一 oclk DCC 輸 出 時 鐘 信 號 DL_c )c 1 k 延 遲 線 輸 出 時 鐘 信號 toss- c 11 拋 控 信 號
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Claims (1)
1270891 十、申請專利範圍: 1 ·一種工作週期校正裝置,用於一半導體記憶體裝置中,包 括: 一延遲線單元,用以延遲一第一時鐘信號,以產生一第 一延遲時鐘信號; 一輸出分接頭單元,用以在由一第二時鐘信號所導出之 一拋控信號(toss control signal)的控制下延遲該第一延遲 時鐘信號有該第一時鐘信號之第一邏輯狀態的脈衝寬 度;以及 一相位混合器,用以混合來自該輸出分接頭單元之時鐘 信號與該第一及第二時鐘信號中之一。 2.如申請專利範圍第1項所述之工作週期校正裝置,其中該 第一時鐘信號係該第二時鐘信號之互補信號,以及該相位 混合器混合一延遲線輸出反向時鐘信號與該第一時鐘信 號,該延遲線輸出反向時鐘信號係藉由延遲該第一延遲時 鐘信號有該第一時鐘信號之第一邏輯狀態的脈衝寬度及 然後反向該延遲時鐘信號所獲得的。 3 .如申請專利範圍第1項所述之工作週期校正裝置,其中該 第一時鐘信號係該第二時鐘信號之互補信號,以及該相位 混合器混合一延遲線輸出時鐘信號與該第二時鐘信號,該 延遲線輸出時鐘信號係藉由延遲該第一延遲時鐘信號有 該第一時鐘信號之第一邏輯狀態的脈衝寬度所獲得的。 4.如申請專利範圍第2項所述之工作週期校正裝置,進一步 包括: -2 1- 1270891 一相位比較器,用以將該相位混合器所輸出之一工作週 期校正輸出時鐘信號之相位與一工作週期校正回授時鐘 信號之相位作比較,以提供複數個相位比較信號;以及 一相位混合控制器,用以依據該第二時鐘信號計數該等 相位比較信號之數目,以產生複數個相位控制信號。 5 ·如申請專利範圍第4項所述之工作週期校正裝置,其中如 果該工作週期校正輸出時鐘信號之相位落後該工作週期 校正回授時鐘信號之相位,則該相位比較器使在每一相位 比較信號中所包含之一第一增加信號及一第二減少信號 啓動,每一相位比較信號包含該第一增加信號及該第二減 少信號以及一第一減少信號及一第二增加信號。 6. 如申請專利範圍第5項所述之工作週期校正裝置,其中該 相位混合控制器包括: 一第一計數器,用以使用該第一增加信號及該第一減少 信號計數該第二時鐘信號及產生複數個第一相位控制信 號;以及 一第二計數器,用以使用該第二增加信號及該第二減少 信號計數該第二時鐘信號及輸出複數個第二相位控制信 號。 7. 如申請專利範圍第6項所述之工作週期校正裝置,其中在 複數個第一相位控制信號中,該第一計數器連續地增加及 減少因回應該第一增加信號及該第一減少信號所啓動之 一個或更多第一相位控制信號的數目;以及 在複數個第二相位控制信號中’該第二計數器連續地增 (S -22- 1270891 加及減少因回應該第二增加信號及該第二減少信號所啓 動之一個或更多第二相位控制信號的數目。 8 ·如申請專利範圍第7項所述之工作週期校正裝置,其中該 相ίιι混合器包括一具有複數個第一並聯高阻抗反向器之 弟一*局阻抗反向纟阜’用以輸入該第一延遲時鐘信號,以及 一具有複數個第二並聯高阻抗反向器之第二高阻抗反向 埠,用以輸入該延遲線輸出反向時鐘信號;以及 每一第一並聯高阻抗反向器專門輸入該複數個第一相 位控制信號中之一,每一第二並聯高阻抗反向器專門輸入 該複數個第二相位控制信號中之一,以及該等第一及第二 並聯高阻抗反向器之輸出係耦接至一單一節點。 9 ·如申請專利範圍第8項所述之工作週期校正裝置,其中該 等第一及第二並聯高阻抗反向器分別攜帶相同之電流量。 10. 如申請專利範圍第6項所述之工作週期校正裝置,其中該 第一計數器啓動對應於該第一增加信號及該第一減少信 號之複數個第一相位控制信號中之一;以及 該第二計數器啓動對應於該第二增加信號及該第二減 少信號之複數個第二相位控制信號中之一。 11. 如申請專利範圍第1 〇項所述之工作週期校正裝置,其中 該相位混合器包括一具有複數個第一並聯高阻抗反向器 之第一高阻抗反向埠,用以輸入該第一延遲時鐘信號,以 及一具有複數個第二並聯高阻抗反向器之第二高阻抗反 向埠,用以輸入該延遲線輸出反向時鐘信號;以及 每一第一並聯高阻抗反向器專門輸入該複數個第一相
-23- 1270891 位控制信號中之一* ’每一'第一*並聯局阻抗反向器專門輸入 該複數個第二相位控制信號中之一’以及該等第一及第二 並聯高阻抗反向器之輸出係耦接至一單一節點。 1 2 .如申請專利範圍第1 1項所述之工作週期校正裝置,其中 該等第一並聯高阻抗反向器分別攜帶不同之電流量。 13.—種工作週期校正裝置,用於一半導體記憶體裝置中,包 括: 一延遲線單元,用以延遲一第一時鐘信號,以產生一第 一延遲時間信號; 一輸出分接頭單元,用以在一第二時鐘信號之第一邏輯 狀態的上升邊緣處所配置之一拋控信號的控制下延遲該 第一延遲時鐘信號有該第一延遲時鐘信號之第一邏輯狀 態的脈衝寬度,以產生在該第一延遲時鐘信號之第一邏輯 狀態的下降邊緣處所配置之一延遲線輸出時鐘信號,其中 該第二時鐘信號係該第一時鐘信號之互補信號;以及 一相位混合器,用以混合由該延遲線輸出時鐘信號所反 向之一延遲線輸出反向時鐘信號與該第一時鐘信號。 1 4 .如申請專利範圍第1 3項所述之工作週期校正裝置,進一 步包括一相位比較器,用以將該相位混合器所輸出之一工 作週期校正輸出時鐘信號之相位與一工作週期校正回授 時鐘信號之相位作比較,以提供複數個相位比較信號;以 及 一相位混合控制器,用以依據該第二時鐘信號計數該等 相位比較信號之數目,以產生複數個相位控制信號。 -24- 1270891 .、1 5 ·如申請專利範圍第1 4項所述之工作週期校正裝置,其中 … 如果該工作週期校正輸出時鐘信號之一上升邊緣的相位 落後該工作週期校正回授時鐘信號之相位,則該相位比較 器使在每一相位比較信號中所包含之一第一增加信號及 〜第二減少信號啓動,每一相位比較信號包含該第一增加 仏號及該第二減少信號以及一第一減少信號及一第二增 加信號。 1 6 ·如申請專利範圍第1 5項所述之工作週期校正裝置,其中 ® 該相位混合控制器包括: 一第一計數器,用以使用該第一增加信號及該第一減少 信號計數該第二時鐘信號及產生複數個第一相位控制信 號;以及 ^ 一第二計數器,用以使用該第二增加信號及該第二減少 信號計數該第二時鐘信號及輸出複數個第二相位控制信 號。 1 7·如申請專利範圍第16項所述之工作週期校正裝置,其中 ^ 在複數個第一相位控制信號中,該第一計數器連續地增加 及減少因回應該第一增加信號及該第一減少信號所啓動 之一個或更多第一相位控制信號的數目;以及 在複數個第二相位控制信號中’該第二計數器連續地增 加及減少因回應該第二增加信號及該第二減少信號所啓 動之一個或更多第二相位控制信號的數目。 1 8 ·如申請專利範圍第1 7項所述之工作週期校正裝置,其中 該相位混合器包括一'具有複數個弟一並聯局阻抗反向器 -25- 1270891 之第一高阻抗反向埠,用以輸入該第一延遲時鐘信號,以 v * 及一具有複數個第二並聯高阻抗反向器之第二高阻抗反 ~ 向璋,用以輸入該延遲線輸出反向時鐘信號;以及 每一第一並聯高阻抗反向器專門輸入該複數個第一相 位控制信號中之一,每一第二並聯高阻抗反向器專門輸入 該複數個第二相位控制信號中之一,以及該等第一及第二 並聯高阻抗反向器之輸出係耦接至一單一節點。 19. 如申請專利範圍第18項所述之工作週期校正裝置,.其中 Φ 該等第一及第二並聯高阻抗反向器分別攜帶相同之電流 量。 20. 如申請專利範圍第16項所述之工作週期校正裝置,其中該 " 第一計數器啓動對應於該第一增加信號及該第一減少信 , 號之複數個第一相位控制信號中之一;以及 該第二計數器啓動對應於該第二增加信號及該第二減 少信號之複數個第二相位控制信號中之一。 2 1 .如申請專利範圍第20項所述之工作週期校正裝置,其中該 ^ 相位混合器包括一具有複數個第一並聯高阻抗反向器之 第一高阻抗反向埠,用以輸入該第一延遲時鐘信號,以及 一具有複數個第二並聯高阻抗反向器之第二高阻抗反向 埠,用以輸入該延遲線輸出反向時鐘信號;以及 每一第一並聯高阻抗反向器專門輸入該複數個第一相 位控制信號中之一,每一第二並聯高阻抗反向器專門輸入 . 該複數個第二相位控制信號中之一,以及該等第一及第二 並聯高阻抗反向器之輸出係耦接至一單一節點。 -26- 1270891 22.如申請專利範圍第21項所述之工作週期校正裝置’其中 該等第一並聯高阻抗反向器分別攜帶不同之電流量。 2 3.—種工作週期校正方法,用於一半導體記憶體裝置’包$ 下列步驟: (a) 延遲一第一時鐘信號,以產生一第一延遲時鐘信號: (b) 在由一第二時鐘信號所產生之一拋控信號的控制下延 遲該第一延遲時鐘信號有該第一時鐘信號之第一邏輯 狀態的脈衝寬度;以及 p (c)混合步驟(b)所產生之時鐘信號與該第一及第二時鐘信 號中之一。 24.如申請專利範圍第23項之工作週期校正方法,其中該第 - 一時鐘信號係該第二時鐘信號之互補信號,以及步驟(c) . 混合一延遲線輸出反向時鐘信號及該第一時鐘信號’該延 遲線輸出反向時鐘信號係藉由延遲該第一延遲時鐘信號 有該第一時鐘信號之第一邏輯狀態的脈衝寬度及然後反 向該延遲時鐘信號所獲得的。 馨25.如申請專利範圍第23項之工作週期校正方法,其中該第 一時鐘信號係該第二诗鐘信號之互補信號’以及步驟(c) 混合一延遲線輸出時鐘信號及該第二時鐘信號’該延遲線 輸出時鐘信號係藉由延遲該第一延遲時鐘信號有該第一 時鐘信號之第一邏輯狀態的脈衝寬度所獲得的。 2 6 · —種工作週期校正方法,用於一半導體記憶體裝置,包括 下列步驟: (a)延遲一第一時鐘信號,以產生一第一延遲時鐘信號; ⑧ -27- 1270891 (b) 在一第二時鐘信號之第一邏輯狀態的上升邊緣處所配 置之一拋控信號的控制下延遲該第一延遲時鐘信號有 該第一延遲時鐘信號之第一邏輯狀態的脈衝寬度’以 產生在該第一延遲時鐘信號之第一邏輯狀態的下降邊 緣處所配置之一延遲線輸出時鐘信號’其中該第二時 鐘信號係該第一時鐘信號之互補信號;以及 (c) 混合由該延遲線輸出時鐘信號所反向之一延遲線輸出 反向時鐘信號與該第一時鐘信號。 鲁 27.如申請專利範圍第23、24及26項中任何一項所述之工作 週期校正方法,進一步包括下列步驟: (d) 將自步驟(c)所輸出之一工作週期校正輸出時鐘信號 之相位與一工作週期校正回授時鐘信號之相位作比較,以 . 提供複數個相位比較信號;以及 (e) 依據該第二時鐘信號計數該等相位比較信號之數 目,以產生複數個相位控制信號。 28·如申請專利範圍第27項所述之工作週期校正方法,其中 ^ 如果該工作週期校正輸出時鐘信號之一上升邊緣的相位 落後該工作週期校正回授時鐘信號之相位,則步驟(d)使在 每一相位比較信號中所包含之一第一增加信號及一第二 減少信號啓動,每一相位比較信號包含該第一增加信號及 該第二減少信號以及一第一減少信號及一第二增加信號。 29·如申請專利範圍第28項所述之工作週期校正方法,其中 步驟(e)包括下列步驟: (f) 使用該第一增加信號及該第一減少信號計數該第二 -28- 1270891 時鐘信號及產生複數個第一相位控制信號;以及 (g)使用該第二增加信號及該第二減少信號計數該第二 時鐘信號及輸出複數個第二相位控制信號。 30·如申請專利範圍第29項所述之工作週期校正方法,其中 在複數個第一相位控制信號中,步驟(f)連續地增加及減少 因回應該第一增加信號及該第一減少信號所啓動之一個 或更多第一相位控制信號的數目;以及 在複數個第二相位控制信號中,步驟(g)連續地增加及減 少因回應該第二增加信號及該第二減少信號所啓動之一 個或更多第二相位控制信號的數目。 3 1.如申請專利範圍第29項所述之工作週期校正方法,其中 步驟(f)啓動對應於該第一增加信號及該第一減少信號之 複數個第一相位控制信號中之一;以及 步驟(g)啓動對應於該第二增加信號及該第二減少信號 之複數個第二相位控制信號中之一。 3 2.—種半導體記憶體裝置,具有一延遲鎖相迴路(DLL),包 括: 一延遲線單元,用以延遲一與來自該DLL之一 DLL輸 出時鐘信號相關之第一時鐘信號,以產生一第一延遲時鐘 信號; 一輸出分接頭單元,用以在由一第二時鐘信號所導出之 一拋控信號的控制下延遲該第一延遲時鐘信號有該第一 時鐘信號之第一邏輯狀態的脈衝寬度; 一相位混合器,用以混合來自該輸出分接頭單元之時鐘 ⑧ - 29- 1270891 信號與該第一及第二時鐘信號中之一; 一相位比較器,用以將該相位混合器所輸出之一工作週 期校正輸出時鐘信號的相位與一工作週期校正回授時鐘 信號之相位作比較,以提供複數個相位比較信號;以及 一相位混合控制器,用以依據該第二時鐘信號計數該等 相位比較信號之數目,以產生複數個相位控制信號。 3 3 .如申請專利範圍第3 2項所述之半導體記憶體裝置,其中 該第一時鐘信號係該第二時鐘信號之互補信號,以及該相 位混合器混合一延遲線輸出反向時鐘信號及該第一時鐘 信號,該延遲線輸出反向時鐘信號係藉由延遲該第一延遲 時鐘信號有該第一時鐘信號之第一邏輯狀態的脈衝寬度 及然後反向該延遲時鐘信號所獲得的。 34.如申請專利範圍第32項所述之半導體記憶體裝置,其中 該第一時鐘信號係該第二時鐘信號之互補信號,以及該相 位混合器混合一延遲線輸出時鐘信號及該第二時鐘信 號,該延遲線輸出時鐘信號係藉由延遲該第一延遲時鐘信 號有該第一時鐘信號之第一邏輯狀態的脈衝寬度所獲得 的。 3 5.—種半導體記憶體裝置,具有一延遲鎖相迴路(DLL),包 括: 一延遲線裝置,用以延遲一與來自該DLL之一 DLL輸 出時鐘信號相關之第一時鐘信號,以產生一第一延遲時鐘 信號; 一輸出分接頭單元,用以在一第二時鐘信號之第一邏輯 -30- 1270891 狀態的上升邊緣處所配置之一拋控信號的控制下延遲該 第一延遲時鐘信號有該第一延遲時鐘信號之第二邏輯狀 態的脈衝寬度,以產生在該第一延遲時鐘信號之第一邏輯 狀態的下降邊緣處所配置之一延遲線輸出時鐘信號,其中 該第二時鐘信號係該第一時鐘信號之互補信號; 一相位混合器,用以混合由該延遲線輸出時鐘信號所反 向之一延遲線輸出反向時鐘信號與該第一時鐘信號; 一相位比較器,用以將該相位混合器所輸出之一工作週 期校正輸出時鐘信號的相位與一工作週期校正回授時鐘 信號之相位作比較,以提供複數個相位比較信號;以及 一相位混合控制器,用以依據該第二時鐘信號計數該等 相位比較信號之數目,以產生複數個相位控制信號。 3 6.如申請專利範圍第32、33及35項中任何一項所述之半導 體記憶體裝置,其中如果該工作週期校正輸出時鐘信號之 相位落後該工作週期校正回授時鐘信號之相位,則該相位 比較器使在每一相位比較信號中所包含之一第一增加信 號及一第二減少信號啓動,每一相位比較信號包含該第一 增加信號及該第二減少信號以及一第一減少信號及一第 二增加信號。 37.如申請專利範圍第36項所述之半導體記憶體裝置,其中 該相位混合控制器包括: 一第一計數器,用以使用該第一增加信號及該第一減少 信號計數該第二時鐘信號及產生複數個第一相位控制信 號;以及 -3 1- 1270891 一第二計數器,用以使用該第二增加信號及該第二減少 信號計數該第二時鐘信號及輸出複數個第二相位控制信 號。 3 8 .如申請專利範圍第3 7項所述之半導體記憶體裝置,其中 在複數個第一相位控制信號中,該第一計數器連續地增加 及減少因回應該第一增加信號及該第一減少信號所啓動 之一個或更多第一相位控制信號的數目;以及 在複數個第二相位控制信號中,該第二計數器連續地增 加及減少因回應該第二增加信號及該第二減少信號所啓 動之一個或更多第二相位控制信號的數目。 39.如申請專利範圍第38項所述之半導體記憶體裝置,其中 該相位混合器包括一具有複數個第一並聯高阻抗反向器 之第一高阻抗反向埠,用以輸入該第一延遲時鐘信號,以 及一具有複數個第二並聯高阻抗反向器之第二高阻抗反 向璋,用以輸入該延遲線輸出反向時鐘信號;以及 每一第一並聯高阻抗反向器專門輸入該複數個第一相 位控制信號中之一,每一第二並聯高阻抗反向器專門輸入 該複數個第二相位控制信號中之一,以及該等第一及第二 並聯高阻抗反向器之輸出係耦接至一單一節點。 40·如申請專利範圍第39項所述之半導體記憶體裝置,其中 該等第一及第二並聯高阻抗反向器分別攜帶相同之電流 量。 41·如申請專利範圍第37項所述之半導體記憶體裝置,其中 該第一計數器啓動對應於該第一增加信號及該第一減少 - 32- 1270891 I 信號之複數個第一相位控制信號中之一;以及 該第二計數器啓動對應於該第二增加信號及該第二減 少信號之複數個第二相位控制信號中之一。 42 .如申請專利範圍第4 1項所述之半導體記憶體裝置,其中 該相位混合器包括一具有複數個第一並聯高阻抗反向器 之第一尚阻抗反向瑋,用以輸入該第一延遲時鐘信號,以 及一具有複數個第二並聯高阻抗反向器之第二高阻抗反 向埠,用以輸入該延遲線輸出反向時鐘信號;以及 • 每一第一並聯高阻抗反向器專門輸入該複數個第一相 位控制信號中之一,每一第二並聯高阻抗反向器專門輸入 該複數個第二相位控制信號中之一,以及該等第一及第二 ‘ 並聯高阻抗反向器之輸出係耦接至一單一節點。 .43.如申請專利範圍第42項所述之半導體記憶體裝置,其中 該等第一並聯高阻抗反向器分別攜帶不同之電流量。 44.一種半導體記憶體裝置,包括一延遲鎖相迴路(DLL),該 DDL具有一用以緩衝自外部所輸入之一第二時鐘信號的 • 輸入緩衝裝置, 其中該輸入緩衝裝置包括: 一延遲線單元,用以延遲一第一時鐘信號,以產生一第 一延遲時鐘信號,其中該第一時鐘信號係該第二時鐘信號 之互補信號; 一輸出分接頭單元,用以在由該第二時鐘信號所產生之 一拋控信號的控制下延遲該第一延遲時鐘信號有該第一 時鐘信號之第一邏輯狀態的脈衝寬度; -33- 1270891 一相位混合器,用以混合來自該輸出分接頭單元之時鐘 信號與該第一及第二時鐘信號中之一; 一相位比較器,用以將該相位混合器所輸出之一工作週 期校正輸出時鐘信號的相位與一工作週期校正回授時鐘 信號之相位作比較,以提供複數個相位比較信號;以及 一相位混合控制器,用以依據該第二時鐘信號計數該等 相位比較信號之數目,以產生複數個相位控制信號。 45.如申請專利範圍第44項所述之半導體記憶體裝置,其中 該第一時鐘信號係該第二時鐘信號之互補信號,以及該相 位混合器混合一延遲線輸出反向時鐘信號與該第一時鐘 信號,該延遲線輸出反向時鐘信號係藉由延遲該第一延遲 時鐘信號有該第一時鐘信號之第一邏輯狀態的脈衝寬度 及然後反向該延遲時鐘信號所獲得的。 46 .如申請專利範圍第44項所述之半導體記憶體裝置,其中 該第一時鐘信號係該第二時鐘信號之互補信號,以及該相 位混合器混合一延遲線輸出時鐘信號與該第二時鐘信 號,該延遲線輸出時鐘信號係藉由延遲該第一延遲時鐘信 號有該第一時鐘信號之第一邏輯狀態的脈衝寬度所獲得 的。 47·—種半導體記憶體裝置,包括一延遲鎖相迴路(DLL),該 DDL具有一用以緩衝自外部所輸入之一第二時鐘信號的 輸入緩衝裝置, 其中該輸入緩衝裝置包括: 一延遲線單元,用以延遲一第一時鐘信號,以產生一第 -34- 1270891 _ 一延遲時鐘信號,其中該第一時鐘信號係該第二時鐘信號 之互補信號; 一輸出分接頭單元,用以在該第二時鐘信號之第一邏輯 狀態的上升邊緣處所配置之一拋控信號的控制下延遲該 第一延遲時鐘信號有該第一延遲時鐘信號之第一邏輯狀 態的脈衝寬度,以產生在該第一延遲時鐘信號之第一邏輯 狀態的脈衝之下降邊緣處所配置的一延遲線輸出時鐘信 號, • 一相位混合器,用以混合由該延遲線輸出時鐘信號所反 向之一延遲線輸出反向時鐘信號與該第一時鐘信號; 一相位比較器,用以將該相位混合器所輸出之一工作週 - 期校正輸出時鐘信號的相位與一工作週期校正回授時鐘 . 信號之相位作比較,以提供複數個相位比較信號;以及 一相位混合控制器,用以依據該第二時鐘信號計數該等 相位比較信號之數目,以產生複數個相位控制信號。 48.如申請專利範圍第44、45及47項中任何一項所述之半導 • 體記憶體裝置,其中如果該工作週期校正輸出時鐘信號之 相位落後該工作週期校正回授時鐘信號之相位,則該相位 比較器使在每一相位比較信號中所包含之一第一增加信 號及一第二減少信號啓動,每一相位比較信號包含該第一 增加信號及該第二減少信號以及一第一減少信號及一第 二增加信號。 49··如申請專利範圍.第48項所述之半導體記憶體裝置,其中 該相位混合控制器包括: -35- 1270891 一第一計數器,用以使用該第一增加信號及該第一減少 信號計數該第二時鐘信號及產生複數個第一相位控制信 ^ 號;以及 一第二計數器,用以使用該第二增加信號及該第二減少 信號計數該第二時鐘信號及輸出複數個第二相位控制信 號。 5〇.如申請專利範圍第49項所述之半導體記憶體裝置,其中 在複數個第一相位控制信號中,該第一計數器連續地增加 • 及減少因回應該第一增加信號及該第一減少信號所啓動 之一個或更多第一相位控制信號的數目;以及 在複數個第二相位控制信號中,該第二計數器連續地增 • 加及減少因回應該第二增加信號及該第二減少信號所啓 , 動之一個或更多第二相位控制信號的數目。 5 i .如申請專利範圍第50項所述之半導體記憶體裝置,其中 該相位混合器包括一具有複數個第一並聯高阻抗反向器 之第一高阻抗反向埠,用以輸入該第一延遲時鐘信號,以 # 及一具有複數個第二並聯高阻抗反向器之第二高阻抗反 向埠,用以輸入該延遲線輸出反向時鐘信號;以及 每一第一並聯高阻抗反向器專門輸入該複數個第一相 位控制信號中之一,每一第二並聯高阻抗反向器專門輸A 該複數個第二相位控制信號中之一,以及該等第一及第二 並聯高阻抗反向器之輸出係耦接至一單一節點。 _ 52·如申請專利範圍第51項所述之半導體記憶體裝置,其中 該等第一及第二並聯高阻抗反向器分別攜帶相同之電流 -36- 1270891 5 3 ·如申請專利範圍第49項所述之半導體記憶體裝置,其中 該第一計數器啓動對應於該第一增加信號及該第一減少 信號之複數個第一相位控制信號中之一;以及 該第二計數器啓動對應於該第二增加信號及該第二減 少信號之複數個第二相位控制信號中之一。 54. 如申請專利範圍第53項所述之半導體記憶體裝置,其中 該相位混合器包括一具有複數個第一並聯高阻抗反向器 之第一高阻抗反向埠,用以輸入該第一延遲時鐘信號,以 及一具有複數個第二並聯高阻抗反向器之第二高阻抗反 向璋,用以輸入該延遲線輸出反向時鐘信號;以及 每一第一並聯高阻抗反向器專門輸入該複數個第一相 位控制信號中之一,每一第二並聯高阻抗反向器專門輸入 該複數個第二相位控制信號中之一,以及該等第一及第二 並聯高阻抗反向器之輸出係耦接至一單一節點。 55. 如申請專利範圍第54項所述之半導體記憶體裝置,其中 該等第一並聯高阻抗反向器分別攜帶不同之電流量。 5 6.一種半導體記憶體裝置,具有一延遲鎖相迴路(DLL),包 括: 一輸入緩衝器,用以緩衝自外部所輸入之一第二時鐘信 號; 一延遲線單元,用以延遲一第一時鐘信號’以產生一第 一延遲時鐘信號,其中該第一時鐘信號係該第二時鐘信號 之互補信號; -37- 1270891 一輸出分接頭單元,用以在對應於該第二時鐘信號所產 生之一拋控信號的控制下延遲該第一延遲時鐘信號有該 第一時鐘信號之第一邏輯狀態的脈衝寬度; 一相位混合器,用以混合來自該輸出分接頭單元之時鐘 信號與該第一及第二時鐘信號中之一,藉以在該DLL中之 一延遲線上輸出一混合時鐘信號; 一相位比較器,用以將該相位混合器所輸出之一工作週 期校正輸出時鐘信號的相位與一工作週期校正回授時鐘 信號之相位作比較,以提供複數個相位比較信號;以及 一相位混合控制器,用以依據該第二時鐘信號計數該等 相位比較信號之數目,以產生複數個相位控制信號。 57. 如申請專利範圍第56項所述之半導體記憶體裝置,其中 該第一時鐘信號係該第二時鐘信號之互補信號,以及該相 位混合器混合一延遲線輸出反向時鐘信號與該第一時鐘 信號,該延遲線輸出反向時鐘信號係藉由延遲該第一延遲 時鐘信號有該第一時鐘信號之第一邏輯狀態的脈衝寬度 及然後反向該延遲時鐘信號所獲得的。 58. 如申請專利範圍第56項所述之半導體記憶體裝置,其中 該第一時鐘信號係該第二時鐘信號之互補信號,以及該相 位混合器混合一延遲線輸出時鐘信號與該第二時鐘信 號,該延遲線輸出時鐘信號係藉由延遲該第一延遲時鐘信 號有該第一時鐘信號之第一邏輯狀態的脈衝寬度所獲得 的。 . 5 9.—種半導體記憶體裝置,具有一延遲鎖相迴路(DLL),包 -38- 1270891 * 、 . 括: 一輸入緩衝器,用以緩衝自外部所輸入之一第二時鐘信 號; 一延遲線單元,用以延遲一第一時鐘信號,以產生一第 一延遲時鐘信號,其中該第一時鐘信號係該第二時鐘信號 之互補信號; 一輸出分接頭單元,用以在該第二時鐘信號之第一邏輯 狀態的上升邊緣處所配置之一拋控信號的控制下延遲該 • 第一延遲時鐘信號有該第一延遲時鐘信號之第一邏輯狀 態的脈衝寬度,以產生在該第一延遲時鐘信號之第一邏輯 狀態的脈衝之下降邊緣處所配置的一延遲線輸出時鐘信 號, - 一相位混合器,用以混合來自該輸出分接頭單元之時鐘 信號與該第一及第二時鐘信號中之一,藉此在該DLL中之 一延遲線上輸出一混合時鐘信號; 一相位比較器,用以將該相位混合器所輸出之一工作週 0 期校正輸出時鐘信號的相位與一工作週期校正回授時鐘 信號之相位作比較,以提供複數個相位比較信號;以及 一相位混合控制器,用以依據該第二時鐘信號計數該等 相位比較信號之數目,以產生複數個相位控制信號。 60·如申請專利範圍第56、57及59項中任何一項所述之半導 體記憶體裝置,其中如果該工作週期校正輸出時鐘信號之 相位落後該工作週期校正回授時鐘信號之相位,則該相位 比較器使在每一相位比較信號中所包含之一第一增加信 -39- 1270891 號及一第二減少信號啓動,每一相位比較信號包含該第一 • * 增加信號及該第二減少信號以及一第一減少信號及一第 二增加信號。 6 1 .如申請專利範圍第60項所述之半導體記憶體裝置,其中 該相位混合控制器包括: 一第一計數器,用以使用該第一增加信號及該第一減少 信號計數該第二時鐘信號及產生複數個第一相位控制信 號;以及 • 一第二計數器,用以使用該第二增加信號及該第二減少 信號計數該第二時鐘信號及輸出複數個第二相位控制信 號。 ^ 62.如申請專利範圍第61項所述之半導體記憶體裝置,其中 „ 在複數個第一相位控制信號中,該第一計數器連續地增加 及減少因回應該第一增加信號及該第一減少信號所啓動 之一個或更多第一相位控制信號的數目;以及 在複數個第二相位控制信號中,該第二計數器連續地增 # 加及減少因回應該第二增加信號及該第二減少信號所啓 動之一個或更多第二相位控制信號的數目。 63·如申請專利範圍第62項所述之半導體記憶體裝置,其中 該相位混合器包括一具有複數個第一並聯高阻抗反向器 之第一高阻抗反向埠,用以輸入該第一延遲時鐘信號,以 及一具有複數個第二並聯高阻抗反向器之第二高阻抗反 向埠,用以輸入該延遲線輸出反向時鐘信號;以及 每一第一並聯高阻抗反向器專門輸入該複數個第一相 -40 - 1270891 位控制信號中之一,每一第二並聯高阻抗反向器專門輸入 該複數個第二相位控制信號中之一,以及該等第一及第二 並聯高阻抗反向器之輸出係耦接至一單一節點。 64.如申請專利範圍第63項所述之半導體記憶體裝置,其中 該等第一及第二並聯高阻抗反向器分別攜帶相同之電流 量。 65 ·如申請專利範圍第6 1項所述之半導體記憶體裝置,其中 該第一計數器啓動對應於該第一增加信號及該第一減少 信號之複數個第一相位控制信號中之一;以及 該第二計數器啓動對應於該第二增加信號及該第二減 少信號之複數個第二相位控制信號中之一。 66. 如申請專利範圍第65項所述之半導體記憶體裝置,其中 該相位混合器包括一具有複數個第一並聯高阻抗反向器 之第一高阻抗反向埠,用以輸入該第一延遲時鐘信號,以 及一具有複數個第二並聯高阻抗反向器之第二高阻抗反 向璋,用以輸入該延遲線輸出反向時鐘信號;以及 每一第一並聯高阻抗反向器專門輸入該複數個第一相 位控制信號中之一,每一第二並聯高阻抗反向器專門輸入 該複數個第二相位控制信號中之一,以及該等第一及第二 並聯高阻抗反向器之輸出係耦接至一單一節點。 67. 如申請專利範圍第54項所述之半導體記憶體裝置,其中 該等第一並聯高阻抗反向器分別攜帶不同之電流量。 -4 1-
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040028975A KR100673885B1 (ko) | 2004-04-27 | 2004-04-27 | 반도체 기억 소자의 듀티 싸이클 교정 장치 및 그 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200535864A TW200535864A (en) | 2005-11-01 |
TWI270891B true TWI270891B (en) | 2007-01-11 |
Family
ID=35136410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW094100218A TWI270891B (en) | 2004-04-27 | 2005-01-05 | Duty cycle correction apparatus and method for use in a semiconductor memory device |
Country Status (5)
Country | Link |
---|---|
US (1) | US7428286B2 (zh) |
JP (1) | JP4590278B2 (zh) |
KR (1) | KR100673885B1 (zh) |
CN (1) | CN1691203B (zh) |
TW (1) | TWI270891B (zh) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100668852B1 (ko) * | 2005-06-30 | 2007-01-16 | 주식회사 하이닉스반도체 | 듀티비 보정 장치 |
KR100706830B1 (ko) * | 2005-10-19 | 2007-04-13 | 주식회사 하이닉스반도체 | 반도체 메모리의 액티브 구간 제어장치 및 방법 |
KR100701704B1 (ko) | 2006-01-12 | 2007-03-29 | 주식회사 하이닉스반도체 | 듀티 교정 회로 |
KR100954117B1 (ko) * | 2006-02-22 | 2010-04-23 | 주식회사 하이닉스반도체 | 지연 고정 루프 장치 |
KR100853462B1 (ko) * | 2006-08-31 | 2008-08-21 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
US7272078B1 (en) * | 2006-10-12 | 2007-09-18 | Telefonaktiebolaget L M Ericsson (Publ) | Efficient clock calibration in electronic equipment |
KR100907928B1 (ko) | 2007-06-13 | 2009-07-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
KR100881715B1 (ko) * | 2007-11-02 | 2009-02-06 | 주식회사 하이닉스반도체 | 지연고정루프 및 그의 동작방법 |
KR100929655B1 (ko) * | 2008-04-30 | 2009-12-03 | 주식회사 하이닉스반도체 | 듀티 사이클 보정회로 및 이를 구비한 지연고정루프회로 |
KR100933805B1 (ko) | 2008-06-30 | 2009-12-24 | 주식회사 하이닉스반도체 | 듀티비 보정회로 및 그를 포함하는 지연고정루프회로 |
KR101564282B1 (ko) | 2008-10-22 | 2015-10-29 | 삼성전자주식회사 | 듀티 보정회로 |
CN101431389B (zh) * | 2008-11-19 | 2014-01-01 | 深圳市中庆光电显示科技开发有限公司 | 一种电路及其信号的传输方法 |
KR101022674B1 (ko) * | 2008-12-05 | 2011-03-22 | 주식회사 하이닉스반도체 | 지연고정루프회로 및 그 동작방법 |
KR101027679B1 (ko) * | 2008-12-23 | 2011-04-12 | 주식회사 하이닉스반도체 | Dll 회로 |
US8018262B1 (en) | 2010-03-22 | 2011-09-13 | Elite Semiconductor Memory Technology Inc. | Duty cycle correction circuit |
KR101771980B1 (ko) * | 2011-10-20 | 2017-08-30 | 에스케이하이닉스 주식회사 | 위상 혼합 회로 및 이를 포함하는 지연고정루프 |
US9000822B2 (en) | 2013-04-09 | 2015-04-07 | International Business Machines Corporation | Programmable delay circuit |
JP2015002452A (ja) * | 2013-06-17 | 2015-01-05 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置 |
CN103532523A (zh) * | 2013-10-30 | 2014-01-22 | 西安华芯半导体有限公司 | 可减小过冲和抖动的时钟占空比校正电路及其控制方法 |
US9628059B2 (en) | 2015-06-18 | 2017-04-18 | International Business Machines Corporation | Fine delay structure with programmable delay ranges |
CN108599746B (zh) * | 2018-06-29 | 2024-04-05 | 长江存储科技有限责任公司 | 自适应脉宽调整电路、快闪存储器 |
KR20220105937A (ko) * | 2021-01-21 | 2022-07-28 | 삼성전자주식회사 | 듀티 정정 회로를 포함하는 메모리 장치, 듀티 센싱 회로를 포함하는 메모리 컨트롤러, 및 메모리 장치를 포함하는 스토리지 장치 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100393317B1 (ko) * | 1994-02-15 | 2003-10-23 | 람버스 인코포레이티드 | 지연동기루프 |
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-
2004
- 2004-04-27 KR KR1020040028975A patent/KR100673885B1/ko not_active IP Right Cessation
- 2004-12-30 US US11/026,583 patent/US7428286B2/en active Active
-
2005
- 2005-01-05 TW TW094100218A patent/TWI270891B/zh not_active IP Right Cessation
- 2005-02-04 JP JP2005029502A patent/JP4590278B2/ja not_active Expired - Fee Related
- 2005-03-25 CN CN2005100589267A patent/CN1691203B/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7428286B2 (en) | 2008-09-23 |
US20050238128A1 (en) | 2005-10-27 |
KR20050103698A (ko) | 2005-11-01 |
TW200535864A (en) | 2005-11-01 |
CN1691203B (zh) | 2010-05-26 |
KR100673885B1 (ko) | 2007-01-26 |
JP4590278B2 (ja) | 2010-12-01 |
CN1691203A (zh) | 2005-11-02 |
JP2005318520A (ja) | 2005-11-10 |
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