CN1691203A - 用在半导体存储器件中的工作周期校正设备及方法 - Google Patents
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Abstract
本发明是有关于一种工作周期校正设备,其能以小尺寸来实施以及能更快速地执行相位锁定并减少电流消耗量,及其方法。基于此,依据本发明的用于半导体存储器件中的该工作周期校正器件包括延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号;输出分接头单元,用以在由第二时钟信号所导出的丢弃控制信号(toss control signal)的控制下将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度;以及相位混合器,用以混合来自该输出分接头单元的时钟信号与该第一及第二时钟信号中之一。
Description
技术领域
本发明涉及一种半导体存储器件;并且更具体地,涉及一种使用于该半导体存储器件中的能校正时钟信号的工作周期的设备及方法。
背景技术
众所周知传统的工作周期校正电路(以下称为″DCC″)可分类为模拟DCC和数字DCC。虽然该模拟DCC具有大的静电电流及窄的工作周期之校正范围的缺点,但是具有高的校正程度(即,细的分辨率)及小尺寸的优点。相比较之下,该数字DCC具有大尺寸和分辨率很难改善的缺点。再者,该数字DCC还具有可能会受电源所产生的噪声严重影响的缺点。然而,该数字DCC具有小的静电流、快速的校正处理及宽的校正范围的优点。由于此优点,最好在半导体存储器件中使用该数字DCC来校正工作周期。
传统数字DCC公开于2002年12月30日所提交的共同拥有的美国专利共同未决申请案第10/331,412号中,其发明名称为″用以校正工作周期的数字DLL设备及其方法″,在此并入上述专利申请案以作为参考。在该传统数字DCC中,提供用于工作周期校正的两个延迟锁定环(delaylock loops)。结果,因为在半导体存储器件中构成该两个延迟锁定环的第一和第二相位混合器、第一和第二延迟模型单元以以及第一和第二直接相位检测器相对地大,所以该DCC可能不适合用以减少该半导体存储器件的整体尺寸。
再者,为了精准的同步,要求在两个延迟锁定环的每一个中的第一和第二相位混合器、第一和第二延迟模型单元以及第一和第二直接相位检测器的每一个应该具有相同延迟量,而无论制程、电压、温度等为何。然而,在该传统数字DCC中,通过等化在每一延迟锁定环中所包含的电路元件,即相位混合器、延迟模型单元及第二直接相位检测器,的每一延迟量,以精确地匹配用于两个延迟锁定环的每一个的两个时钟的相是非常困难的。
发明内容
因此,本发明的目的在于提供一种能够以小尺寸来实施的工作周期校正设备及其方法。
因此,本发明的另一目的在于提供一种能够更快速地实施相位锁定的工作周期校正设备及方法。
因此,本发明的又一目的在于提供一种能够减少电流消耗量的工作周期校正设备及方法。
依据本发明的一方面,提供一种用于半导体存储器件中的工作周期校正设备,其包括延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号;输出分接头单元,用以在由第二时钟信号所导出的丢弃控制信号(toss control signal)的控制下将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度;以及相位混合器,用以混合来自该输出分接头单元的时钟信号和该第一及第二时钟信号中之一。
依据本发明的另一方面,提供一种用于半导体存储器件中的工作周期校正设备,其包括延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号;输出分接头单元,用以在第二时钟信号的第一逻辑状态的上升沿设置的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一延迟时钟信号的第一逻辑状态的脉冲宽度,以产生在该第一延迟时钟信号的第一逻辑状态的下降沿设置的延迟线输出时钟信号,其中该第二时钟信号是该第一时钟信号的互补信号;以及相位混合器,用以混合由该延迟线输出时钟信号反相的延迟线输出反相时钟信号与该第一时钟信号。
依据本发明的又一方面,提供一种用于半导体存储器件中的工作周期校正方法,其包括下列步骤:(a)延迟第一时钟信号,以产生第一延迟时钟信号;(b)在由第二时钟信号产生的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度;以及(c)混合步骤(b)所产生的时钟信号与该第一和第二时钟信号中之一。
依据本发明的另一方面,提供一种用于半导体存储器件中的工作周期校正方法,其包括下列步骤:(a)延迟第一时钟信号,以产生第一延迟时钟信号;(b)在第二时钟信号的第一逻辑状态的上升沿设置的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一延迟时钟信号的第一逻辑状态的脉冲宽度,以产生在该第一延迟时钟信号的第一逻辑状态的下降沿设置的延迟线输出时钟信号,其中该第二时钟信号是该第一时钟信号的互补信号;以及(c)混合由该延迟线输出时钟信号所反相的延迟线输出反相时钟信号与该第一时钟信号。
依据本发明的又一方面,提供一种具有延迟锁定环(DLL)的半导体存储器件,其包括:延迟线单元,用以延迟与来自该DLL的DLL输出时钟信号相关的第一时钟信号,以产生第一延迟时钟信号;输出分接头单元,用以在由第二时钟信号导出的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度;相位混合器,用以混合来自该输出分接头单元的时钟信号与该第一和第二时钟信号中之一;相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及相位混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
依据本发明的另一方面,提供一种具有延迟锁定环(DLL)的半导体存储器件,其包括:延迟线块,用以延迟与来自该DLL的DLL输出时钟信号相关的第一时钟信号,以产生第一延迟时钟信号;输出分接头单元,用以在第二时钟信号的第一逻辑状态的上升沿设置的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一延迟时钟信号的第二逻辑状态的脉冲宽度,以产生在该第一延迟时钟信号的第一逻辑状态的下降沿设置的延迟线输出时钟信号,其中该第二时钟信号是该第一时钟信号的互补信号;相位混合器,用以混合由该延迟线输出时钟信号所反相的延迟线输出反相时钟信号与该第一时钟信号;相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及相位混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
依据本发明的又一方面,提供一种包含有延迟锁定环(DLL)的半导体存储器件,该DDL具有用以缓冲自外部输入的第二时钟信号的输入缓冲块,其中该输入缓冲块包括:延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号,其中该第一时钟信号是该第二时钟信号的互补信号;输出分接头单元,用以在由该第二时钟信号所产生的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度;相位混合器,用以混合来自该输出分接头单元的时钟信号与该第一及第二时钟信号中之一;相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及相混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
依据本发明的另一方面,提供一种包含延迟锁定环(DLL)的半导体存储器件,该DDL具有用以缓冲自外部输入的第二时钟信号的输入缓冲块,其中该输入缓冲块包括:延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号,其中该第一时钟信号是该第二时钟信号的互补信号;输出分接头单元,用以在该第二时钟信号的第一逻辑状态的上升沿设置的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一延迟时钟信号的第一逻辑状态的脉冲宽度,以产生在该第一延迟时钟信号的第一逻辑状态的脉冲的下降沿设置的延迟线输出时钟信号;相位混合器,用以混合由该延迟线输出时钟信号所反相的延迟线输出反相时钟信号与该第一时钟信号;相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及相位混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
依据本发明的又一方面,提供一种具有延迟锁定环(DLL)的半导体存储器件,包括输入缓冲器,用以缓冲自外部输入的第二时钟信号;延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号,其中该第一时钟信号是该第二时钟信号的互补信号;输出分接头单元,用以在对应于该第二时钟信号所产生的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度;相位混合器,用以混合来自该输出分接头单元的时钟信号与该第一及第二时钟信号中之一,借以在该DLL中的延迟线上输出混合时钟信号;相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及相位混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
依据本发明的另一方面,提供一种具有延迟锁定环(DLL)的半导体存储器件,包括输入缓冲器,用以缓冲自外部输入的第二时钟信号;延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号,其中该第一时钟信号是该第二时钟信号的互补信号;输出分接头单元,用以在该第二时钟信号的第一逻辑状态的上升沿设置的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一延迟时钟信号的第一逻辑状态的脉冲宽度,以产生在该第一延迟时钟信号的第一逻辑状态的脉冲的下降沿设置的延迟线输出时钟信号;相位混合器,用以混合来自该输出分接头单元的时钟信号与该第一及第二时钟信号中之一,借此在该DLL中的延迟线上输出混合时钟信号;相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及相位混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
附图说明
从下面较佳实施例的说明并配合附图可易于了解本发明的上述及其它目的以及特征,其中:
图1是显示依据本发明的一个实施例的工作周期校正器件的块图;
图2是描述图1所示的工作周期校正器件的操作的时序图;
图3是显示图1所示的延迟线块及输出分接头块的电路图;
图4是描述图1所示的DCC相位混合器的详细电路图;
图5是描述图1所示的相位比较器的详细电路图;
图6是描述图1所示的相位混合器控制器的详细电路图;以及
图7是显示依据本发明的另一实施例的工作周期校正器件的块图。
具体实施方式
以下,将参考附图详细描述依据本发明的半导体存储器件
1图是显示依据本发明的一个实施例的工作周期(duty cycle)校正器件的块图,以及图2是描述图1所示的工作周期校正器件的操作的时序图。
如1图所示,依据本发明的工作周期校正器件包含延迟线块101、缓冲器102、输出分接头块103、DCC相位混合器104、相位混合器控制器106及相位比较器105。
特别地,该延迟线块101将外部反相时钟信号clkb延迟一定的时期,其中该外部反相时钟信号clkb是由反相器反相外部时钟信号clk所获得的。同时,该缓冲器102用以执行该外部时钟信号clk的缓冲,借以输出丢弃控制信号toss-ctl。
之后,该输出分接头块103将该外部反相时钟信号clkb的相位延迟该时钟信号clkb的″高″脉冲的宽度,以响应来自该缓冲器102的丢弃控制信号toss-ctl,以提供延迟线输出时钟信号DL_oclk,其中该外部反相时钟信号clkb沿着该延迟线块101中的延迟线行进。
该DCC相位混合器104用以使用该外部反相时钟信号clkb及延迟线输出反相时钟信号DL_oclkb以校正该外部时钟信号clk的工作,其中该延迟线输出反相时钟信号DL_oclkb是通过反相该延迟线输出时钟信号DL_oclk所获得。该相位比较器105将来自该DCC相位混合器104的DCC输出时钟信号DCC_oclk的相位与DCC反馈时钟信号DCC_fbclk的相位作比较。依据在该相位比较器105上的比较结果,该相位混合器控制器106输出用以控制该时钟信号的相位的信号至该DCC相位混合器104。
如果依据本发明的另一实施例将该外部反相时钟信号clkb提供至工作周期校正器件(未显示),则该延迟线块101延迟该外部时钟信号clk,以及该缓冲器102缓冲该外部反相时钟信号clkb,以输出该丢弃控制信号toss-ctl。在此时,该DCC相位混合器104可输入该外部时钟信号clk及该延迟线输出时钟信号DL_oclk,并混合这两个时钟信号的相位。在此情况中,该DCC相位混合器104的输出时钟信号当然将具有与图2所示的该时钟信号DCC_oclk相反的相位。
图3是显示图1所示的延迟线块101及输出分接头块103的电路图。
如所示,该输出分接头块103将该外部反相时钟信号clkb的相位延迟该时钟信号clkb的″高″脉冲的宽度,以响应来自该缓冲器102的丢弃控制信号toss-ctl,以便输出该延迟线输出时钟信号DL_oclk,其中该外部反相时钟信号clkb沿着该延迟线块101中的延迟线行进。亦即,在该外部反相时钟信号clkb的上升沿沿着该延迟线块101中的延迟线移动的期间,当该丢弃控制信号toss-ctl变换至逻辑″高″时,可将该信号clkb输出至该输出分接头块103。依据图1所示的本发明的实施例,反相器可耦合至该输出分接头块103的输出端口。再者,依据本发明的另一实施例,亦可将该反相器嵌入该输出分接头块103内。依据本发明的又一实施例,可将该反相器安装于该相位混合器104内。应该注意到,虽然为了简化起见只呈现几个实施例,但是本发明并非局限于这些实施例。
在该工作周期校正器件中,该丢弃控制信号toss-ctl可以是设置在该外部时钟信号clk的″高″脉冲的上升沿处的信号。再者,依据本发明的另一实施例,该丢弃控制信号toss-ctl可以是设置在该外部反相时钟信号clkb的″高″脉冲的下降沿处的信号。另一方面,参考图2,该丢弃控制信号toss-ctl的脉冲宽度相同于该外部时钟信号clk的脉冲宽度。此外,该丢弃控制信号toss-ctl被设置在该外部时钟信号clk的″高″脉冲的上升沿处,并且因而可使该丢弃控制信号toss-ctl能成为逻辑″高″状态。如果该丢弃控制信号toss-ctl处于逻辑″低″状态,则构成在该输出分接头块103中的各个输出分接头的3-输入NAND门的输出皆处于逻辑″高″状态。依据以上所述,该外部反相时钟信号clkb可行进于延迟线块101中。通过该外部反相时钟信号clkb的行进,该延迟线的输出从逻辑″低″状态变换至逻辑″高″状态。以下将配合表1来描述在该延迟线块101中的单位延迟单元(unit delay cell,以下称为″UDC″)及在该输出分接头块103中的个各输出分接头的操作。
表1
UDC的编号 | 301 | 302 | 303 | |
时序 | t-1 | T | t+1 | |
NAND门的3-输入 | toss-ctl | 高 | 高 | 高 |
目前UDC | 高 | 高 | 低 | |
反相下一个UDC | 低 | 高 | 低 |
如同在表1中所看到,如果该外部反相时钟信号clkb的上升沿经过目前UDC 302,则3-输入NAND门的输出变成逻辑″低″状态。该3-输入NAND门的输出使输出分接头312中的传送门导通,以及然后被提供作为该延迟线输出时钟信号DL_oclk。从而,该延迟线输出时钟信号DL_oclk的上升沿能够与该外部时钟信号clk的下降沿相配。
依据本发明,该DCC相位混合器104将该外部反相时钟信号clkb的相位与该延迟线输出反相时钟信号DL_oclk的相位混合,藉此校正该外部时钟信号clk的工作,其中该延迟线输出反相时钟信号DL_oclk是藉由反相该延迟线输出时钟信号DL_oclk所获得的。
再者,依据本发明的另一实施例,该DCC混合器104可接收该外部时钟信号clk及该延迟线输出时钟信号DL_oclk,并混合该两个时钟信号的相位。在此情况中,该DCC相位混合器104的输出时钟信号当然是图2所示的时钟信号的互补时钟信号。
然而,因为只有上述结构是无法从该DCC相位混合器104获得期望的输出,所以最好依据本发明的工作周期校正器件进一步包含该相位比较器105及该相位混合器控制器106。
图5是描述图1所示的相位比较器105的详细电路图。
如所示,本发明的相位比较器105将来自该相位混合器104的DCC输出时钟信号DCC_oclk的相位与DCC反馈时钟信号DCC_fbclk的相位作比较,以输出相位比较信号s1_lnc、s1_Dec、s2_lnc及s2_Dec。如果该外部时钟信号clk的工作比(duty ratio)大于50%,则该DCC输出时钟信号DCC_oclk的上升沿的相位滞后该DCC反馈时钟的上升沿。在此情况中,该相位比较器105使相位控制信号s1增加并且使相位控制信号s2减少。同时,如果该外部时钟信号clk的工作比小于50%,则该DCC输出时钟信号DCC_oclk的上升沿的相位超前该DCC反馈时钟DCC_fbclk的上升沿。在此情况中,该相位比较器105允许该相位控制信号s1减少并允许该相位控制信号s2增加。
如图6所示,该相位混合器控制器106可包含多个N比特计数器,其通过使用相位比较信号s1_lnc、s1_Dec、s2_lnc及s2_Dec计数所输入的时钟以输出相位控制信号s1_1至s1_N及s2_1至s2_N。亦即,它顺序地增加及减少由相位比较信号s1_lnc及s1_Dec所启动的相位控制信号s1_1至s1_N的数目。以相同方式,它顺序地增加及减少所启动的相位控制信号号s2_1至s2_N的数目以响应相位比较信号s2_lnc及s2_Dec。之后,如图4所示,该DCC相位混合器104可混合该外部反相时钟信号clkb的相位与该延迟线输出反相时钟信号DL_oclkb的相位。
现在,以下给出依据本发明的具体操作范例。首先,假设该外部反相时钟信号clkb的相位在该延迟线输出反相时钟信号DL_oclkb的相位之前到来。由于该相位差,该相位混合器控制器106中的第一计数器启动第一至第三上相位控制信号s1_1至s1_3,以及该第二计数器启动第一下相位控制信号s2_1。在此之后,图4所示的DCC相位混合器104通过高阻抗反相器混合导通的两个时钟信号该外部反相时钟信号clkb与该延迟线输出反相时钟信号DL_oclkb的相位。在此时,在该两个时钟信号外的该超前时钟信号起的1/4位置处产生混合时钟信号。
同时,作为另一实施例的相位混合器控制器106可以下列方式来设计:启动相位控制信号s1_1至s1_N中的任何一个,并启动相位控制信号s2_1至s2_N中的任何一个。对此,在图4的DCC相位混合器104中需要具有以不同尺寸设计的高阻抗反相器。换句话说,当该相位差较大时,为响应该相位控制信号而导通的高阻抗反相器的尺寸变大。再者,可有通过以串联及并联方式组合多个高阻抗反相器来实施的方法,同时同样维持在图4的DCC相位混合器104中高阻抗反相器的尺寸。在上述中,可进一步具有多样的方法,其以不同尺寸来设计该DCC相位混合器104中的高阻抗反相器。然而,在此基于简化起见省略其详细说明。
图7是显示依据本发明的另一实施例的工作周期校正器件的完整块图,其中只有输入信号不同于图1所示的实施例。也就是说,如图7的另一实施例所示,直接从外部接收该外部时钟信号clk及该反相时钟信号clkb。
具有此结构的本发明的工作周期校正器件可通过连接至该延迟锁定环的输出端口来操作。另外,该工作周期校正器件可通过连接至该延迟锁定环的输入端口来操作。亦即,它可使用于该时钟输入缓冲器中。作为另一种选择,本发明的工作周期校正器件可通过将其安置在该时钟输入缓冲器与该延迟锁定环之间来操作。
结果,本发明可显著地减少该工作周期校正器件的尺寸,使功率消耗减少。再者,本发明可显著地减少实施该工作周期校正的操作所需的时间。换句说话,使用该传统延迟锁定环的工作周期校正操作是在大约数十至200周期的稳定期间实施的。然而,依据本发明的使用该新延迟锁定环的工作周期校正器件,可以只在单一周期期间实施此校正操作。
本申请案包含有关2004年4月27日向韩国专利局所提交的韩国专利申请案第2004-28975号的主题,其整个内容在此以被并入作为参考。
如上所述,虽然以一些有限的实施例及附图来说明本发明,但是本领域的技术人员可懂得,在不脱离所附专利要求中公开的本发明的范围及精神内可做各种修改、附加及取代。
主要器件符号说明
101 延迟线块
102 缓冲器
103 输出分接头块
104 DCC相位混合器
105 相位比较器
106 相位混合器控制器
701 延迟线块
702 缓冲器
703 输出分接头块
704 DCC相位混合器
705 相位比较器
706 相位混合器控制器
clk 外部时钟信号
clkb 外部反相时钟信号
DCC_fbclk DCC反馈时钟信号
DCC_oclk DCC输出时钟信号
DL_oclk 延迟线输出时钟信号
toss-ctl 丢弃控制信号。
Claims (67)
1.一种工作周期校正设备,用于半导体存储器件中,包括:
延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号;
输出分接头单元,用以在由第二时钟信号所导出的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度;以及
相位混合器,用以将来自该输出分接头单元的时钟信号与该第一及第二时钟信号中之一混合。
2.如权利要求1所述的工作周期校正设备,其中该第一时钟信号是该第二时钟信号的互补信号,并且该相位混合器混合延迟线输出反相时钟信号与该第一时钟信号,该延迟线输出反相时钟信号是通过将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度及然后反相该延迟时钟信号而获得的。
3.如权利要求1所述的工作周期校正设备,其中该第一时钟信号是该第二时钟信号的互补信号,并且该相位混合器混合延迟线输出时钟信号与该第二时钟信号,该延迟线输出时钟信号是通过将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度而获得的。
4.如权利要求2所述的工作周期校正设备,进一步包括:
相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及
相位混合器控制器,用以基于该第二时钟信号计数所述相位比较信号的数目,以产生相位控制信号。
5.如权利要求4所述的工作周期校正设备,其中如果该工作周期校正输出时钟信号的相位滞后于该工作周期校正反馈时钟信号的相位,则该相位比较器使在每一相位比较信号中所包含的第一增加信号及第二减少信号被启动,每个相位比较信号包含该第一增加信号和该第二减少信号以及第一减少信号和第二增加信号。
6.如权利要求5所述的工作周期校正设备,其中该相位混合器控制器包括:
第一计数器,用以使用该第一增加信号及该第一减少信号计数该第二时钟信号并产生多个第一相位控制信号;以及
第二计数器,用以使用该第二增加信号及该第二减少信号计数该第二时钟信号并输出多个第二相位控制信号。
7.如权利要求6所述的工作周期校正设备,其中该第一计数器顺序地增加及减少为响应该第一增加信号及该第一减少信号而启动的该多个第一相位控制信号中的一个或多个第一相位控制信号的数目;以及
该第二计数器顺序地增加及减少为响应该第二增加信号及该第二减少信号而启动的该多个第二相位控制信号中的一个或多个第二相位控制信号的数目。
8.如权利要求7所述的工作周期校正设备,其中该相位混合器包括具有第一并联高阻抗反相器的第一高阻抗反相端口,用以输入该第一延迟时钟信号,以及具有第二并联高阻抗反相器的第二高阻抗反相端口,用以输入该延迟线输出反相时钟信号;以及
每个第一并联高阻抗反相器专门输入该多个第一相位控制信号中的一个,每个第二并联高阻抗反相器专门输入该多个第二相位控制信号中的一个,并且该第一及第二并联高阻抗反相器的输出被耦合到单一节点。
9.如权利要求8所述的工作周期校正设备,其中该第一及第二并联高阻抗反相器分别承载相同的电流量。
10.如权利要求6所述的工作周期校正设备,其中该第一计数器启动该多个第一相位控制信号中的一个,其对应该第一增加信号及该第一减少信号;并且
该第二计数器启动该多个第二相位控制信号中的一个,其对应该第二增加信号及该第二减少信号。
11.如权利要求10所述的工作周期校正设备,其中该相位混合器包括具有第一并联高阻抗反相器的第一高阻抗反相端口,用以输入该第一延迟时钟信号,以及具有第二并联高阻抗反相器的第二高阻抗反相端口,用以输入该延迟线输出反相时钟信号;并且
每个第一并联高阻抗反相器专门输入该多个第一相位控制信号中的一个,每个第二并联高阻抗反相器专门输入该多个第二相位控制信号中的一个,并且该第一及第二并联高阻抗反相器的输出被耦合至单一节点。
12.如权利要求11所述的工作周期校正设备,其中该第一并联高阻抗反相器分别承载不同的电流量。
13.一种工作周期校正设备,用于半导体存储器件中,包括:
延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号;
输出分接头单元,用以在第二时钟信号的第一逻辑状态的上升沿设置的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一延迟时钟信号的第一逻辑状态的脉冲宽度,以产生在该第一延迟时钟信号的第一逻辑状态的下降沿设置的延迟线输出时钟信号,其中该第二时钟信号是该第一时钟信号的互补信号;以及
相位混合器,用以混合由该延迟线输出时钟信号所反相的延迟线输出反相时钟信号与该第一时钟信号。
14.如权利要求13所述的工作周期校正设备,进一步包括相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及
相位混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
15.如权利要求14所述的工作周期校正设备,其中如果该工作周期校正输出时钟信号的上升沿的相位落后该工作周期校正反馈时钟信号的相位,则该相位比较器使在每个所述相位比较信号中所包含的第一增加信号及第二减少信号启动,所述每个相位比较信号包含该第一增加信号及该第二减少信号以及第一减少信号及第二增加信号。
16.如权利要求15所述的工作周期校正设备,其中该相位混合器控制器包括:
第一计数器,用以使用该第一增加信号及该第一减少信号计数该第二时钟信号并产生多个第一相位控制信号;以及
第二计数器,用以使用该第二增加信号及该第二减少信号计数该第二时钟信号并输出多个第二相位控制信号。
17.如权利要求16所述的工作周期校正设备,其中该第一计数器顺序地增加及减少为响应该第一增加信号及该第一减少信号所启动的该多个第一相位控制信号中的一个或多个第一相位控制信号的数目;以及
该第二计数器顺序地增加及减少为响应该第二增加信号及该第二减少信号所启动的该多个第二相位控制信号中的一个或多个第二相位控制信号的数目。
18.如权利要求17所述的工作周期校正设备,其中该相位混合器包括具有第一并联高阻抗反相器的第一高阻抗反相端口,用以输入该第一延迟时钟信号,以及具有第二并联高阻抗反相器的第二高阻抗反相端口,用以输入该延迟线输出反相时钟信号;并且
每个第一并联高阻抗反相器专门输入该多个第一相位控制信号中的一个,每个第二并联高阻抗反相器专门输入该多个第二相位控制信号中的一个,并且该第一及第二并联高阻抗反相器的输出被耦合至单一节点。
19.如权利要求18所述的工作周期校正设备,其中该第一及第二并联高阻抗反相器分别承载相同的电流量。
20.如权利要求16所述的工作周期校正设备,其中该第一计数器启动所述多个第一相位控制信号中的一个,其对应该第一增加信号及该第一减少信号;以及
该第二计数器启动所述多个第二相位控制信号中的一个,其对应该第二增加信号及该第二减少信号。
21.如权利要求20所述的工作周期校正设备,其中该相位混合器包括具有第一并联高阻抗反相器的第一高阻抗反相端口,用以输入该第一延迟时钟信号,以及具有第二并联高阻抗反相器的第二高阻抗反相端口,用以输入该延迟线输出反相时钟信号;并且
每个第一并联高阻抗反相器专门输入该多个第一相位控制信号中的一个,每个第二并联高阻抗反相器专门输入该多个第二相位控制信号中的一个,以及该第一及第二并联高阻抗反相器的输出被耦合至单一节点。
22.如权利要求21所述的工作周期校正设备,其中该第一并联高阻抗反相器分别承载不同的电流量。
23.一种工作周期校正方法,用于半导体存储器件,包括下列步骤:
(a)延迟第一时钟信号,以产生第一延迟时钟信号;
(b)在由第二时钟信号所产生的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度;以及
(c)混合步骤(b)所产生的时钟信号与该第一及第二时钟信号中之一。
24.如权利要求23的工作周期校正方法,其中该第一时钟信号是该第二时钟信号的互补信号,并且步骤(c)混合延迟线输出反相时钟信号及该第一时钟信号,该延迟线输出反相时钟信号是通过将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度及然后反相该延迟时钟信号所获得的。
25.如权利要求23的工作周期校正方法,其中该第一时钟信号是该第二时钟信号的互补信号,以及步骤(c)混合延迟线输出时钟信号及该第二时钟信号,该延迟线输出时钟信号是通过将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度所获得的。
26.一种工作周期校正方法,用于半导体存储器件,包括下列步骤:
(a)延迟第一时钟信号,以产生第一延迟时钟信号;
(b)在第二时钟信号的第一逻辑状态的上升沿设置的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一延迟时钟信号的第一逻辑状态的脉冲宽度,以产生在该第一延迟时钟信号的第一逻辑状态的下降沿设置的延迟线输出时钟信号,其中该第二时钟信号是该第一时钟信号的互补信号;以及
(c)混合由该延迟线输出时钟信号所反相的延迟线输出反相时钟信号与该第一时钟信号。
27.如权利要求23、24及26中任何一项所述的工作周期校正方法,进一步包括下列步骤:
(d)将自步骤(c)所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及
(e)依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
28.如权利要求27所述的工作周期校正方法,其中如果该工作周期校正输出时钟信号的上升沿的相位落后该工作周期校正反馈时钟信号的相位,则步骤(d)使在每个相位比较信号中所包含的第一增加信号及第二减少信号启动,每个相位比较信号包含该第一增加信号及该第二减少信号以及第一减少信号及第二增加信号。
29.如权利要求28所述的工作周期校正方法,其中步骤(e)包括下列步骤:
(f)使用该第一增加信号及该第一减少信号计数该第二时钟信号并产生多个第一相位控制信号;以及
(g)使用该第二增加信号及该第二减少信号计数该第二时钟信号并输出多个第二相位控制信号。
30.如权利要求29所述的工作周期校正方法,其中步骤(f)顺序地增加及减少为响应该第一增加信号及该第一减少信号所启动的该多个第一相位控制信号中的一个或多个第一相位控制信号的数目;以及
步骤(g)顺序地增加及减少为响应该第二增加信号及该第二减少信号所启动的该多个第二相位控制信号中的一个或多个第二相位控制信号的数目。
31.如权利要求29所述的工作周期校正方法,其中步骤(f)启动该多个第一相位控制信号中的一个,其对应该第一增加信号及该第一减少信号;以及
步骤(g)启动该多个第二相位控制信号中的一个,其对应该第二增加信号及该第二减少信号。
32.一种半导体存储器件,具有延迟锁定环(DLL),包括:
延迟线单元,用以延迟与来自该DLL的DLL输出时钟信号相关的第一时钟信号,以产生第一延迟时钟信号;
输出分接头单元,用以在由第二时钟信号所导出的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度;
相位混合器,用以混合来自该输出分接头单元的时钟信号与该第一及第二时钟信号中之一;
相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及
相位混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
33.如权利要求32所述的半导体存储器件,其中该第一时钟信号是该第二时钟信号的互补信号,以及该相位混合器混合延迟线输出反相时钟信号及该第一时钟信号,该延迟线输出反相时钟信号是通过将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度及然后反相该延迟时钟信号所获得的。
34.如权利要求32所述的半导体存储器件,其中该第一时钟信号是该第二时钟信号的互补信号,以及该相位混合器混合延迟线输出时钟信号及该第二时钟信号,该延迟线输出时钟信号是通过将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度所获得的。
35.一种半导体存储器件,具有延迟锁定环(DLL),包括:
延迟线装置,用以延迟与来自该DLL的DLL输出时钟信号相关的第一时钟信号,以产生第一延迟时钟信号;
输出分接头单元,用以在第二时钟信号的第一逻辑状态的上升沿设置的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一延迟时钟信号的第二逻辑状态的脉冲宽度,以产生在该第一延迟时钟信号的第一逻辑状态的下降沿设置的延迟线输出时钟信号,其中该第二时钟信号是该第一时钟信号的互补信号;
相位混合器,用以混合由该延迟线输出时钟信号所反相的延迟线输出反相时钟信号与该第一时钟信号;
相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及
相位混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
36.如权利要求32、33及35中任何一项所述的半导体存储器件,其中如果该工作周期校正输出时钟信号的相位落后该工作周期校正反馈时钟信号的相位,则该相位比较器使在每个相位比较信号中所包含的第一增加信号及第二减少信号启动,所述每个相位比较信号包含该第一增加信号及该第二减少信号以及第一减少信号及第二增加信号。
37.如权利要求36所述的半导体存储器件,其中该相位混合器控制器包括:
第一计数器,用以使用该第一增加信号及该第一减少信号计数该第二时钟信号及产生多个第一相位控制信号;以及
第二计数器,用以使用该第二增加信号及该第二减少信号计数该第二时钟信号及输出多个第二相位控制信号。
38.如权利要求37所述的半导体存储器件,其中该第一计数器顺序地增加及减少为响应该第一增加信号及该第一减少信号所启动的该多个第一相位控制信号中的一个或多个第一相位控制信号的数目;以及
该第二计数器顺序地增加及减少为响应该第二增加信号及该第二减少信号所启动的该多个第二相位控制信号中的一个或多个第二相位控制信号的数目。
39.如权利要求38所述的半导体存储器件,其中该相位混合器包括具有第一并联高阻抗反相器的第一高阻抗反相端口,用以输入该第一延迟时钟信号,以及具有第二并联高阻抗反相器的第二高阻抗反相端口,用以输入该延迟线输出反相时钟信号;并且
每个第一并联高阻抗反相器专门输入该多个第一相位控制信号中的一个,每个第二并联高阻抗反相器专门输入该多个第二相位控制信号中的一个,以及该第一及第二并联高阻抗反相器的输出被耦合至单一节点。
40.如权利要求39所述的半导体存储器件,其中该第一及第二并联高阻抗反相器分别承载相同的电流量。
41.如权利要求37所述的半导体存储器件,其中该第一计数器启动该多个第一相位控制信号中的一个,其对应该第一增加信号及该第一减少信号;以及
该第二计数器启动该多个第二相位控制信号中的一个,其对应该第二增加信号及该第二减少信号。
42.如权利要求41所述的半导体存储器件,其中该相位混合器包括具有第一并联高阻抗反相器的第一高阻抗反相端口,用以输入该第一延迟时钟信号,以及具有第二并联高阻抗反相器的第二高阻抗反相端口,用以输入该延迟线输出反相时钟信号;以及
每个该第一并联高阻抗反相器专门输入该多个第一相位控制信号中的一个,每个第二并联高阻抗反相器专门输入该多个第二相位控制信号中的一个,以及该第一及第二并联高阻抗反相器的输出被耦合至单一节点。
43.如权利要求42所述的半导体存储器件,其中该第一并联高阻抗反相器分别承载不同的电流量。
44.一种半导体存储器件,包括延迟锁定环(DLL),该DDL具有用以缓冲自外部所输入的第二时钟信号的输入缓冲装置,
其中该输入缓冲装置包括:
延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号,其中该第一时钟信号是该第二时钟信号的互补信号;
输出分接头单元,用以在由该第二时钟信号所产生的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度;
相位混合器,用以混合来自该输出分接头单元的时钟信号与该第一及第二时钟信号中之一;
相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及
相位混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
45.如权利要求44所述的半导体存储器件,其中该第一时钟信号是该第二时钟信号的互补信号,以及该相位混合器混合延迟线输出反相时钟信号与该第一时钟信号,该延迟线输出反相时钟信号是通过将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度及然后反相该延迟时钟信号所获得的。
46.如权利要求44所述的半导体存储器件,其中该第一时钟信号是该第二时钟信号的互补信号,以及该相位混合器混合延迟线输出时钟信号与该第二时钟信号,该延迟线输出时钟信号是通过将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度所获得的。
47.一种半导体存储器件,包括延迟锁定环(DLL),该DDL具有用以缓冲自外部所输入的第二时钟信号的输入缓冲装置,
其中该输入缓冲装置包括:
延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号,其中该第一时钟信号是该第二时钟信号的互补信号;
输出分接头单元,用以在该第二时钟信号的第一逻辑状态的上升沿设置的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一延迟时钟信号的第一逻辑状态的脉冲宽度,以产生在该第一延迟时钟信号的第一逻辑状态的脉冲的下降沿设置的延迟线输出时钟信号;
相位混合器,用以混合由该延迟线输出时钟信号所反相的延迟线输出反相时钟信号与该第一时钟信号;
相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及
相位混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
48.如权利要求44、45及47中任何一项所述的半导体存储器件,其中如果该工作周期校正输出时钟信号的相位落后该工作周期校正反馈时钟信号的相位,则该相位比较器使在每个相位比较信号中所包含的第一增加信号及第二减少信号启动,所述每个相位比较信号包含该第一增加信号及该第二减少信号以及第一减少信号及第二增加信号。
49.如权利要求48所述的半导体存储器件,其中该相位混合器控制器包括:
第一计数器,用以使用该第一增加信号及该第一减少信号计数该第二时钟信号并产生多个第一相位控制信号;以及
第二计数器,用以使用该第二增加信号及该第二减少信号计数该第二时钟信号并输出多个第二相位控制信号。
50.如权利要求49所述的半导体存储器件,其中该第一计数器顺序地增加及减少为响应该第一增加信号及该第一减少信号所启动的该多个第一相位控制信号中的一个或多个第一相位控制信号的数目;以及
该第二计数器顺序地增加及减少为响应该第二增加信号及该第二减少信号所启动多个第二相位控制信号中的一个或多个第二相位控制信号的数目。
51.如权利要求50所述的半导体存储器件,其中该相位混合器包括具有第一并联高阻抗反相器的第一高阻抗反相端口,用以输入该第一延迟时钟信号,以及具有第二并联高阻抗反相器的第二高阻抗反相端口,用以输入该延迟线输出反相时钟信号;以及
每个第一并联高阻抗反相器专门输入该多个第一相位控制信号中的一个,每个第二并联高阻抗反相器专门输入该多个第二相位控制信号中的一个,以及该第一及第二并联高阻抗反相器的输出被耦合至单一节点。
52.如权利要求51所述的半导体存储器件,其中该第一及第二并联高阻抗反相器分别承载相同的电流量。
53.如权利要求49所述的半导体存储器件,其中该第一计数器启动该多个第一相位控制信号中的一个,其对应该第一增加信号及该第一减少信号;以及
该第二计数器启动该多个第二相位控制信号中的一个,其对应该第二增加信号及该第二减少信号。
54.如权利要求53所述的半导体存储器件,其中该相位混合器包括具有第一并联高阻抗反相器的第一高阻抗反相端口,用以输入该第一延迟时钟信号,以及具有第二并联高阻抗反相器的第二高阻抗反相端口,用以输入该延迟线输出反相时钟信号;并且
每个该第一并联高阻抗反相器专门输入该多个第一相位控制信号中的一个,每个该第二并联高阻抗反相器专门输入该多个第二相位控制信号中的一个,以及该第一及第二并联高阻抗反相器的输出被耦合至单一节点。
55.如权利要求54所述的半导体存储器件,其中该第一并联高阻抗反相器分别承载不同的电流量。
56.一种半导体存储器件,具有延迟锁定环(DLL),包括:
输入缓冲器,用以缓冲自外部所输入的第二时钟信号;
延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号,其中该第一时钟信号是该第二时钟信号的互补信号;
输出分接头单元,用以在对应于该第二时钟信号所产生的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度;
相位混合器,用以混合来自该输出分接头单元的时钟信号与该第一及第二时钟信号中之一,从而在该DLL中的延迟线上输出混合时钟信号;
相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及
相位混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
57.如权利要求56所述的半导体存储器件,其中该第一时钟信号是该第二时钟信号的互补信号,以及该相位混合器混合延迟线输出反相时钟信号与该第一时钟信号,该延迟线输出反相时钟信号是通过将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度及然后反相该延迟时钟信号所获得的。
58.如权利要求56所述的半导体存储器件,其中该第一时钟信号是该第二时钟信号的互补信号,以及该相位混合器混合延迟线输出时钟信号与该第二时钟信号,该延迟线输出时钟信号是通过将该第一延迟时钟信号延迟该第一时钟信号的第一逻辑状态的脉冲宽度所获得的。
59.一种半导体存储器件,具有延迟锁定环(DLL),包括:
输入缓冲器,用以缓冲自外部所输入的第二时钟信号;
延迟线单元,用以延迟第一时钟信号,以产生第一延迟时钟信号,其中该第一时钟信号是该第二时钟信号的互补信号;
输出分接头单元,用以在该第二时钟信号的第一逻辑状态的上升沿设置的丢弃控制信号的控制下将该第一延迟时钟信号延迟该第一延迟时钟信号的第一逻辑状态的脉冲宽度,以产生在该第一延迟时钟信号的第一逻辑状态的脉冲的下降沿设置的延迟线输出时钟信号;
相位混合器,用以混合来自该输出分接头单元的时钟信号与该第一及第二时钟信号中之一,从而在该DLL中的延迟线上输出混合时钟信号;
相位比较器,用以将该相位混合器所输出的工作周期校正输出时钟信号的相位与工作周期校正反馈时钟信号的相位作比较,以提供相位比较信号;以及
相位混合器控制器,用以依据该第二时钟信号计数该相位比较信号的数目,以产生相位控制信号。
60.如权利要求56、57及59中任何一项所述的半导体存储器件,其中如果该工作周期校正输出时钟信号的相位落后该工作周期校正反馈时钟信号的相位,则该相位比较器使在每个该相位比较信号中所包含的第一增加信号及第二减少信号启动,所述每个相位比较信号包含该第一增加信号及该第二减少信号以及第一减少信号及第二增加信号。
61.如权利要求60所述的半导体存储器件,其中该相位混合器控制器包括:
第一计数器,用以使用该第一增加信号及该第一减少信号计数该第二时钟信号并产生多个第一相位控制信号;以及
第二计数器,用以使用该第二增加信号及该第二减少信号计数该第二时钟信号并输出多个第二相位控制信号。
62.如权利要求61所述的半导体存储器件,其中该第一计数器顺序地增加及减少为响应该第一增加信号及该第一减少信号所启动的该多个第一相位控制信号中的一个或多个第一相位控制信号的数目;以及
该第二计数器顺序地增加及减少为响应该第二增加信号及该第二减少信号所启动的该多个第二相位控制信号中的一个或多个第二相位控制信号的数目。
63.如权利要求62所述的半导体存储器件,其中该相位混合器包括具有第一并联高阻抗反相器的第一高阻抗反相端口,用以输入该第一延迟时钟信号,以及具有第二并联高阻抗反相器的第二高阻抗反相端口,用以输入该延迟线输出反相时钟信号;并且
每个该第一并联高阻抗反相器专门输入该多个第一相位控制信号中的一个,每个该第二并联高阻抗反相器专门输入该多个第二相位控制信号中的一个,以及该第一及第二并联高阻抗反相器的输出被耦合至单一节点。
64.如权利要求63所述的半导体存储器件,其中该第一及第二并联高阻抗反相器分别承载相同的电流量。
65.如权利要求61所述的半导体存储器件,其中该第一计数器启动该多个第一相位控制信号中的一个,其对应于该第一增加信号及该第一减少信号;以及
该第二计数器启动该多个第二相位控制信号中的一个,其对应于该第二增加信号及该第二减少信号。
66.如权利要求65所述的半导体存储器件,其中该相位混合器包括具有第一并联高阻抗反相器的第一高阻抗反相端口,用以输入该第一延迟时钟信号,以及具有第二并联高阻抗反相器的第二高阻抗反相端口,用以输入该延迟线输出反相时钟信号;以及
每个第一并联高阻抗反相器专门输入该多个第一相位控制信号中的一个,每个第二并联高阻抗反相器专门输入该多个第二相位控制信号中的一个,以及该第一及第二并联高阻抗反相器的输出被耦合至单一节点。
67.如权利要求54所述的半导体存储器件,其中该第一并联高阻抗反相器分别承载不同的电流量。
Applications Claiming Priority (3)
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