CN1681209A - 触发器 - Google Patents

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CN1681209A
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Abstract

公开一种触发器，具备：在时钟信号的前缘锁存输入数据的第1锁存电路；在所述时钟信号的后缘锁存所述输入数据的第2锁存电路；和选择器，在从所述时钟信号的所述前缘至所述后缘的期间选择所述第1锁存电路的输出，并在从所述时钟信号的所述后缘至下一前缘的期间选择所述第2锁存电路的输出，在扫描模式时，所述第1锁存电路及所述第2锁存电路的一方用作接受扫描数据的主锁存电路，所述第1锁存电路及所述第2锁存电路的另一方用作锁存从所述主锁存电路输出的数据的从锁存电路。

Description

触发器
相关申请的交叉引用
本申请基于并主张2004年4月7日提交的在先日本专利申请号为2004-113439的优先权，这里引入其全部内容作为参考。
技术领域
本发明涉及一种触发器，尤其是涉及具有扫描功能的DDR(Double Data Rate，双数据速率)型触发器。
背景技术
近年来，就LSI而言，要求低功耗及高速动作。如果增高时钟信号的频率，则仅对应于该部分，电路的功耗增加。因此，在LSI中，实现可以以比时钟信号频率还快的速率进行数据输入输出的触发器是必要的。
作为这样的触发器，已知以时钟信号频率2倍的速度锁存及输出数据的DDR型触发器。作为实现DDR型触发器的电路，已知有包含2个锁存电路和1个选择器的电路(例如，参照美国专利第6,525,565号说明书)。
但是，上述专利文献1的触发器不具备用于输入输出测试用扫描数据的扫描功能。通常，在LSI中，为了实现内部电路的动作测试，必需使用带扫描功能的触发器。因此，必需实现带扫描功能的DDR型触发器。但是，若以原来的结构对DDR型触发器追加用于执行扫描功能的扫描电路，则该DDR型触发器的结构所需的元件数大幅度地增加。
发明内容
根据本发明的第1观点，提供一种触发器，具备：
在时钟信号的前缘锁存输入数据的第1锁存电路；
在所述时钟信号的后缘锁存所述输入数据的第2锁存电路；和
选择器，在从所述时钟信号的所述前缘至所述后缘的期间选择所述第1锁存电路的输出，并在从所述时钟信号的所述后缘至下一前缘的期间选择所述第2锁存电路的输出，
在扫描模式时，所述第1锁存电路及所述第2锁存电路中的一方用作接受扫描数据的主锁存电路，而所述第1锁存电路及所述第2锁存电路的另一方用作锁存从所述主锁存电路输出的数据的从锁存电路。
根据本发明的另一观点，提供一种触发器，具备：
数据输入端子；
数据输出端子；
扫描数据输入端子；
在输入到所述时钟输入端子的时钟信号的前缘锁存输入数据的第1锁存电路；
在所述时钟信号的后缘锁存输入数据的第2锁存电路；
选择器，在从所述时钟信号的前缘至后缘的期间选择来自所述第1锁存电路的输出数据，输出到所述数据输出端子，在从所述时钟信号的后缘至下一前缘的期间选择来自所述第2锁存电路的输出数据，输出到所述数据输出端子；
输出来自所述第2锁存电路的输出数据的扫描数据输出端子；
在标准模式时向所述第1锁存电路输出输入到所述数据输入端子的数据，在扫描模式时向所述第1锁存电路输出输入到所述扫描数据输入端子的扫描数据的电路；和
在所述标准模式时向所述第2锁存电路输出输入到所述数据输入端子的数据，在所述扫描模式时向所述第2锁存电路输出来自所述第1锁存电路的输出数据的电路。
根据本发明的另一观点，提供一种触发器，具备：
数据输入端子；
数据输出端子；
时钟输入端子；
扫描数据输入端子；
扫描数据输出端子；
在向所述时钟输入端子输入的时钟信号的前缘，锁存输入到所述数据输入端子的输入数据的第1锁存电路；
在标准模式时，在所述时钟信号的后缘锁存所述输入数据，在扫描模式时，与在该扫描模式时输入的第1扫描时钟信号相同步地锁存输入到所述扫描数据输入端子的扫描数据的第2锁存电路；
选择器，在从所述时钟信号的前缘至后缘的期间选择来自所述第1锁存电路的输出数据，输出到所述数据输出端子，在从所述时钟信号的后缘至下一前缘的期间选择来自所述第2锁存电路的输出数据，输出到所述数据输出端子；和
第3锁存电路，在所述扫描模式时，与第2扫描时钟信号相同步地锁存来自所述第2锁存电路的输出数据，输出到所述扫描数据输出端子。
附图说明
图1是安装了依据本发明第1实施方式的触发器的半导体集成电路的方框图。
图2是图1的处理器中的触发器的方框图。
图3是图1的触发器在标准模式时的动作的时序图。
图4是表示该第1实施方式的触发器在标准模式时及扫描模式时各自所对应的动作的时序图。
图5是表示该第1实施方式的触发器的具体电路结构实例的第1图。
图6是表示该第1实施方式的触发器的具体电路结构实例的第2图。
图7是表示安装了依据本发明第2实施方式的触发器的半导体集成电路的结构方框图。
图8是表示该第2实施方式的触发器的结构图。
图9是表示该第2实施方式的触发器在标准模式时及扫描模式时各自所对应的动作的时序图。
具体实施方式
下面，参照附图来说明本发明的实施方式。
(实施方式1)
图1中模式地表示作为安装了本发明第1实施方式的触发器的半导体集成电路(LSI)实例的处理器。该处理器1具备以时钟信号(CLK)频率的2倍速度动作的、作为内部电路的核心逻辑块10。核心逻辑块10由多个逻辑电路的组合构成。并且，处理器1具备多个用于在与核心逻辑块10之间进行数据输入输出的触发器11。
各触发器11是带扫描功能的DDR型触发器，如图所示，具备：数据输入端子(D)、数据输出端子(Q)、时钟信号输入端子(CK)、扫描数据输入端子(SI)、扫描数据输出端子(SO)、扫描模式信号输入端子(SC)。
在处理器1中，具备：用于从外部输入时钟信号CLK的时钟输入管脚12；用于在与外部之间输入输出多位宽度的数据(DATA)的多个数据管脚13；用于从外部串行输入扫描数据的扫描数据输入(SI)管脚14；用于向外部串行输出扫描数据的扫描数据输出(SO)管脚15；用于从外部输入扫描模式信号SC的扫描模式信号输入管脚16。
将各触发器11的数据输入端子(D)及数据输出端子(Q)连接于核心逻辑块10。另外，也可将数据输入端子(D)连接于数据管脚13，将数据输出端子(Q)连接于核心逻辑块10。也可将数据输入端子(D)连接于核心逻辑块10，将数据输出端子(Q)连接于数据管脚13。
另外，将各触发器11的时钟信号输入端子(CK)及扫描模式信号输入端子(SC)分别连接于各时钟输入管脚12及扫描模式信号输入管脚16。并且，将多个触发器11级联，以使前级触发器11的扫描数据输出端子(SO)输入到下级触发器11的扫描数据输入端子(SI)。将初级触发器11的扫描数据输入端子(SI)连接于扫描数据输入(SI)管脚14，将终级触发器11的扫描数据输出端子(SO)连接于扫描数据输出(SO)管脚15。
根据输入到扫描模式信号输入端子(SC)的扫描模式信号SSC，将各触发器11设定成标准模式或扫描模式。
在标准模式中，各触发器11以2倍于输入到时钟信号输入端子(CK)的时钟信号CLK的频率速度进行触发动作。即，在标准模式中，各触发器11在时钟信号CLK的前缘(例如上升沿)锁存输入到数据输入端子(D)的输入数据，并向数据输出端子(Q)输出该锁存数据，同时，在时钟信号CLK的后缘(例如下降沿)锁存输入到数据输入端子(D)的输入数据，并向数据输出端子(Q)输出该锁存数据。这样，在标准模式中，各触发器11用作DDR型触发器，以2倍于时钟信号CLK频率的速度进行触发动作。
另外，在扫描模式中，各触发器11在时钟信号CLK的前缘(例如上升沿)锁存输入到扫描数据输入端子(SI)的扫描数据dSI，从扫描数据输出端子(SO)输出该锁存数据。因此，在扫描模式中，级联的多个触发器11用作移位寄存器。
这里，说明用于测试核心逻辑块10动作的测试动作。首先，根据输入到扫描模式信号输入端子(SC)的扫描模式信号SSC，将各触发器11设定成扫描模式。接着，从扫描数据输入(SI)管脚14串行输入1个测试数据图案的多个位数据作为扫描数据dSI。由此，分别将测试数据图案的多个位数据设置给多个触发器11。之后，以标准模式使各触发器11动作。这样，将在多个触发器11中设置的上述1个测试数据图案输入到核心逻辑块10，而且，将该测试数据图案所对应的、来自核心逻辑块10的1个输出数据图案的多个位数据分别设置在多个触发器11中。之后，根据输入到扫描模式信号输入端子(SC)的扫描信号SSC，将各触发器11设定成扫描模式。这样，从扫描数据输出(SO)管脚15串行输出输出数据图案的多个位数据。
下面，参照图2说明图1的处理器中的触发器11的结构。各触发器11具备第1锁存电路21、第2锁存电路22、输出选择器23、第1输入选择器24及第2输入选择器25。
第1锁存电路21在输入到时钟信号输入端子(CK)的时钟信号CLK的前缘，锁存来自第1输入选择器24的“1”或“0”的二进制数据，并保持该锁存数据至时钟信号CLK的后缘。节点A是第1锁存电路21的输出节点。在下面的说明中，假定时钟信号CLK的前缘为上升沿，后缘为下降沿。
该第1锁存电路21由时钟反相器111、反相器112、时钟反相器113构成。反相器112和时钟反相器113构成双稳态电路。时钟反相器111是在输入到时钟信号输入端子(CK)(图1)的时钟信号CLK的“L”电平期间，作为反相器动作的COMS时钟反相器。在时钟信号CLK的“L”电平期间，时钟反相器111输出来自第1选择器24的“1”或“0 ”的二进制数据的反向逻辑电平数据。另外，在时钟信号CLK的“H ”电平期间，时钟反相器111的输出变为高阻抗。时钟反相器113是在输入到时钟信号输入端子(CK)(图1)的时钟信号CLK的“H”电平期间，作为反相器动作的CMOS时钟反相器。在时钟信号CLK的“H”电平期间，时钟反相器113输出来自反相器112的输出数据的反向逻辑电平数据。另外，在时钟信号CLK的“L”电平期间，时钟反相器113的输出变为高阻抗。
在时钟信号CLK的“L”电平期间，在节点A上呈现来自第1输入选择器24的“1”或“0”的二进制数据的反向逻辑电平数据。在时钟信号CLK的从“L”向“H”的上升沿中，节点A上的数据被由反相器112和时钟反相器113构成的双稳态电路锁存。在时钟信号CLK为“H”电平的期间中保持该锁存数据。
第2锁存电路22在输入到时钟信号输入端子(CK)的时钟信号CLK的下降沿锁存来自第2输入选择器25的“1”或“0”的二进制数据，保持该锁存数据至时钟信号CLK的下一个上升沿。节点B是第2锁存电路22的输出节点。
该第2锁存电路22由时钟反相器114、反相器115、时钟反相器116构成。反相器115和时钟反相器116构成双稳态电路。时钟反相器114是在输入到时钟信号输入端子(CK)(图1)的时钟信号CLK的“H”电平期间，作为反相器动作的CMOS时钟反相器。在时钟信号CLK的“H”电平期间，时钟反相器114输出来自第2输入选择器25的“1”或“0”的二进制数据的反向逻辑电平数据。另外，在时钟信号CLK的“L”电平期间，时钟反相器114的输出变为高阻抗。时钟反相器116是在输入到时钟信号输入端子(CK)的时钟信号CLK的“L”电平期间，作为反相器动作的CMOS时钟反相器。在时钟信号CLK的“L”电平期间，时钟反相器116输出来自反相器115的输出数据的反向逻辑电平数据。另外，在时钟信号CLK的“H”电平期间，时钟反相器116的输出变为高阻抗。
在时钟信号CLK的“H”电平期间，在输出节点B上呈现来自第2输入选择器25的“1”或“0”的二进制数据的反向逻辑数据。在时钟信号CLK的从“H”向“L”的下降沿，输出节点B上的数据被由反相器115和时钟反相器116构成的双稳态电路锁存。在时钟信号CLK为“L”电平的期间中保持该锁存数据。
输出选择器23对应于输入到时钟信号输入端子(CK)的时钟信号CLK的逻辑电平，选择第1锁存电路21及第2锁存电路之一，向数据输出端子(Q)输出选择的锁存电路的输出数据。即，通过选择器23，在输入到时钟信号输入端子(CK)的时钟信号CLK的“H”电平期间中，选择第1锁存电路21，在数据输出端子(Q)输出来自该第1锁存电路21的输出数据，在时钟信号CLK的“L”电平期间中，选择第2锁存电路22，向数据输出端子(Q)输出来自该第2锁存电路22的输出数据。该输出选择器23由2个时钟反相器117、118构成。时钟反相器117在时钟信号CLK的“H”电平期间中输出节点A的反向逻辑电平数据。时钟反相器118在时钟信号CLK的“L”电平期间中输出节点B的反向逻辑电平数据。
第1输入选择器24对应于输入到扫描模式信号输入端子(SC)的扫描模式信号SC的逻辑电平，有选择地将数据输入端子(D)及扫描数据输入端子(SI)电连接于第1锁存电路21。即，第1输入选择器24在标准模式时(扫描模式信号SC＝“L”)向第1锁存电路21输出从数据输入端子(D)输入的输入数据，扫描模式时(扫描模式信号SC＝“H”)向第1锁存电路21输出从扫描数据输入端子(SI)输入的扫描数据。
第2输入选择器25对应于输入到扫描模式信号输入端子(SC)的扫描模式信号SC的逻辑电平，有选择地将第1锁存电路21的输出及数据输入端子(D)电连接于第2锁存电路22。即，第2输入选择器25在标准模式时(扫描模式信号SC＝“L”)向第2锁存电路22输出从数据输入端子(D)输入的输入数据，在扫描模式时(扫描模式信号SC＝“H”)向第2锁存电路22输出来自第1锁存电路21的输出数据。
这样，在扫描模式时，将来自第1锁存电路21的输出数据反馈给第2锁存电路22。这样，在扫描模式时，第1锁存电路21用作扫描用主锁存电路，第2锁存电路22用作扫描用从锁存电路。将第2锁存电路22的输出连接于扫描数据输出端子(SO)。另外，也可将节点A经第2输入选择器25以反馈电路的方式连接于第2锁存电路22，且将节点B连接于扫描数据输出端子(SO)。
另外，在标准模式时，由于将从数据输入端子(D)输入的输入数据输入到第1锁存电路21及第2锁存电路22双方，所以第1锁存电路21及第2锁存电路22分别用作DDR用主锁存。
图3的时序图模式地表示图2的触发器11在标准模式时的动作。参照图2及图3，概略地说明图2的触发器11在标准模式时的动作。
向数据输入端子(D)以时钟信号CLK的1/2周期的间隔依次输入输入数据比特串D1、D2、D3、D4...。由第1锁存电路21及第2锁存电路22交替锁存输入数据串D1、D2、D3、D4...。即，首先，在时钟信号CLK的下降沿，由第2锁存电路22锁存输入数据D1，在从时钟信号CLK的下降沿至下一个上升沿的期间中，作为Q输出，从数据输出端子(Q)输出。接着，在时钟信号CLK的上升沿中，由第1锁存电路21锁存输入数据D2，在从时钟信号CLK的上升沿至下一个下降沿的期间中，作为Q输出，从数据输出端子(Q)输出。另外，实际上，在时钟信号CLK的“L”电平期间中，将来自数据输入端子(D)的输入数据原样输出到节点A，在时钟信号CLK的“H”电平期间中，将来自数据输入端子(D)的输入数据原样输出到节点B。
图4是图2的触发器11分别在标准模式及扫描模式时的动作的具体时序图。参照图2及图4，详细地说明图2的触发器11分别在标准模式及扫描模式时的动作。既便在标准模式及扫描模式中的任一模式下，也依次输入扫描数据串SD1、SD2、SD3、SD4...及输入数据D1、D2、D3、D4。
向扫描数据输入端子(S1)(图2)以与时钟信号CLK的周期相同的时间宽度依次输入扫描数据串SD1、SD2、SD3、SD4...。在扫描模式时(扫描模式信号SC＝“H”)，在时钟信号CLK的上升沿，由第1锁存电路21锁存扫描数据，在时钟信号CLK的下降沿，由第2锁存电路22(图2)锁存作为该第1锁存电路21的锁存输出节点的输出节点A的数据。因此，触发器11用作主·从型触发器，即，第1锁存电路21及第2锁存电路22分别用作扫描用主锁存电路及扫描用从锁存电路。由第1锁存电路21及第2锁存电路22构成的扫描电路，在时钟信号CLK的上升沿锁存扫描数据，向扫描数据输出端子(SO)输出该锁存的扫描数据。在标准模式时(扫描模式信号SC＝“L”)的动作如参照图3说明的那样。
图5表示比图2中表示的电路结构更详细的、图1的处理器中的触发器11的电路结构。具体地，比图2中表示的电路结构更详细地表示第1输入选择器24及第2输入选择器25的电路结构。
第1输入选择器24由2个传输门电路121、122构成。传输门电路121是在扫描模式时，将扫描模式信号输入端子(SC)连接于第1锁存电路21的电路，由向门电路输入扫描模式信号SC的N沟道MOS晶体管和向门电路输入扫描模式信号SC的反向信号的P沟道MOS晶体管构成。传输门电路122是在标准模式时，将数据输入端子(D)连接于第1锁存电路21的电路，由向门电路输入扫描模式信号SC的P沟道MOS晶体管和向门电路输入扫描模式信号SC的反向信号的N沟道MOS晶体管构成。
第2输入选择器25也由2个传输门电路123、124构成。传输门电路123是在扫描模式时，向第2锁存电路22输出第1锁存电路21的输出的电路，由向门电路输入扫描模式信号SC的N沟道MOS晶体管和向门电路输入扫描模式信号SC的反向信号(反向逻辑电平信号)的P沟道MOS晶体管构成。传输门电路124是在标准模式时，将数据输入端子(D)连接于第2锁存电路22的电路，由向门电路输入扫描模式信号SC的P沟道MOS晶体管和向门电路输入扫描模式信号SC的反向信号的N沟道MOS晶体管构成。
图6表示图5中表示的电路结构的变形例。
在该变形例中，输出选择器23使用3个NAND门电路141～143来实现。与使用时钟反相器的情况相比，可实现高速动作。另外，在该变形例中，分别使用传输门电路131、132替代第1锁存电路21的时钟反相器111、第2锁存电路22的时钟反相器114。向NAND门电路141的一输入端子输入传输门电路131的输出信号，向另一输入端子输入时钟信号CLK。同样地，向NAND门电路142的一输入端子输入传输门电路132的输出信号，向另一输入端子输入反向时钟信号/CLK。向NADA门电路143输入NADA门电路141及142的输出信号，从NADA门电路143输出信号Q。
如上所述，在第1实施方式中，由于是将构成DDR触发器的2个锁存电路21、22分别兼用作扫描用主锁存器及扫描用从锁存器的结构，所以可用少量的元件数，实现扫描动作和DDR触发动作两者。
[第2实施方式]
图7中模式地表示作为安装了本发明第2实施方式的触发器的半导体集成电路(LSI)的实例的处理器。对与第1实施方式相同的部分附以相同符号。在该处理器1中，设置用于从外部输入第1及第2扫描时钟信号S1、S2的第1及第2扫描时钟信号输入管脚17、18，替代图1中的扫描模式信号输入管脚16。第1及第2扫描时钟信号SS1、SS2是替代扫描模式信号SC而使用的信号，在扫描模式中兼具时钟信号CLK的功能。即，扫描时钟信号SS1作为用于控制扫描用主锁存电路动作的时钟来使用，扫描时钟信号SS2作为用于控制扫描用从锁存电路动作的时钟来使用。通过从LSI外部输入这些扫描时钟信号SS1、SS2，可确保扫描模式时充足的保持时间。
并且，处理器1具备用于在与核心逻辑块10之间进行数据输入输出的多个触发器12。
各触发器12是带扫描功能的DDR型触发器，具备数据输入端子(D)、数据输出端子(Q)、时钟信号输入端子(CK)、扫描数据输入端子(SI)、扫描数据输出端子(SO)、第1扫描时钟信号输入端子(S1)、第2扫描时钟信号输入端子(S2)。
将各触发器12的时钟信号输入端子(CK)、第1扫描时钟信号输入端子(S1)及第2扫描时钟信号输入端子(S2)分别连接于各时钟输入管脚12、第1扫描时钟信号输入管脚17及第2扫描时钟信号输入管脚18。并且，将多个触发器12级联，以使前级触发器12的扫描数据输出端子(SO)输入到下一级触发器12的扫描数据输入端子(SI)。另外，例如也可在触发器12内部生成扫描时钟信号S1的反向信号，并利用该反向信号作为扫描时钟信号S2。
在分别将第1及第2扫描时钟信号S1、S2固定在“L”电平时，将各触发器12设定成标准模式，在输入第1及第2扫描时钟信号S1、S2时，设定成扫描模式。在扫描模式中，各触发器12与第1及第2扫描时钟信号S1、S2相同步地执行扫描动作。在扫描模式中，停止供给时钟信号CLK。
在以上说明中，假定时钟信号CLK的前缘为上升沿，后缘为下降沿。与此相反，也可设时钟信号CLK的前缘为下降沿，后缘为上升沿。这时，使“L”电平再读成“H”电平、或“H”电平再读成“L”电平。
下面参照图8说明图7的处理器中的触发器26的结构。
各触发器12具备第1锁存电路31、第2锁存电路32、输出选择器33及第3锁存电路34。
在输入到时钟信号输入端子(CK)(图7)的时钟信号CLK的上升沿，第1锁存电路31锁存输入到数据输入端子(D)的“1”或“0”的二进制数据，保持该锁存数据至时钟信号CLK的下降沿。节点A是第1锁存电路31的输出节点。在下面的说明中，假定时钟信号CLK的前缘为上升沿，后缘为下降沿。
该第1锁存电路31由时钟反相器211、反相器212和时钟反相器213构成。反相器212和时钟反相器213构成双稳态电路。时钟反相器211是在输入到时钟信号输入端子(CK)的时钟信号CLK的“L”电平期间，作为反相器动作的CMOS时钟反相器。在时钟信号CLK的“L”电平期间，时钟反相器211输出来自数据输入端子(D)的“1”或“0 ”的二进制数据的反向逻辑电平数据。另外，在时钟信号CLK的“H”电平期间，时钟反相器211的输出变为高阻抗。时钟反相器213是在输入到时钟信号输入端子(CK)的时钟信号CLK的“H”电平期间，作为反相器动作的CMOS时钟反相器。在时钟信号CLK的“H”电平期间，时钟反相器213输出来自反相器212的输出数据的反向逻辑电平数据。另外，在时钟信号CLK的“L”电平期间，时钟反相器213的输出变为高阻抗。
在时钟信号CLK的“L”电平期间，在节点A上呈现来自数据输入端子(D)的数据的反向逻辑电平数据。在时钟信号CLK从“L”向“H”的上升沿中，节点A上的数据被由反相器212和时钟反相器213构成的双稳态电路锁存。在时钟信号CLK为“H”电平的期间中保持该锁存数据。
在标准模式中，在输入到时钟信号输入端子(CK)的时钟信号CLK的下降沿，第2锁存电路32锁存来自数据输入端子(D)的“1”或“0”的二进制数据，保持该锁存数据至时钟信号CLK的下一个上升沿。节点B是第2锁存电路32的输出节点。另外，在扫描模式中，在输入到第1扫描时钟信号输入端子(S1)的第1扫描时钟信号S1的下降沿，第2锁存电路32锁存从扫描数据输入端子(S1)输入的“1”或“0“的二进制数据(扫描数据)，保持该锁存数据至第1扫描时钟信号S1的下一个上升沿。
该第2锁存电路32由时钟反相器214、反相器215、时钟反相器216、传输门电路217和时钟反相器218构成。
时钟反相器214是在输入到时钟信号输入端子(CK)的时钟信号CLK的“H”电平期间，作为反相器动作的CMOS时钟反相器。在时钟信号CLK的“H”电平期间，时钟反相器214输出来自数据输入端子(D)的“1”或“0”的二进制数据的反向逻辑电平数据。另外，在时钟信号CLK的“L”电平期间，时钟反相器214的输出变为高阻抗。时钟反相器216是在第1扫描时钟信号S1的“L”电平期间，作为反相器动作的CMOS时钟反相器。在第1扫描时钟信号S1的“L”电平期间，时钟反相器216输出来自反相器215的输出数据的反向逻辑电平数据。另外，在第1扫描时钟信号S1的“H”电平期间，时钟反相器21 6的输出变为高阻抗。传输门电路217由向门电路输入时钟信号CLK的P沟道MOS晶体管和向门电路输入时钟信号CLK的反向信号的N沟道MOS晶体管构成，在时钟信号CLK的“L”电平期间中导通，在时钟信号CLK的“H”电平期间中截止。时钟反相器218是在第1扫描时钟信号S1的“H”电平期间，作为反相器动作的CMOS时钟反相器。在第1扫描时钟信号S1的“H”电平期间，时钟反相器218输出来自扫描数据输入端子(SI)的“1”或“0”的二进制数据(扫描数据)的反向逻辑电平数据。另外，在第1扫描时钟信号S1的“L”电平期间，时钟反相器218的输出变为高阻抗。
在标准模式中，将第1扫描时钟信号S1固定在“L”电平。因此，时钟反相器214、反相器215、时钟反相器216及传输门电路217用作标准模式用锁存电路。即，在标准模式中，在时钟信号CLK的“H”电平期间中，在节点B上呈现来自数据输入端子(D)的数据的反向逻辑电平数据。在时钟信号CLK的从“H”向“L”的下降沿，节点B上的数据被由反相器215、时钟反相器216及传输门电路217所构成的双稳态电路锁存。在时钟信号CLK为“L”电平的期间中保持该锁存数据。
在扫描模式中，输入扫描时钟信号S1、S2替代时钟信号CLK。因此，时钟反向器218、反相器215、时钟反相器216及传输门电路217用作扫描用主锁存电路。即，在扫描模式中，在扫描时钟信号S1的“H”电平期间中，在时钟反相器218的输出节点上呈现来自扫描数据输入端子(SI)的扫描数据的反向逻辑电平数据。在扫描时钟信号S1的从“H”向“L”的下降沿，时钟反相器218的输出节点上的数据被由反相器215、时钟反相器216及传输门电路217所构成的双稳态电路锁存。在扫描时钟信号S1为“L”电平的期间中保持该锁存数据。另外，时钟反相器218的输出节点上的数据与节点B上的数据相同。
输出选择器33对应时钟信号CLK的逻辑电平，选择第1锁存电路31及第2锁存电路32之一，在数据输出端子(Q)输出选择的锁存电路的输出数据。即，在输入到时钟信号输入端子(CK)的时钟信号CLK的“H”电平期间中，选择器33选择第1锁存电路31，在数据输出端子(Q)输出来自该第1锁存电路31的输出数据，在时钟信号CLK的“L”电平期间中，选择第2锁存电路32，在数据输出端子(Q)输出来自该第2锁存电路32的输出数据。该输出选择器33由2个时钟反相器219、220构成。时钟反相器219在时钟信号CLK的“H”电平期间中输出节点A的反向逻辑电平数据。时钟反相器220在时钟信号CLK的“L”电平期间中输出节点B的反向逻辑电平数据。
第3锁存电路34是扫描用从锁存电路，由时钟反相器221、反相器222及时钟反相器223构成。反相器222和时钟反相器223构成双稳态电路。时钟反相器221是在扫描模式时输入的第2扫描时钟信号S2的“H”电平期间，作为反相器动作的CMOS时钟反相器。在第2扫描时钟信号S2的“H”电平期间，时钟反相器221输出来自第2锁存电路32的输出数据的反向逻辑电平数据。另外，在第2扫描时钟信号S2的“L”电平期间，时钟反相器221的输出变为高阻抗。时钟反相器223是在第2扫描时钟信号S2的“L”电平期间，作为反相器动作的COMS时钟反相器。在第2扫描时钟信号S2的“L”电平期间，时钟反相器223输出来自反相器222的输出数据的反向逻辑电平数据。另外，在第2扫描时钟信号S2的“H”电平期间，时钟反相器223的输出变为高阻抗。
在第2扫描时钟信号S2的“H”电平期间，在扫描数据输出端子(SO)上呈现来自第2锁存电路32的输出数据的反向逻辑电平数据。在第2扫描时钟信号S2的从“H”向“L”的下降沿，时钟反相器221的输出数据被由反相器222和时钟反相器223构成的双稳态电路锁存。在第2扫描时钟信号S2为“L”电平的期间中保持该锁存数据。
图9是图8的触发器26分别在标准模式及扫描模式中的动作的具体时序图。参照图8及图9，说明图8的触发器26分别在标准模式及扫描模式中的动作。既便在标准模式及扫描模式中的任一模式下，也依次输入扫描数据串SD1、SD2、SD3、SD4...及输入数据D1、D2、D3、D4。
在扫描模式时，输入第1及第2扫描时钟信号S1、S2，将时钟信号固定在“L”电平。在图9中，虽然使第1及第2扫描时钟信号S1、S2为相互反向的信号，但为了确保数据保持时间，扫描时钟信号S1也可在扫描时钟信号S2的下降沿后上升。对扫描数据输入端子(SI)依次输入扫描数据串SD1、SD2、SD3、SD4...。在扫描时钟信号S1的下降沿，由第2锁存电路32锁存扫描数据SD1。在扫描时钟信号S2的“H”电平期间中，经第3锁存电路34的时钟反相器221，向扫描数据输出端子(SO)上输出由该第2锁存电路32锁存的扫描数据SD1，且在扫描时钟信号S2的下降沿，由第3锁存电路34锁存。这样，第2锁存电路32及第3锁存电路34用作扫描用主锁存电路及扫描用从锁存电路。由第2锁存电路32及第3锁存电路34构成的扫描电路在扫描时钟信号S1的下降沿锁存扫描数据，并在扫描数据输出端子(SO)输出该锁存数据。
在标准模式中，输入时钟信号CLK替代扫描时钟信号S1、S2。在时钟信号CLK的上升沿中，由第1锁存电路31锁存输入数据D4。然后，在时钟信号CLK的“H”电平期间中，经输出选择器33，作为Q输出，向数据输出端子(Q)输出该锁存数据D4。接着，在时钟信号CLK的下降沿，由第2锁存电路32锁存输入数据D5。然后，在时钟信号CLK的“L”电平期间中，经输出选择器33，作为Q输出，在数据输出端子(Q)输出该锁存数据D5。这样，在标准模式时，触发器12用作DDR型触发器。
如上所述，在第2实施方式中，在构成DDR触发器的2个锁存电路31、32中，不只使锁存电路32作为输入数据用锁存器，还兼用为扫描用主锁存器，所以可通过最小限度地增加元件数，实现扫描动作和DDR触发器动作两者。另外，也可使锁存电路31兼用为扫描用主锁存器。
在上述说明中，假定时钟信号CLK的前缘为上升沿，后缘为下降沿。与此相反，也可设时钟信号CLK的前缘为下降沿，后缘为上升沿。这时，将“L”电平再读为“H”电平、或将“H”电平再读为“L”电平。
另外，在第2实施方式的触发电路结构中，与图2表示的第1实施方式的触发电路结构相比，可仅对在数据输入端子(D)和数据输出端子(Q)之间不介入输入选择器24的部分来减少信号延迟，可谋求动作的更高速化。
另外，与第1实施方式的触发器(图6)相同，可由3个NADA门电路构成输出选择器33，或由传输门电路构成时钟反相器211、218、221等。
另外，也可在同一LSI上混合安装第1实施方式的触发器11和第2实施方式的触发器26。这时，可在必需更高速动作的部分使用第2实施方式的触发器26，在减少电路面积应比降低高速动作优先的部分，使用第1实施方式的触发器11。既便在触发器11、26之一中，至少就扫描用主锁存电路而言，使用DDR触发器用(输入数据用？)的2个锁存电路中的一个来实现，所以可谋求减少元件数。
根据本发明，可利用少量的元件数，实现扫描功能和比时钟信号频率还高的触发动作。
对本领域的技术人员而言，其它的优点和变更是显而易见的。因此，本发明在其宽的范围内，不限于这里示出和描述的特定细节和代表性的实施例。故，在不超出下面的权利要求及其等效描述所定义的一般发明概念的精神或范围下，可作出不同的变更。

Claims (16)

1、一种触发器，具备：
第1锁存电路，在时钟信号的前缘锁存输入数据；
第2锁存电路，在所述时钟信号的后缘锁存所述输入数据；和
选择器，在从所述时钟信号的所述前缘至所述后缘的期间选择所述第1锁存电路的输出，并在从所述时钟信号的所述后缘至下一前缘的期间选择所述第2锁存电路的输出，
其中，在扫描模式时，所述第1锁存电路和所述第2锁存电路中的任一方用作接受扫描数据的主锁存电路，而所述第1锁存电路和所述第2锁存电路中的另一方用作锁存从所述主锁存电路输出的数据的从锁存电路。
2、根据权利要求1所述的触发器，其特征在于：
时钟信号的所述前缘是时钟信号的上升沿，时钟信号的所述后缘是时钟信号的下降沿。
3、根据权利要求1所述的触发器，其特征在于：
时钟信号的所述前缘是时钟信号的下降沿，时钟信号的所述后缘是时钟信号的上升沿。
4、根据权利要求1所述的触发器，其特征在于，还具备：
在标准模式时向所述第1锁存电路输出所述输入数据，而在所述扫描模式时向所述第1锁存电路输出所述扫描数据的电路；和
在所述标准模式时向所述第2锁存电路输出所述输入数据，而在所述扫描模式时向所述第2锁存电路输出来自所述第1锁存电路的输出数据的电路，
其中所述第1锁存电路用作所述主锁存电路，所述第2锁存电路用作所述从锁存电路。
5、根据权利要求1所述的触发器，其特征在于：
所述第2锁存电路在标准模式时在所述时钟信号的后缘锁存所述输入数据，而在所述扫描模式时，与在该扫描模式时输入的第1扫描时钟信号相同步地锁存所述扫描数据；
所述从锁存电路与第2扫描时钟信号相同步地锁存来自所述第1锁存电路的输出数据。
6、根据权利要求5所述的触发器，其特征在于：
时钟信号的所述前缘是时钟信号的上升沿，时钟信号的所述后缘是时钟信号的下降沿。
7、根据权利要求5所述的触发器，其特征在于：
时钟信号的所述前缘是时钟信号的下降沿，时钟信号的所述后缘是时钟信号的上升沿。
8、根据权利要求1所述的触发器，其特征在于：
所述触发器是双数据速率型触发器，以2倍于所述时钟信号频率的速度进行触发动作。
9、一种触发器，具备：
数据输入端子；
数据输出端子；
扫描数据输入端子；
第1锁存电路，在输入到所述时钟输入端子的时钟信号的前缘锁存输入数据；
第2锁存电路，在所述时钟信号的后缘锁存输入数据；
选择器，在从所述时钟信号的前缘至后缘的期间选择来自所述第1锁存电路的输出数据并输出到所述数据输出端子，而在从所述时钟信号的后缘至下一前缘的期间选择来自所述第2锁存电路的输出数据并输出到所述数据输出端子；
扫描数据输出端子，输出来自所述第2锁存电路的输出数据；
在标准模式时向所述第1锁存电路输出输入到所述数据输入端子的数据，而在扫描模式时向所述第1锁存电路输出输入到所述扫描数据输入端子的扫描数据的电路；和
在所述标准模式时向所述第2锁存电路输出输入到所述数据输入端子的数据，而在所述扫描模式时向所述第2锁存电路输出来自所述第1锁存电路的输出数据的电路。
10、根据权利要求9所述的触发器，其特征在于：
时钟信号的所述前缘是时钟信号的上升沿，时钟信号的所述后缘是时钟信号的下降沿。
11、根据权利要求9所述的触发器，其特征在于：
时钟信号的所述前缘是时钟信号的下降沿，时钟信号的所述后缘是时钟信号的上升沿。
12、根据权利要求9所述的触发器，其特征在于：
所述触发器是双数据速率型触发器，以2倍于所述时钟信号频率的速度进行触发动作。
13、一种触发器，具备：
数据输入端子；
数据输出端子；
时钟输入端子；
扫描数据输入端子；
扫描数据输出端子；
第1锁存电路，在输入到所述时钟输入端子的时钟信号的前缘，锁存输入到所述数据输入端子的输入数据；
第2锁存电路，在标准模式时，在所述时钟信号的后缘锁存所述输入数据，而在扫描模式时，与在该扫描模式时输入的第1扫描时钟信号相同步地锁存输入到所述扫描数据输入端子的扫描数据；
选择器，在从所述时钟信号的前缘至后缘的期间选择来自所述第1锁存电路的输出数据并输出到所述数据输出端子，而在从所述时钟信号的后缘至下一前缘的期间选择来自所述第2锁存电路的输出数据并输出到所述数据输出端子；和
第3锁存电路，在所述扫描模式时，与第2扫描时钟信号相同步地锁存来自所述第2锁存电路的输出数据，并将其输出到所述扫描数据输出端子。
14、根据权利要求13所述的触发器，其特征在于：
时钟信号的所述前缘是时钟信号的上升沿，时钟信号的所述后缘是时钟信号的下降沿。
15、根据权利要求13所述的触发器，其特征在于：
时钟信号的所述前缘是时钟信号的下降沿，时钟信号的所述后缘是时钟信号的上升沿。
16、根据权利要求13所述的触发器，其特征在于：
所述触发器是双数据速率型触发器，以2倍于所述时钟信号频率的速度进行触发动作。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102362432A (zh) * 2009-03-23 2012-02-22 奥迪康有限公司 具有扫描测试支持的低功率双边沿触发存储单元及其时钟门控电路

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3964423B2 (ja) * 2004-10-22 2007-08-22 シャープ株式会社 コンテンツデータ作成装置、コンテンツデータ作成方法、コンテンツデータ作成用プログラム、および、コンテンツデータ表示装置
US7650549B2 (en) * 2005-07-01 2010-01-19 Texas Instruments Incorporated Digital design component with scan clock generation
US7725792B2 (en) * 2006-03-01 2010-05-25 Qualcomm Incorporated Dual-path, multimode sequential storage element
US7484149B2 (en) * 2006-03-14 2009-01-27 International Business Machines Corporation Negative edge flip-flops for muxscan and edge clock compatible LSSD
US8381009B2 (en) 2006-08-03 2013-02-19 Freescale Semiconductor, Inc. Device and method for power management
WO2008015494A1 (en) * 2006-08-03 2008-02-07 Freescale Semiconductor, Inc. Device and method for timing error management
FR2961043B1 (fr) * 2010-06-04 2012-07-20 St Microelectronics Sa Registre a double front et son controle a partir d'une horloge
JP5569176B2 (ja) * 2010-06-22 2014-08-13 富士通セミコンダクター株式会社 半導体集積回路
DE102011004310B3 (de) * 2011-02-17 2012-04-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Schieberegister und Einer-Aus-Vielen-Schieberegister
US8667349B2 (en) * 2011-08-11 2014-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Scan flip-flop circuit having fast setup time
US9911470B2 (en) * 2011-12-15 2018-03-06 Nvidia Corporation Fast-bypass memory circuit
US9244123B1 (en) 2014-11-25 2016-01-26 Freescale Semiconductor, Inc. Synchronous circuit, method of designing a synchronous circuit, and method of validating a synchronous circuit
US9680450B2 (en) * 2015-02-19 2017-06-13 Advanced Micro Devices, Inc. Flip-flop circuit with latch bypass
US11092649B2 (en) 2019-03-12 2021-08-17 Samsung Electronics Co., Ltd. Method for reducing power consumption in scannable flip-flops without additional circuitry
CN113726326B (zh) * 2021-07-28 2023-11-07 南京航空航天大学 容忍单粒子双点翻转的锁存器结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2567530B2 (ja) 1991-07-30 1996-12-25 ストーリッジ・テクノロジー・パートナーズ Ｃｍｏｓ論理回路
JPH0575401A (ja) 1991-09-11 1993-03-26 Toshiba Corp スキヤンセル用フリツプフロツプ回路
JP2522140B2 (ja) 1992-11-18 1996-08-07 日本電気株式会社 論理回路
JPH0795013A (ja) 1993-04-30 1995-04-07 Kawasaki Steel Corp エッジトリガ型フリップフロップ
JP3183260B2 (ja) * 1998-06-17 2001-07-09 日本電気株式会社 スキャンフリップフロップ回路
US6300809B1 (en) * 2000-07-14 2001-10-09 International Business Machines Corporation Double-edge-triggered flip-flop providing two data transitions per clock cycle
US6525565B2 (en) * 2001-01-12 2003-02-25 Xilinx, Inc. Double data rate flip-flop
DE10219119A1 (de) 2002-04-29 2003-11-13 Infineon Technologies Ag Über ein Taktsignal geteuertes Flipflop, Verfahren zum Durchschalten eines Signals durch ein Flipflop, Verwendung eines Flipflops sowie eine Takt-Sperrschaltung
US7082560B2 (en) * 2002-05-24 2006-07-25 Sun Microsystems, Inc. Scan capable dual edge-triggered state element for application of combinational and sequential scan test patterns
US7132854B1 (en) * 2004-09-23 2006-11-07 Cypress Semiconductor Corporation Data path configurable for multiple clocking arrangements

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102362432A (zh) * 2009-03-23 2012-02-22 奥迪康有限公司 具有扫描测试支持的低功率双边沿触发存储单元及其时钟门控电路

Also Published As

Publication number Publication date
JP2005303464A (ja) 2005-10-27
US20050229059A1 (en) 2005-10-13
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