CN1191416A

CN1191416A - 双稳电路

Info

Publication number: CN1191416A
Application number: CN97120826A
Authority: CN
Inventors: 井上光司
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-12-30
Filing date: 1997-12-30
Publication date: 1998-08-26
Also published as: JP3478033B2; EP0851581A3; JPH10200380A; US5999030A; KR19980064782A; EP0851581A2

Abstract

双稳电路配置有一时钟控制电路,由于提供给主锁存器电路的第一时钟信号是由基准时钟信号和时滞调节时钟信号之间的或逻辑产生的,提供给从锁存器电路的第二时钟信号是依照基准时钟产生的,第一时钟信号具有相位超前第二时钟信号精确的时滞限度量。输入信号在第一时钟信号的上升沿被取出到双稳电路,然后在第二时钟信号的上升沿被输出。依此,由于防止了时钟时滞的故障。当使时滞调节时钟保持在逻辑“0”时,双稳电路能操作在正常模式。

Description

双稳电路

本发明是关于双稳电路，更具体而言，是关于能够防止由于时钟时滞引起故障的双稳电路。

近年来，制造过程增加的小型化导致增加逻辑电路的数量。为了减少功率损耗，使用了许多功能时钟信号等，造成了在芯片中的较大时钟时滞的倾向。而在另一方面，门的延时变得较小，使得由于时滞引起错误操作的概率变得较高。

为了防止在逻辑电路内的时滞造成的错误操作，形成的数据的延时元件占据相对大的面积，由此的控制也变得更加困难。

特别是在具有输入/输出两系统数据的扫描双稳电路中，在扫描测试的串连移位操作时，串连输出信号直接连到下一级的串连信号输入端，和系统输入相比较，它经受了数据传快和因此由于时滞的故障更容易发生的缺点。

安排两系统时钟以防止该问题使得配置和内部连接极为困难和需要附加其它的电路去扫描双稳电路以调节定时，这样极大地增加了芯片的面积。

本发明的目标是提供能够抑制芯面积的增加到最低限度和避免由于时钟时滞引起的故障的双稳电路。特别是，在扫描具有两系统数据输出/输入的双稳时，本发明提供了能够防止在串连移位操作时间易于发生的故障。

为了实现上述目标，依照本发明的第一方面，这里提供的与时钟信号同步地输入和输出信号和至少具有添加到正常操作模式的调节模式双稳电路具有第一信号保持电路，用于与第一时钟信号同步地取出输入信号和保持该信号；第二信号保持电路，用于与第二时钟信号同步地保持和输出由第一信号保持电路保持的信号；和时钟控制电路，用于产生在正常模式下在相位上同步的第一和第二时钟信号，分别地提供它们到第一和第二信号保持电路，控制第一和第二时钟信号的定时，使得第二信号保持电路的输出定时落后于在调节模式下的第一信号保持电路的取出的定时，和输出相同的信号。

进而，在本发明中，时钟控制电路具有时钟产生电路，用于接收和基准时钟信号不同相位的调节用时钟信号和提供和基准时钟信号同相位的时钟信号到第二信号保持电路，作为第二时钟信号和进而，依照基准时钟信号和调节使用时钟信号产生第一时钟信号和提供同一信号到第一信号保持电路。

进而，在本发明中，时钟控制电路具有时钟产生电路，用于接收和基准时钟信号有不同相位的调节使用时钟信号和提供和基准时钟信有相同相位的时钟信号到第一信号保持电路，作为第一时钟信号和进而，依照基准时钟信号和调节使用时钟信号产生第二时钟信号和提供同一信号到第二信号保持电路。

进而，在本发明中，这里提供的与时钟信号同步输入和输出信号和能在系统模式和扫描模式的至少两个操作模式下进行操作的双稳电路，具有选择电路，用于接收开关信号和依照开关信号的电平选取系统输入信号或扫描输入信号；第一信号保持电路，用于取出由与第一时钟信号同步的选择电路选出的信号和保持同一信号；第二信号保持电路，用于保持和输出由与第二时钟信号同步的第一信号保持电路保持的信号；和时钟控制电路，用于接收基准时钟信号和与此信号具有不同相位的调节使用时钟信号，依照这两个时钟信号中具有超前相位的时钟信号产生第一时钟信号，和提供同一信号到第一信号保持电路，和进而依照具有滞后相位的信号产生第二时钟信号和提供同一信号到第二信号保持电路。

进而，在本发明中，优选的时钟控制电路接收开关信号作为调节使用时钟信号，并依照开关信号和基准时钟信号产生第一和第二时钟信号和依照开关信号产生和输出具有相同相位第一和第二时钟信号。

依照本发明，根据基准时钟信号和调节使用时钟信号在双稳电路中产生第一和第二时钟信号和分别输出到第一和第二信号保持电路。当时滞调节不能完成时，调节使用时钟信号保持在预定的电平，依照基准时钟信号产生同相位的第一和第二时钟信号，和，当时滞调节完成时，依照在基准时钟信号和调节使用时钟信号之间的具有超前相位的时钟信号产生第一时钟，并且提供给第一信号保持电路，依照具有滞后相位的时钟信号产生第二时钟信号，并且提供给第二信号保持电路。

作为结果，由于时钟时滞的故障可以在调节模式下避免和防止时滞增加的电路面积能被压缩到最低的限度。

进而，依照本发明，构成能够由选取电路选取和输出系统输入或扫描输入的双稳电路。控制构成双稳电路的第一和第二信号保持电路的操作定时的第一和第二时钟信号依照基准时钟信号和调节时钟信号产生，依此能防止由于时钟时滞故障。进而，控制选取电路的开关信号被输入到时钟选取电路依此产生作为调节使用时钟信号和第一和第二时钟信号，因此调节使用信号变为不是必需的，共同使用的信号可以确保时滞的限度，和在此同时，内连接的区域能被减少和电路区域的增加能被压缩到最低限度。

参照附图将更详细地描述本发明的上述和其它目标和特点：

图1是依照本发明第一实施例的双稳电路图；

图2A至2D是第一实施例的波形图；

图3是依本发明第二实施例的双稳电路的电路图；

图4A至4D是第二实施例的波形图；

图5是依本发明第三实施例的双稳电路的电路图；

图6A至6E第三实施例的波形图；

图7是依本发明第四实施例的双稳电路的电路图；和

图8A-8D是第四实施例的波形图。

图1是本发明第一实施例的双稳电路图。

本实施例的特征在于，主锁存器电路的时钟信号CKM和从锁存器电路的时钟信号CKS是分别产生的和它们分别提供给主锁存器电路和从锁存器电路。下面参照图1阐述本发明的的配置和操作和以此更清楚地描述本发明的特征。

本实施例的双稳电路是由主锁存器路10，从锁存器电路20和时钟控制电路30构成的。

主锁存器电路10是由受主锁存器电路使用时钟信号CKM的输出定时控制的反相器11，由时钟信号CKM的反相信号CKMN的输出定时控制的反相器13，和通常的反相器12构成的。

从锁存器电路20是由从锁存器电路使用时钟信号CKS的反相信号CKSN进行输出定时控制的反相器21，受从锁存器电路使用时钟信号CKS的输出定时控制的反相器22，和通常反相器23和24构成的。

时钟控制电路30是由NOR(或非门)门31和反相器32、33和34构成。

在主锁存器电路10中，反相器11的输入端连接信号D的输入端，和输出端连接到节点ND1。反相器12的输入端连接到节点ND1，输出端连接到节点ND2，和节点ND2形成了主锁存器电路10的输出端。反相器13的输入端连接到节点ND2，和输出端连接到节点ND1。

反相器11依照时钟信号CKM的电平改变它的输出状态。当时钟信号CKM是在高电平时，反相器11的输出端被设置为高阻抗状态，和当时钟信号CKM是在低电平时，输入信号的反相信号被输出到输出端。

反相器13依照时钟信号CKM的反相的信号CKMN改变它的输出状态。当时钟信号CKM是高电平时，即，当它的反相信号CKMN是在低电平，输入信号的反相信号被输出到反相器13的输出端。当时钟信号CKM的反相的信号CKMN是在低电平时，反相器13的输出端是在高阻抗状态。

在以这种方式构成的主锁存器10内，当时钟信号CKM是在低电平时，信号D的反相信号由反相器11输入到节点ND1。进而，由反相器12反相并且和信号D具有相同相位的信号被输入到节点ND2。当时钟信号CKM从低电平转移为高电平时，反相器11的输出端被保持在高阻抗状态，反相器13变为输出状态，节点ND1和节点ND2的信号被锁存。

在从锁存器电路20中，反相器21输入端连接到主锁存器电路10的输出端，那就是节点ND2，输出端连接到节点ND3。反相器24的输入端连接到节点ND3，输出端连接到双稳电路的输出端。反相器23的输入端连接到节点ND3，输出端连接到反相器22的输入端，和反相器22的输出端连接到节点ND3。

依照时钟信号CKS的反相信号CKSN的电平，控制着反相器21的输出状态。当时钟信号CKSN是在高电平时，反相器12的输出端处于高阻抗状态，和当时钟信号CKSN是低电平时，输入信号的反相信号被输出到输出端。

依照时钟信号CKS的电平，控制着反相器的输出状态，当时钟信号CKS是在高电平时，输出端是在高阻抗状态，当时钟信号是在低电平时，输入信号的反相信号被输出到输出端。

在以这样方式构成的从锁存器电路20中，当时钟信号CKS是在高电平时，即，当反相的信号CKSN是在低电平，主锁存器电路10的输出信号由反相器21反相和输入到节点ND3。进而，节点ND3的信号被反相器24反相和作为双稳电路的输出信号Q输出。当时钟信号CKS是在低电平时，即它的反相的信号CKSN是在高电平，反相器21的输出端是在高阻抗状态和反相器22变为输出状态。在这时，节点ND3的信号由反相器23和22锁存。

由于这样的理由，在时钟信号D从低电平转换到高电平的上升沿，输入信号D被取出到双稳电路，时钟信号CKM转移到高电平时从上升沿取出的信号再次由主锁存器电路10保持。然后，在时钟信号CKS的上升沿，由主锁存器电路10保持的信号作为双稳电路的输出信号Q输出到双稳电路的外侧。

时钟控制电路30除了接收基准时钟信号CK以外还接收相位超前基准时钟信号CK精确的时滞限度量的时钟信号SCK作为输入。

基准时钟信号CK和时钟信号SCK输入到NOR内31的两输入端，时钟信号CKM的反相信号CKMN由NOR门31输出。NOR门31的输出端连接到反相器32的输入端，而时钟信号CKM由反相器32的输出端输出。即，主锁存电路使用时钟信号CKM是基准时钟信号CK和具有相位超前基准时钟信号CK严格的时滞限度量的时钟信号SCK之间的或(OR)逻辑。

基准时钟信号CK输入到反相器33，时钟信号CKS的反相信号CKSN输出到反相器33的输出端，反相的信号CKSN进而由反相器34反相和作为从锁存器电路使用时钟信号CKS输出。

由于这个原因，当在基准时钟信号CK和时钟信号SCK之间存在着偏差时，提供到主锁存器电路10的时钟信号CKM的宽度变得比对应这偏差量的精确量要长一些。而另一方面，提供给从锁存器电路20的时钟信号CKS在逻辑上等同于基准时钟信号CK，就成为几乎和基准时钟信号CK有相同相位的信号。

在由时钟信号CKM和时钟信号CKS的定时操作控制的双稳电路中，信号D在具有超前相位的时钟信号SCK的上升沿被取出和信号在基准时钟信号CK的上升沿被输出。

在另一方面，当时钟信号CKM和时钟信号CKS具有相同的相位，分别提供给主锁存器电路10和从锁存器电路20的时钟信号CKM和时钟信号CKS的相位匹配，图1所示双稳电路以通常双稳电路相同的方式进行操作。

进而，例如，当时钟信号CKS具有逻辑“0”，并被保持在低电平，提供给主锁存器电路10的时钟信号CKM变成几乎与基准时钟信号有相同相位的信号。在这种情况下，分别提供给主锁存器电路10和从锁存器电路20的时钟信号CKM和时钟信号CKS的相位相一致。通过以这样方式控制时钟信号SCK，调节双稳电路内的时滞。

图2是本实施例的波形图。如图所示，在第一个周期中，具有相位超前基准时钟信号CK精确的时滞限度的量的时钟信号SCK被输入到双稳电路。即，时钟信号SCK的相位比基准时钟信号CK超前精确的时间量t_S。

在时间t1，时钟信号SCK上升，加到主锁存器电路10的时钟信号CKM依此上升，输入信号D被取入到双稳电路和由主锁存器电路10锁存和保持。然后，基准时钟信号CK从时间t1延迟时滞限度t_S的量后上升，提供给从锁存器电路20的时钟信号CKS依此上升，由主锁存器电路10保持的数据作为输出信号Q被输出。

然后，在第二个周期，时滞调节使用时钟信号SCK保持在逻辑“0”，即，低电平，因此，提供给主锁存器电路10的时钟信号CKM和提供给从锁存器电路20的时钟信号CKS均由基准时钟信号CK产生和诸时钟信号具有相同的相位。在这种情况下，作为整个双稳电路，输入信号D在基准时钟信号CK的上升沿被取出到内部部分，保持，和输出，因此电路操作变得等同于一般双稳电路的操作。

在使用同时设计的芯片的本实施例的双稳电路时，基准时钟信号CK和时滞信号调节使用时钟信号SCK之间的相位差可以使用作为由于时钟内连接的诸双稳电路之间时滞产生故障的限度。

如上面所解释的，依照本发明的实施例，双稳电路配置有时钟控制电路30，提供主锁存器电路10的时钟信号CKM由基准时钟信号CK和时滞调节使用时钟信号SCK之间的或逻辑产生，提供给从锁存器电路20的时钟信号CKS依照基准时钟信号CK产生，在具有相位超前基准时钟信号CK精确的时滞限度量的时钟信号SCK的上升沿，输入信号D被取入到双稳电路，该信号在基准时钟信号CK被输出，和时钟信号SCK被保持在逻辑“0”，以此使双稳电路以通常的方式工作。因此，由于时钟时滞造成的故障可以被防止。

图3是本发明第二实施例的双稳电路的电路图。

如图所示，在本实施例的双稳电路中，主锁存器电路10和从锁存器电路20实质上和图1所示第一实施例的电路相同。它们在操作时分别受到主锁存器电路使用时钟信号CKM和从锁存器电路使用时钟信号CKS的控制。在图3中，在电路中的相同部件用图1中部件使用相同的符号表示。

在本实施例中，时钟控制电路30a的配置不同于图1所示第一实施例的配置。下面将解释基于时钟控制电路30a的本实施例的配置和操作。

如图所示，时钟控制电路30a是由NAND(与非门)35和反相器32、33和34构成，和图1所示第一实施例的时钟控制电路30相同的方式，除了基准时钟信号CK以外，具有相位延迟于该基准时钟信号CK精确的时滞限度的时钟信号SKC也输入到时钟控制电路30a。

基准时钟信号CK和时钟信号SCK被输入到NAND门的两个输入端，而时钟信号CKS的反相信号CKSN由NAND门35输出。NAND门35的输出端连接到反相器32的输入端，而时钟信号CKS由反相器32的输出端输出。

另一方面，基准时钟信号CK通过反相器33和34输出做为时钟信号CKM。时钟信号CKM的反相信号CKMN是由反相器33的输出端输出。

即，提供给主锁存器电路10的时钟信号CKM变为在逻辑上等于基准时钟信号CK和具有几乎相同相位的信号。提供给从锁存器电路20的时钟信号CKS是在基准时钟信号CK和具有相位上迟滞该基准时钟信号精确的时滞量的时钟信号SCK之间的与逻辑，由于这个原因，当在基准时钟信号CK和时钟信号SCK之间存在着偏差时，提供给从锁存器电路20的时钟信号CKS的宽度变得比对应这偏差量的精确要少些。

当双稳电路操作时，在基准时钟信号CK的上升沿取出输入信号D，这取出的信号由主锁存器电路10保持，在时钟信号CKS的上升沿该保持的信号被输出作为输出信号Q。

注意，在本实施例中，当时滞调节使用时钟信号SCK保持在逻辑“1”时，即，高电平时，提供给主锁存器电路10和从锁存器电路20的时钟信号CKM和CKS依照基准时钟信号CK被产生和变为相同相位信号。在这种情况下，双稳电路执行和通常双稳电路相同的等效电路操作。

图4是图3所示第二实施例的双稳电路的波形图。下面将参照图4解释本发明的操作。

如图所示，在第一个周期中，具有相位迟滞于基准时钟信号CK的精确的时滞限度量的时钟信号SCK输入到双稳电路。即，时钟信号SCK在相位上比基准时钟信号CK延迟精确的时间t_S量。

在时间t1，基准时钟信号CK上升，提供到主锁存器电路10的时钟信号CKM依此也上升，输入信号D被取出到双稳电路和被锁存和保持在主锁存电路10内，时滞调节时钟信号SCK在从时间t1处，滞后时滞限度t_S量后也上升，提供给锁存器电路20的时钟信号CKS依此上升，由主锁存器电路10保持的数据作为输出信号Q输出。

在第二个周期里，时滞调节使用周期信号SCK被保持在逻辑“1”，即，高电平，因此提供给主锁存器电路10的时钟信号CKM和提供给从锁存器电路20的时钟信号CKS由基准时钟信号CK产生和成为具有相同相位的两时钟信号。在这种情况下，作为双稳电路，输入信号D在基准时钟信号CK的上升沿被取出到内部的部分并在那里被保持和被输出，因此电路操作变得等效于通常双稳电路的操作。

当使用本发明的双稳电路在芯片内设计同步电路时，在相位上比基准时钟CK迟滞精确预定量的时钟信号CK事先在芯片内部产生。这延迟的相位时钟信号提供给为双稳电路没有时滞的每一个双稳电路的时钟信号SCK的端部。另一方面，具有时滞限度的双稳电路连接时钟信号SCK的输入端到电源电压V_cc。在通常电路中，为了产生信号延迟元件，相对大的面积将是必需的，但是通过使用本发明的双稳电路，面积的增加能够抑制到最低的限度和由于时钟时滞的故障能被防止。

如上面阐述的，依照本实施例，时钟控制电路30a配置在双稳电路内，提供给从锁存器电路20内的时钟信号CKS由在基准时钟信号SCK和时滞调节使用时钟信号SCK之间的与逻辑产生，提供给主锁存器电路10的时钟信号CKM依照基准时钟信号CK产生，输入信号D在基准时钟信号CK的上升沿被取入到双稳电路，该信号在具有相位比基准时钟信号CK延迟精确的时滞限度的时钟信号SCK的上升沿被输出，和时钟信号SCK被保持在逻辑“1”，因此使双稳电路如通常方式进行操作。由于时钟时滞的故障能被防止。

图5是依本发明第三实施例的双稳电路的电路图，特别是，由图3所示第二实施例的双稳电路构成的扫描双稳电路。

如图所示，在本实施例中，具有系统输入信号D和扫描输入信号SI的选择器40添加到第二实施例的双稳电路的输入部分，选择器40通过扫描模式开关信号S，选取和取出扫描输入信号SI或系统输入信号D。串连输出信号SO和通常输出信号Q在公共的输出端输出。

选择器40由基准门41和42和反相器43构成。当开关信号S是在高电平时，传送门41被设置在导通状态和传送门42被设置在高阻抗状态，因此输入信号D被选取和输入到双稳电路。在这时，图5所示的扫描双稳执行通常的系统操作。

在另一方面，当开关信号是在低电平时，传送门41被设置在高阻抗状态和传送门42被设置在导通状态，因此扫描输入信号(串连输入信号)SI被选取和输入到双稳电路。在这时，扫描双稳电路执行扫描操作。

在双稳电路的时滞调节操作已在图3的第二实施例中阐述过，这里将省略同一内容的详细解释。

下面，参照图6的波形图将详细地解释本实施例的扫描双稳电路的操作。

在图6中，第一周期示出了完成的时滞调节串连扫描操作，第二周期示出了不完成时滞调节的通常的系统操作，第三周期示出了完成的时滞调节系统操作的信号定时，通常使用输入到双稳电路的时滞调节使用信号CKS，这就可能在串连扫描操作和系统操作的任一操作内选取是否完成时滞调节。

如图6所示，在第一个周期内，开关信号S保持在低电平和双稳电路在扫描模式下操作。即，通过选择器40，扫描输入信号SI被选取和输入到双稳电路。进而，通过输入相位比基准时钟信号CK延迟的时滞调节使用时钟信号SCK到时钟控制电路30a，完成时滞调节。

提供给主锁存器电路10的时钟信号CKM在基准时钟信号CK的上升沿升起。由选择器40选取的扫描输入信号SI被取出到双稳电路和被保持。时滞调节使用时钟信号SCK随着从此处时延时滞限度t_S量后也上升，提供给从锁存器电路20的时钟信号CKS依此也上升，由主锁存器电路10保持的数据作为串连输出信号SO被输出。

在第二周期，开关信号S保持在高电平，和系统输入信号D被选择器40选取和输入到双稳电路。在这个周期里，时滞调节使用时钟信号SCK保持在高电平，即，不执行时滞调节，双稳电路以正常模式操作，和系统输入信号D在基准时钟信号CK的上升沿被取出并作为系统输出信号Q加以输出。

在第三个周期，以第二周期相同的方式，开关信号S保持在高电平，因此，双稳电路在正常的模式下操作。注意，在这个周期中，通过提供在相位上延迟基准时钟CK精确的时滞限度量的时钟信号SCK来完成时滞调节，提供给主锁存器电路10的时钟信号CKM在基准时钟信号CK的上升沿上升，和由选择器40选取的系统输入信号D被选出双稳电路并被保持，时滞调节使用时钟信号SCK在从此时延迟滞限度t_S量后也上升，时钟信号CKS依此上升也提供给从锁存器电路20，由主锁存器电路10保持的和为系统输出信号Q被输出。

图7是依本发明第四实施例的双稳电路的电路图，特别是，扫描双稳电路是由图3所示第二实施例的双稳电路构成。

一般而言，在扫描测试的串连移位操作的时间，信号传播速度是快的，这是因为前一级的串联输出SO直接连到后一级的串连输入，因此，和系统操作相比较，由于时钟滞的故障容易发生。因此，在本实施例中，通过仅在串连扫描操作时间在外部进行时滞调节，扫描模式开关信号S和时滞调节使用时钟信号SCK是相同的。

如图所示，时在时钟控制电路30b内，NAND门35的输入端连接到开关信号S和基准时钟信号CK的输入端。为此，当开关信号S保持在高电平时，即，当系统输入信号D由选择器40选取时和双稳电路在正常模式下操作，具有实质上和基准时钟信号CK的相位相同的时钟信号提供给主锁存器电路10和从锁存器电路20和不执行时滞调节。

另一方面，当开关信号S保持在低电平时，扫描输入信号SI被选择器40选取，双稳电路在扫描模式下操作，由选择器40选取的扫描输入信号SI在基准时钟信号CK的上升沿被取出到双稳电路，随着此信号时延精确的时滞限度开关信号被转换为高电平，因此由双稳电路的主锁存器电路10保持为串连输出信号SO被输出模式和时滞调节模式的功能能由开关信号S实现，能确保时滞限度和能抑制电路面积的增加。

图8是本实施例的双稳电路的波形图。在图8中，第一周期和第三周期示出了完成时滞调节的串连扫描操作，和第二周期示出了执行时滞调节的系统操作。

如图所示，在第一个周期，在基准时钟信号CK的上升沿，开关信号保持在低电平和扫描输入信号SI由选择器40选取和取出到双稳电路和保持。在时延时滞限度t_S量后开关信号S上升，提供给从锁存器电路20的时钟信号CKS依此也上升，由主锁存器电路10保持的数据作为串连输出信号SO被输出。

在第二个周期，开关信号S保持在高电平，因此系统输入信号D由选择器40选取和双稳电路在正常模式下操作。在这种情况下，提供给主锁存器电路10和从锁存器电路20时钟信号与基准时钟信号CK相同，双稳电路如正常一样操作，和不执行时滞调节。

在第三个周期内，和第一周期一样，双稳电路在扫描模式下操作，由开关信号S完成时滞调节。

在本实施例中的双稳电路内，仅在扫描模式操作时完成时滞调节。在正常模式操作下不执行时滞调节。

当电路是由本实施例的双稳电路构成时，例如，所有双稳电路的扫描模式开关信号S是由特定的主输入端驱动的和上拉电阻附在该输入端。注意系统输入侧的信号的延迟，通过插入定时调节使用缓冲器式类似电路测量时滞。在正常模式操作时，开关信号S的输入端被放置在开路状态，该开关信号S由上拉电阻固定在高电平，和每一个双稳电路执行系统操作，仿佛它是单相位时钟。通过在扫描操作时间，通过使用和整个芯片时滞量相同数量的外部控制信号的开关信号S端的控制，可以完成调节时钟时滞。

如上所述，依照本发明的双稳电路，这里存在的优点是，由于LSI芯片的时钟时滞的故障能被避免，调节时钟时滞的电路面积的增加能被抑制到最低限度，和时滞限度能被确保和与此同时，能够减少由于内部连接增加的数量引起的配置负载和内连接工具。

Claims

1.与时钟信号同步地输入和输出信号和至少具有添加到正常操作模式的调节模式的双稳电路，所说的双稳电路具有：

第一信号保持电路，用于与第一时钟信号同步地取出输入信号并且对此加以保持；

第二信号保持电路，与第二时钟信号同步地保持和输出由第一信号保持电路保持的信号；和

时钟控制电路，在正常模式下用于产生在相位上同步的第一和第二时钟信号，并且分别地提供它们到第一和第二信号保持电路，在调节模式时，控制第一和第二时钟信号的定时，使得第二信号保持电路的输出定时在第一信号保持电路取数据的定时的后面，和输出同一数据。

2.权利要求1的双稳电路，其中，

时钟控制电路具有时钟产生电路，用于接收具有相位不同于基准时钟信号的调节使用时钟信号，和提供在相位上与基准时钟信号相位相同的时钟信号到第二信号保持电路作为第二时钟信号，进而，用基准时钟信号和调节使用时钟信号产生第一时钟信号和提供该信号到第一信号保持电路。

3.权利要求2的双稳电路，其中，

在正常模式操作时，时钟产生电路产生在相位上与基准时钟信号相位相同的时钟信号和输出同一信号作为第一时钟信号。

4.权利要求2的双稳电路，其中，

时钟产生电路具有在基准时钟信号和调节使用时钟信号之间产生或逻辑的逻辑电路。

5.权利要求1的双稳电路，其中，

时钟控制电路具有时钟产生电路，用于接收与基准时钟信号相位有不同相位的调节使用时钟信号和提供在相位上与基准时钟信号相位相同的时钟信号到第一信号保持电路作为第一时钟信号，和进而，依照基准时钟信号和调节使用时钟信号产生第二时钟信号和提供同一信号到第二信号保持电路。

6.权利要求5的双稳电路，其中，

在正常操作模式下，时钟产生电路产生与基准时钟信号具有相同相位的时钟信号和输出同一信号为第二时钟信号。

7.权利要求5的双稳电路，其中，

时钟产生电路具有在基准时钟信号和调节使用时钟信号之间产生与逻辑的逻辑电路。

8.与时钟信号同步地输入和输出信号和能够至少在系统模式和扫描模式的两个操作模式下进行操作的双稳电路，所说的双稳电路具有：

选择电路，用于接收开关信号和根据开关信号的电平选取系统输入信号或扫描输入信号；

第一信号保持电路，用于在与第一时钟信号同步地取出由选择电路选取的信号和保持同一信号；

第二信号保持电路，用于与第二时钟信号同步地保持和输出由第一信号保持电路保持的信号；和

时钟控制电路，用于接收基准时钟信号和相位上不同于基准时钟信号的调节使用时钟信号，并且依照这两个信号的具有超前相位的时钟信号产生第一时钟信号和提供该信号到第一信号保持电路，和，进而，依照具有滞后相位的信号产生第二时钟信号和提供该信号到第二信号保持电路。

9.权利要求8的双稳电路，其中，

时钟控制电路依照调节使用时钟信号的电平产生和输出在相位上同步的第一和第二时钟信号。

10.权利要求8的双稳电路，其中，

时钟控制电路接收开关信号作为调节使用时钟信号和依照开关信号和基准时钟信号产生第一和第二时钟信号。

11.权利要求10的双稳电路，其中，

在系统模式中，时钟控制电路依照开关信号产生和输出具有相同相位的第一和第二时钟信号。