CN1143320C - 同步半导体存储器件 - Google Patents

Abstract

一种同步半导体存储器件(100)包括在进入测试方式之后用于完成方式测试设置操作的电路。该器件(100)产生第一时钟信号ICLK。同时，时钟信号CSB可以被用以产生第二时钟信号CSCLK。ICLK和CSCLK可用于在测试方式中产生更高频率的时钟ICLK′。ICLK′信号被施加到内部电路(124)，使这种电路的操作速度更高。ICLK′信号不施加到方式寄存器设置电路(122)，从而避免由该电路锁存错误的方式设置值。

Description

同步半导体存储器件

技术领域

本发明一种涉及半导体存储器件，特别涉及与外部时钟信号同步地接收外部输入信号的同步半导体存储器件。

背景技术

许多种包含常规的同步半导体存储器件的集成电路受到各种各样的测试。一种可靠性测试是加速(老化)测试。老化测试一般是在处于“管芯”形式的器件被安装在一封装内之后执行的。为了减少进行老化测试所需的时间，现在已知可以并联测试多个半导体存储器件。但是不幸的是，由于多个并联器件所表现出的高负载，使得施加到器件上的测试信号具有相对低的频率。由于同步半导体存储器件的测试需要相对较长的时间来访问存储单元，因此，同步存储器件的并联测试比异步半导体存储器件的测试具有更多的问题。这需要更长的测试时间。

现在参照图6，图中示出说明一种常规同步半导体存储器件的示意图。同步半导体存储器件的部分由总的附图标记600表示，其中包括多个控制输入接收器602-A至602-D，其中每个接收相应的控制信号(图示中为RASB、CASB、WEB和ADD)。控制输入接收器(602-A至602-D)响应各种控制信号(RASB、CASB、WEB和ADD)把相应的内部信号施加到方式寄存器设置电路604。该方式寄存器设置电路604可以根据预定的一组内部信号产生一测试方式启动信号(TEST_MODE)。

图6中还示出一时钟信号输入接收器606和一选择信号输入接收器608。当所示的选择信号输入接收器608接收一选择信号CSB时，所示的时钟信号输入接收器606接收一时钟信号CLK。时钟信号输入接收器606的输出被施加到一个产生内部时钟信号ICLK的脉冲发生电路610。选择输入接收器608的输出被施加到另一个脉冲发生电路612以产生一内部选择信号CSCLK。选择输入接收器608的输出也作为输入信号施加到“或”门614。“或”门614也接收TEST_MODE信号作为另一个输入信号。

脉冲发生电路612也接收TEST_MODE信号。在图6所示的特定方案中，TEST_MODE信号使脉冲发生电路612启动。

脉冲发生电路610和612的输出(ICLK和CSCLK信号)被作为输入信号施加到“或”门618上。“或”门618的输出是另一个时钟信号ICLK′。ICLK′信号被施加到方式寄存器设置电路604以及其它内部电路616。

当进入一种测试方式(TEST_MODE信号被启动)时，ICLK′信号由升为高电平的CLK信号和升为高电平的CSB信号所产生。第一ICLK脉冲由脉冲发生电路610所产生。第二CSCLK脉冲由脉冲发生电路612所产生。一“或”门把这两种脉冲合并产生一个ICLK′信号，该信号的频率是存储器测试仪的频率的两倍(它是在老化过程中所施加到的CLK信号的频率的两倍)。按此种方式，可以为这些电路产生一个ICLK′信号，而这些电路在非测试方式中接收ICLK信号。这样可以进行更快的测试，从而克服常规并联测试方式所造成的测试缓慢的问题。

请注意，在非测试方式中(TEST_MODE信号未启动)，由于脉冲发生电路612将被禁止，则ICLK′信号包括与CLK同步产生的脉冲。然后ICLK信号施加到内部电路616和方式寄存器设置电路604以控制这种电路的时序。

尽管图6中和常规方法能够产生具有比外部施加的时钟信号CLK更快的频率的内部时钟信号ICLK′，但是这种方案具有缺点。在许多同步半导体存储器件中，当电源被施加到一器件上之后，需要执行方式寄存器设置操作以对该器件初始化。这种操作涉及在时钟信号(CLK)的上升沿时施加特定的一组信号(例如，RASB、CASB、WEB和ADD)。

图6中所示的方法的一个缺点可以通过参照图7中所示的时序图而得到更好的理解。图7示出CLK、CSB、ICLK′、RASB、CASB、WEB和ADD信号的响应。在图7所示的操作中，在方式寄存器被置位之前，CSB信号变为低电平。随着CSB信号变为低电平，CLK信号变为高电平。ICLK信号响应CLK信号的变化由脉冲发生器610升为高电平。ICLK脉冲被“或”门618转变为第一ICLK′脉冲。第一ICLK′脉冲锁存住RASB、CASB、WEB和ADD电平值。被锁存的RASB、CASB、WEB和ADD信号将把该器件置于所需的操作方式中。但是，由于该电路的优越的“倍频”性能，第二ICLK′高电平脉冲由变为高电平的CSB信号所产生。当第二ICLK′脉冲变为高电平时，RASB、CASB、WEB和ADD电平值已经改变。因此，第二ICLK′脉冲把非所期望的RASB、CASB、WEB和ADD电平值锁存在方式寄存器设置电路中，从而把该器件置于非所期望的操作方式下。

如果该器件处于测试方式下，则锁存非所期望的方式设置值是一个特殊的问题。例如，如果在把电源施加到一器件上之后把该器件置于测试方式，需要能够通过施加表示非测试方式的方式设置信号(RASB、CASB和WEB)的组合，而使该器件脱离测试方式。但是，如果在应用方式存储器设置命令之后，但是在非测试方式控制信号值发送之前，CSB信号立即变为高电平，则可能会发生对方式设置值的错误锁存。因此，虽然图6所示的方法可以提供有利的快速时钟信号，但是这种方法也具有对方式寄存器设置电路或类似电路不利的缺点。

发明内容

本发明的一个目的是提供一种同步半导体存储器件，它可以在采用具有相对较低的时钟频率的测试仪时缩短测试时间，并且在进入操作的测试方式之后变为所需的操作方式。

根据所公开的实施例，一种同步半导体存储器件，其特征在于，其中包括：第一输入接收器，可以接收第一外部时钟信号，并提供第一输入接收器的输出；第二输入接收器，可以接收第二外部时钟信号，并提供第二输入接收器的输出；第一脉冲发生电路，用于接收第一输入接收器的输出信号，并提供第一内部同步信号；第二脉冲发生电路，用于接收第二输入接收器的输出信号，并提供第二内部同步信号；一个或门，可以输出一内部同步信号(ICSB)；一逻辑门，响应至少第一输入接收器的输出和第二输入接收器的输出产生一改变的内部同步信号；一方式寄存器设置电路，可以接收内部同步信号(ICSB)和内部时钟信号(ICLK)，与第一输入接收器的输出同步地产生一测试方式启动信号；以及一内部电路，接收改变的内部同步信号。

根据该实施例的一个方面，当该测试方式启动信号无效时，一内部电路与该第一内部同步信号相同步地进行操作。当该测试方式启动信号有效时，至少一部分内部电路与第一同步信号相同步地进行操作，而另一部分内部电路与第三内部同步信号相同步地进行操作。

根据该实施例的另一个方面，当一同步半导体存储器件被测试时，它可以接收至少作为输入信号的一个启动命令和一个预充电命令。该同步半导体存储器件可以包括一个用于响应启动命令的输入信号控制一内部电路部分的启动控制电路，以及一个用于响应预充电命令控制一内部电路部分的预充电控制电路部分。一旦测试方式启动信号有效时，有效控制电路可以与第一内部同步信号和第三内部同步信号相同步地进行操作。预充电控制电路可以与第一内部同步信号相同步的进行操作。

根据该实施例的另一个方面，当一测试方式启动信号无效时，以同步半导体存储器件包括至少一个被根据从第二输入接收器输出的高或低电平来进行控制的内部电路部分。当一测试方式启动信号有效时，至少一个内部电路部分被控制，而不管从第二输入接收器输出的是高电平还是低电平。

根据本发明的另一方面，提供一种与一时钟信号同步操作的半导体器件，其特征在于，该半导体器件包括：第一信号发生器，包括根据时钟信号中的预定跃变提供一脉冲的脉冲发生器，用于从该时钟信号提供一个第一内部同步时钟信号；第二信号发生器，包括当被启动时根据测试时钟信号中的预定跃变提供一脉冲的脉冲发生器和具有一个与该测试方式信号相耦合的输入端的一个逻辑门，用于从一测试时钟信号提供一个第二内部同步时钟信号，该第二信号发生器由一启动测试方式信号所启动；一时钟倍频器，其可以组合至少该第一内部同步时钟信号和第二内部同步时钟信号以产生一个第三内部同步时钟信号；一个提供测试方式信号的方式设置电路，可以接收内部同步信号(ICSB)和内部时钟信号(ICLK)，该方式设置电路响应预定方式值的应用和在第一内部同步时钟信号中的跃变提供该测试方式信号；以及一内部电路，接收改变的内部同步信号。

根据本发明的另一方面，提供一种具有测试方式和非测试方式的同步存储器件，其特征在于，该同步存储器件包括：一时钟发生电路，其在该测试方式中接收至少一个时钟信号并提供一个在一个时间周期中可包括比该至少一个时钟信号多的信号跃变的倍频时钟信号；以及一测试方式寄存器设置电路，其根据预定的方式值和在该至少一个时钟信号中的跃变启动该测试方式和该非测试方式。

附图说明

图1示出根据一个实施例的同步半导体存储器件的结构。

图2为示出图1中的同步半导体存储器件的操作的时序图。

图3为示出一方式寄存器设置电路的操作的时序图。

图4示出根据另一个实施例的同步半导体存储器件的结构。

图5为示出图4中的同步半导体存储器件的操作的时序图。

图6示出一种常规同步半导体存储器件的结构。

图7为示出图6中的常规同步半导体存储器件的操作的时序图。

具体实施方式

下面参照图1-3描述一种同步半导体存储器件的一个实施例。如图1中所示，一种同步半导体存储器件由总的附图标记100表示，其中包括接收外部时钟信号CLK的第一输入接收器102，以及一个可以接收外部选择时钟信号CSB的第二输入接收器104。第一和第二输入接收器(102和104)可以接收它们各自的信号(CLK和CSB)，并根据所接收的信号提供输出信号。

一脉冲发生电路106与该第一输入接收器102的输入相耦合。脉冲发生电路106响应在第一输入接收器102的输出端处的预定同步跃变提供一个内部同步时钟信号ICLK。按类似的方式，该脉冲发生电路108响应在第二输入接收器104的输出端处的预定同步跃变提供一个不同的内部同步时钟信号CSCLK。

图1的实施例还包括可以输出一内部同步信号ICSB的“或”门110。该ICSB可以对应于施加到第二输入接收器104的CSB信号。在图1的特定方案中，“或”门110具有与第二输入接收器104的输出端相耦合的一个输入端，以及一个与测试方式启动信号(TEST_MODE)相耦合的第二输入端。

第三内部同步时钟信号ICLK′由另一个“或”门112所提供。“或”门112接收该ICLK信号作为一个输入信号，以及接收CSCLK信号作为另一个输入信号。按这种方式，ICLK′信号可以代表多个时钟信号(ICLK和CSCLK)的组合。

第一实施例100包括多个用于接收各种控制信号的其它输入接收器。第三输入接收器114可以接收第一外部控制信号RASB，第四输入接收器116可以接收第二外部控制信号CASB，并且第五输入接收器118可以接收第三外部控制信号WEB。还包括第六输入接收器120，其中可以包括接收多个地址信号ADD的多个接收器。

输入接收器114、116、118和120的输出端与一方式寄存器设置电路122相耦合。该方式寄存器设置电路122也接收ICSB和ICLK信号。方式寄存器设置电路122提供TEST_MODE信号作为一个输出信号。可以通过把预定信号施加到该方式寄存器设置电路122而启动TEST_MODE信号。例如，可以通过在ICSB信号和ICLK信号上升沿时施加来自第三至第六输入接收器(114至120)的输入信号而启动TEST_MODE信号。

一内部电路124接收ICSB和ICLK′信号，并根据所接收的信号进行操作。

在图1的特定方案中，脉冲发生电路(106和108)包括一延迟通道(其中包括相串联的反相器)和一非延迟通道，通过这些通道向一逻辑门提供输入信号。该方案不应当被认为是对本发明的限制。也可以采用其它脉冲发生电路。还应当注意，脉冲发生电路108可以由TEST_MODE信号所启动和禁止。在图1中的特定方案是通过在接收作为输入信号的TEST_MODE信号的延迟通道中包含一逻辑门而实现的。

上文中已经描述图1的实施例100中的各部分，现在结合图2所示的时序图描述实施例100的操作。图2示出在测试方式之前以及在进入测试方式之后的CLK、CSB、ICLK、CSCLK、ICLK′、RASB、CASB、WEB和ADD信号的响应。如图2中所示，在进入测试方式之前，当CLK信号从低电平跃变到高电平时，ICLK信号变为高电平。另外，当在非测试方式，脉冲发生器108被禁止，因此CSCLK信号不变为高电平。结果，ICLK′信号跟在CLK信号之后，因此其中不包括在测试方式中有利的“双倍”时钟频率。

在图2中的时刻t0处，进入测试方式。该测试方式在CSB信号第一次跃变为低电平时进入。在随后的CLK上升沿处，RASB、CASB和WEB信号为低电平。另外，特定代码(KEY)由ADD信号所提供以指定某种测试方式。

在进入方式测试方式之后，CSB信号可以周期性地从低电平跃变为高电平。CSCLK响应这种从低电平到高电平的跃变而变为高电平。当ICLK信号或CSCLK信号中的一个跃变为高电平时，ICLK′信号将变为高电平。按这种方式，第一实施例100包括可以提供与外部时钟信号同步的内部时钟信号的时钟信号发生器。另外，一测试时钟信号(例如，CSB信号)可以与一标准时钟信号(例如，CLK信号)结合使用，以提供时钟的“倍频”。应当知道，时钟倍频这个术语并不是指特定的数学运算，而是指具有比标准时钟信号(例如，CLK信号)的频率更高的时钟信号(例如，ICLK′信号)的产生。在图1的特定方案中，时钟的倍频是通过提供内部时钟信号ICLK′而实现的，该内部时钟信号ICLK′根据多个其它时钟信号(例如，CLK和CSB信号)的跃变而跃变的。在图1中仅作为一个实例示出，“或”门112基本上通过合并ICLK和CSCLK信号而提供倍频的时钟信号(ICLK′)。

还应当注意，“测试时钟”信号可以便利地由一般不发送同步时钟信号的输入信号(例如，CSB输入信号或下文将要描述的DQM输入信号)所产生。

在把电源施加到一器件之后，常规的方法通过执行一方式寄存器设置命令而对该器件初始化。如上文所述，如果通过一“倍频”时钟CLK′把测试方式值施加到一方式寄存器电路，则可能会锁存住不正确的方式寄存器数值。所述的实施例可以通过把ICLK信号(与ICLK′相反)施加到该方式寄存器设置电路而克服这一问题。如图2中所示，ICLK信号仅由CLK信号所驱动，因此，第一实施例的方式寄存器设置电路可以通过在应用该方式设置值之后的时钟信号而避免锁存不正确的数值。

第一实施例100的优越的方式锁存方法可以通过参照图3而获得最佳的理解。如图3中所示，方式设置命令可以在时刻t0使CLK信号从低电平变为高电平时执行，从而产生ICLK信号脉冲。与此同时，多个外部信号RASB、CASB、WEB和CSB被设为低电平，并且ADD值被设为测试方式KEY值。通过根据较慢的ICLK信号而不是根据潜在地更快的ICLK′信号锁存方式设置值，第一实施例100可以被置于操作的测试方式，而不具有常规方法中可能存在的缺点。

再参照图1并结合图2和3，请注意，当测试方式启动信号(TEST_MODE)变为高电平，由于CSB信号的低电平，CSCLK信号被固定为低电平。CSB信号可以是从多个同步半导体存储器件中选择其中一个同步半导体存储器件的“片选”输入信号。当单个同步半导体存储器件被测试时，通常不需要片选信号。因此，在进入测试方式之后，由在操作的正常方式下的CSB信号所产生逻辑可以保持在预定的电平，以使器件保持在一个被选择的状态。作为一个实例，当进入测试方式之后，该施加到一命令解码器上的片选逻辑可以保持在逻辑低电平。按这种方式，由于内部电路将接收等效于具有一常量的CSB的逻辑，则在一个用于产生内部时钟信号的片选信号(例如，CSB)中的跃变将不“释放”在测试之下的器件。

请注意，虽然图1至图3示出一个用于对时钟信号倍频的特定方案，但是其它方案可以用于该公开的实施例。也可以从在CLK信号和DQM信号中的跃变产生ICLK信号。DQM信号可以是通常提供在一些同步半导体存储器件中的外部信号，它具有“屏蔽”从一器件输入/输出的数据的功能。与CSB信号相类似，DQM信号可以是在测试方式中具有一固定电平的信号。因此，可以利用CLK和DQM信号实现内部时钟频率的倍频。

还应当注意，与内部同步信号可以从多于两个外部施加的信号中产生。在此仅示出一个例子，一内部时钟可以在一测试方式过程中从CSB、CLK和DQM信号中产生。在这种方案中，可以产生频率是一测试仪所提供的CLK信号的频率的3倍的内部同步信号。这可以提供更快的测试速度。

在上文中已经对一个特定实施例的一般构成和操作进行描述，现在将结合图4和5对另一个实施例进行描述。

许多同步半导体存储器件依赖于预充电操作来提高存储器访问的速度。在此仅列出一个例子，数据可以在互补的导线中传输。这种导线对可以在预充电操作中，被预充电到相同的电平，这使得在该线路对上的数据的读出更易于检测、更快和较小的电流消耗。预充电操作可以与启动操作相对。启动操作可以访问存储器位置，并可以包括读和写操作(对于易失器件来说)，以及读出、编程和擦除操作(对许多非易失器件进行)。对同步半导体存储器件的一般访问可以包括在启动和预充电操作之间交替进行(循环)。由图4和5所示的第二实施例可以提供对具有启动和预充电操作的那些器件有利的测试速度，例如同步半导体存储器件。

现在参照图4，其中示出同步半导体存储器件第二实施例，并且由总的附图标记400的表示。所示的同步半导体存储器件400包括接收一外部时钟信号CLK的第一输入接收器402、接收一外部选择时钟信号CSB的第二输入接收器404、通过接收来自第一输入接收器402的输出信号而输出一内部同步时钟信号ICLK的脉冲发生电路406、以及通过接收第二输入接收器404的输入信号而输出一内部同步选择信号CSCLK的脉冲发生电路408。

在图4中还示出输出一内部同步控制信号ICSB的“或”门410，以及接收ICLK和CSCLK信号并输出一ICLK′信号的“或”门412。

图中示出多个其它输入接收器。第三输入接收器414接收第一外部控制信号RASB，第四输入接收器416接收第二外部控制信号CASB，第五输入接收器418接收第三外部控制信号WEB，第六输入接收器420可以包括多个接收多个地址信号的接收器。方式寄存器设置电路422可以根据来自第三至第六输入接收器(414至420)和ICSB和ICLK信号的预定输出信号而输出一测试方式启动信号(TEST_MODE)。

图4的实施例还包括一个接收ICSB信号的内部电路424。所示的内部电路424还包括一个接收ICLK′信号的启动控制电路426，以及接收ICLK信号的预充电控制电路428。

下面将描述第二实施例400的操作。在第二实施例400中，特定功能是通过应用特定时钟和控制信号而实现的。例如，一启动命令(其可以导致启动操作)或一预充电命令(其可以导致预充电操作)可以由CSB、RASB、CASB、WEB的CLK信号的组合而输入。如图5中所示，当CLK信号从低电平跃变为高电平时，RASB和WEB信号被设为低电平，并且CASB信号被设为高电平，这将输入预充电命令。对于第一周期(C1)的时间指示表示一个预充电周期。

尽管启动周期可以跟在预充电周期之后，这种方法一般依赖于至少一个控制信号值(例如，低的CASB值)与在标准时钟信号CLK中从高电平到低电平的跃变相结合。但是，由于在测试仪中较慢的CLK速度，这种方法并不令人满意。

图5示出在第二实施例是如何有利地进入测试方式中的一个有效周期的。一旦进入某个测试方式，当CSB信号从低电平跃为高电平，并且RASB和WEB被设为低电平，并且CASB信号被设为高电平，则将输入一启动命令。按这种方式，预充电和启动命令可以按照外部时钟信号的双倍频的频率进入一器件中，该频率基本上是该器件频率的两倍。

按这种方式，在测试方式中，ICLK′信号将被施加到启动控制电路426，使该电路可以按照CLK频率的倍频进行运作。与此同时，在测试方式中，预充电控制电路428可以响应较慢的ICLK信号提供互补的预充电操作。这种方案可以有利地减少用于传输ICLK′信号的线路数量。线路数量的减少可以导致更致密的集成电路排列，较少的布线复杂度，和/或更加容易地分布集成电路的各个部分。

所描述的实施例提出一种可以在操作的测试方式中有利地产生快速内部时钟的同步半导体存储器件。通过增加内部时钟的速度，由测试装置提供的低的时钟速度可以被克服，从而整体上减小测试周期。减小测试周期可以降低生产成本和/或使得器件可以在较短的时间内以更大的批量向客户提供。

同步半导体存储器件可以有各种形式。例如，半导体存储器件可以包括易失存储器件(例如，动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM))或非易失存储器件(例如，只读存储器(ROM)，包括电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM以及“快速EEPROM”)以及铁电RAM(FRAM))，其中仅列出有限的几个例子。

当存储器件一般具有对大多数测试操作所不必要的输入信号(例如，片选信号或数据屏蔽信号)时，这种存储器件可以特别地从公开的实施例所揭示的高速时钟方案中获益。另外，当存储器通常包括必须预充电的位线和数据线时，这种存储器件也可以特别地从所公开的增加启动周期和预充电周期之间的循环周期的实施例中获益。

但是，应当知道在此所提出的方案并不仅限于存储器件。其它由较慢的测试装置(例如，老化测试仪)所测试的具有较高存取速度的器件可以从在此提出的更高测试速度和更准确的方式进入方法中获益。例如，可编程电路(例如，可编程逻辑器件(PLD)可编程逻辑阵列(PLA))可以具有改进的测试速度。

还应当注意，“外部”信号并不限于从外部施加到集成电路封装中的信号。例如，半导体存储器件可以是一个更大的集成电路(所谓“集成存储器”)的一部分。在这种情况下，外部时钟信号可以由“在片”存储器控制电路所产生。

相应地，应当知道，尽管在此已经对各种具体实施例做了具体描述，但是，本发明还可以有各种改进、替换和变形，而不脱离本发明的精神和范围。相应地，本发明仅由随附的权利要求书所限定。

Claims (17)

1.一种同步半导体存储器件，其特征在于，其中包括：

第一输入接收器，可以接收第一外部时钟信号，并提供第一输入接收器的输出；

第二输入接收器，可以接收第二外部时钟信号，并提供第二输入接收器的输出；

第一脉冲发生电路，用于接收第一输入接收器的输出信号，并提供第一内部同步信号；

第二脉冲发生电路，用于接收第二输入接收器的输出信号，并提供第二内部同步信号；

一个或门，可以输出一内部同步信号(ICSB)；

一逻辑门，响应至少第一输入接收器的输出和第二输入接收器的输出产生一改变的内部同步信号；

一方式寄存器设置电路，可以接收内部同步信号(ICSB)和内部时钟信号(ICLK)，与第一输入接收器的输出同步地产生一测试方式启动信号；以及

一内部电路，接收改变的内部同步信号。

2.根据权利要求1所述的同步半导体存储器件，其特征在于：

当测试方式启动信号无效时，所述改变的内部同步信号具有至少一个第一频率，该第一频率是第一外部时钟信号，并且当测试方式启动信号有效时，所述改变的内部同步信号具有至少一个第二频率，该第二频率比第一频率更高。

3.根据权利要求1所述的同步半导体存储器件，其特征在于：

所述内部电路包括第一部分和第二部分，当该测试方式启动信号无效时，该第一部分和第二部分与第一输入接收器的输出同步操作，当该测试方式启动信号有效时，该第一部分与第一输出接收器的输出同步地操作，并且第二部分与该改变的内部同步信号相同步地操作。

4.根据权利要求1所述的同步半导体存储器件，其特征在于：

该同步半导体存储器件可以接收至少一个启动命令和一个预充电命令；以及

该内部电路包括；

一启动控制电路，其响应一启动命令控制该内部电路的第一部分，在测试方式中，该启动控制电路与改变的内部同步信号相同步地进行操作，以及

一预充电控制电路，其响应预充电命令控制内部电路的第二部分，在测试方式中，该预充电控制电路与第一输入接收器的输出相同步地进行操作。

5.根据权利要求1所述的同步半导体存储器件，其特征在于，其中

该逻辑门响应所述第一内部同步信号和第二内部同步信号产生改变的内部同步信号。

6.根据权利要求1所述的同步半导体存储器件，其特征在于：

当所述测试方式启动信号无效时，该内部电路可以根据第二输入接收器的输出而被控制，当该测试方式启动信号有效时，对该内部电路的控制与第二输入接收器的输出无关。

7.根据权利要求1所述的同步半导体存储器件，其特征在于：

所述第二输入接收器可以接收能够选择同步半导体存储器件的片选信号，以接收一命令输入。

8.根据权利要求1所述的同步半导体存储器件，其特征在于：

该第二输入接收器可以接收能够屏蔽向该同步半导体存储器件输入的和从该同步半导体存储器件输出的数据值的一数据屏蔽信号。

9.一种与一时钟信号同步操作的半导体器件，其特征在于，该半导体器件包括：

第一信号发生器，包括根据时钟信号中的预定跃变提供一脉冲的脉冲发生器，用于从该时钟信号提供一个第一内部同步时钟信号；

第二信号发生器，包括当被启动时根据测试时钟信号中的预定跃变提供一脉冲的脉冲发生器和具有一个与该测试方式信号相耦合的输入端的一个逻辑门，用于从一测试时钟信号提供一个第二内部同步时钟信号，该第二信号发生器由一启动测试方式信号所启动；

一时钟倍频器，其可以组合至少该第一内部同步时钟信号和第二内部同步时钟信号以产生一个第三内部同步时钟信号；

一个提供测试方式信号的方式设置电路，可以接收内部同步信号(ICSB)和内部时钟信号(ICLK)，该方式设置电路响应预定方式值的应用和在第一内部同步时钟信号中的跃变提供该测试方式信号；以及

一内部电路，接收改变的内部同步信号。

10.根据权利要求9所述的半导体器件，其特征在于：

该半导体件是存储器件；以及

该预定方式值包括预定地址值。

11.根据权利要求9所述的半导体器件，其特征在于，其中还包括：

第三信号发生器，其从一附加测试时钟信号提供一个第四内部同步时钟信号；以及

该时钟倍频器把该第一内部同步时钟信号、第二内部同步时钟信号和第四内部同步时钟信号相组合以产生该第三内部同步时钟信号。

12.一种具有测试方式和非测试方式的同步存储器件，其特征在于，该同步存储器件包括：

一时钟发生电路，其在该测试方式中接收至少一个时钟信号并提供一个在一个时间周期中可包括比该至少一个时钟信号多的信号跃变的倍频时钟信号；以及

一测试方式寄存器设置电路，其根据预定的方式值和在该至少一个时钟信号中的跃变启动该测试方式和该非测试方式。

13.根据权利要求12所述的同步存储器件，其特征在于：

该时钟发生电路接收一时钟信号和一测试时钟信号，并提供倍频的时钟信号，其具有与在时钟信号和测试时钟信号中的跃变相对应的跃变。

14.根据权利要求12所述的同步存储器件，其特征在于，其中还包括：

一内部电路，其具有一个第一部分，该第一部分在测试方式中与该倍频时钟信号同步操作，并且在非测试方式中与该时钟信号同步操作。

15.根据权利要求14所述的同步存储器件，其特征在于：

在内部电路包括在测试和非测试方式中都与该时钟信号同步操作的第二部分。

16.根据权利要求15所述的同步存储器件，其特征在于：

该同步存储器件是一种存储器；

该第一部分是用于在该存储器中使能启动周期的启动控制电路；以及

该第二部分是用于在该存储器中使能预充电周期的预充电控制电路。

17.根据权利要求15所述的同步存储器件，其特征在于：

该第一部分与传输倍频时钟信号的导线相连接；以及

该第二部分与传输该时钟信号的导线相连接。

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