KR20190075202A - 테스트 제어 회로, 이를 이용하는 반도체 메모리 장치 및 반도체 시스템 - Google Patents

테스트 제어 회로, 이를 이용하는 반도체 메모리 장치 및 반도체 시스템 Download PDF

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KR20190075202A
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Abstract

테스트 제어 회로는 제어신호 생성 회로, 디코딩 회로 및 테스트 모드 생성 회로를 포함할 수 있다. 상기 제어신호 생성 회로는 테스트 커맨드 신호, 커맨드 펄스 및 패스트 억세스 신호에 기초하여 노멀 셋 신호 및 패스트 셋 신호를 생성할 수 있다. 상기 디코딩 회로는 상기 테스트 커맨드 신호에 기초하여 모드 신호를 생성할 수 있다. 상기 테스트 모드 생성 회로는 상기 모드 신호 및 상기 노멀 셋 신호에 기초하여 노멀 테스트 모드 신호를 생성하고, 상기 모드 신호 및 상기 패스트 셋 신호에 기초하여 패스트 테스트 모드 신호를 생성할 수 있다.

Description

테스트 제어 회로, 이를 이용하는 반도체 메모리 장치 및 반도체 시스템 {TEST CONTROL CIRCUIT, SEMICONDUCTOR MEMORY APPARATUS AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 반도체 기술에 관한 것으로, 더 상세하게는 반도체 메모리 장치 및 이의 테스트에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 일반적으로 프로세서 및 메모리 장치를 포함할 수 있다. 상기 프로세서 및 상기 메모리 장치는 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 컴퓨터 시스템의 동작 성능 및 속도가 증가하면서, 상기 프로세서 및 상기 메모리 장치도 다양한 기능을 수행할 수 있도록 점점 복잡한 구성을 갖도록 발전되고 있다.
상기 메모리 장치는 웨이퍼에서 형성된 메모리 칩을 패키징하여 제조될 수 있다. 이 때, 상기 메모리 장치의 동작 성능을 검증하기 위해 다양한 테스트가 수행될 수 있다. 상기 다양한 테스트는 프로세서 또는 외부 테스트 장비와 같은 외부 장치에 의해 수행될 수 있다. 상기 메모리 장치는 외부 장치로부터 전송된 신호에 기초하여 다양한 테스트 모드로 진입하여 다양한 테스트를 수행할 수 있다.
본 발명의 실시예는 패스트 억세스 모드에서 빠르게 테스트 모드 신호 생성을 가능하게 하는 테스트 제어 회로 및 이를 이용하는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 실시예에 따른 테스트 제어 회로는 테스트 커맨드 신호, 커맨드 펄스 및 패스트 억세스 신호에 기초하여 노멀 셋 신호 및 패스트 셋 신호를 생성하는 제어신호 생성 회로; 복수의 상기 테스트 커맨드 신호에 기초하여 복수의 모드 신호를 생성하는 디코딩 회로; 및 2개 이상의 모드 신호 및 상기 노멀 셋 신호에 기초하여 노멀 테스트 모드 신호를 생성하고, 하나의 모드 신호 및 상기 패스트 셋 신호에 기초하여 패스트 테스트 모드 신호를 생성하는 테스트 모드 생성 회로를 포함할 수 있다.
본 발명의 실시예에 따른 테스트 제어 회로는 노멀 모드에서 테스트 커맨드 신호에 기초하여 노멀 셋 신호를 생성하고, 패스트 억세스 모드에서 상기 테스트 커맨드 신호와 무관하게 패스트 셋 신호를 생성하는 제어신호 생성 회로; 및 상기 노멀 모드에서 상기 테스트 커맨드 신호에 기초하여 생성된 모드 신호 및 상기 노멀 셋 신호에 기초하여 노멀 테스트 모드 신호를 생성하고, 상기 패스트 억세스 모드에서 상기 모드 신호 및 상기 패스트 셋 신호에 기초하여 패스트 테스트 모드 신호를 생성하는 테스트 모드 생성 회로를 포함할 수 있다.
본 발명의 실시예는 특정 테스트 모드를 빠르게 구현할 수 있으므로 반도체 메모리 장치의 테스트 시간을 단축시킬 수 있고, 테스트 모드를 다양하게 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 테스트 제어 회로의 구성을 보여주는 도면,
도 3은 도 2에 도시된 제어신호 생성 회로의 구성을 보여주는 도면,
도 4는 도 2에 도시된 디코딩 회로의 구성을 보여주는 도면,
도 5는 도 2에 도시된 테스트 모드 생성 회로의 구성을 보여주는 도면,
도 6은 도 2 및 도 3에 도시된 제어신호 생성 회로의 동작을 예시하는 타이밍도,
도 7은 본 발명의 실시예에 따른 테스트 제어 회로의 동작을 보여주는 타이밍도,
도 8은 본 발명의 실시예에 따른 테스트 제어 회로의 동작을 보여주는 타이밍도이다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1)은 외부 장치(110) 및 반도체 메모리 장치(120)를 포함할 수 있다. 상기 외부 장치(110)와 상기 반도체 메모리 장치(120)는 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 외부 장치(110)는 상기 반도체 메모리 장치(120)의 마스터 장치일 수 있고, 상기 반도체 메모리 장치(120)는 상기 외부 장치(110)의 슬레이브 장치일 수 있다. 상기 반도체 메모리 장치(120)는 상기 외부 장치(110)에 의해 제어되어 다양한 동작을 수행할 수 있다. 상기 외부 장치(110)는 상기 반도체 메모리 장치(120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 외부 장치(110)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 반도체 메모리 장치(120)를 제어하기 위한 외부 장치(110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 또한, 상기 외부 장치(110)는 상기 반도체 장치(120)를 테스트하기 위한 테스트 장치 또는 테스트 장비일 수 있다. 상기 반도체 메모리 장치(120)는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 반도체 메모리 장치(120)는 복수의 버스를 통해 상기 외부 장치와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 어드레스 버스(101), 클럭 버스(102), 커맨드 버스(103) 및 데이터 버스(104) 등을 포함할 수 있다. 상기 어드레스 버스(101), 상기 클럭 버스(102) 및 상기 커맨드 버스(103)는 단방향 버스일 수 있고, 상기 데이터 버스(104)는 양방향 버스일 수 있다. 상기 반도체 메모리 장치(120)는 상기 어드레스 버스(101)를 통해 상기 외부 장치(110)로부터 어드레스 신호(ADD)를 수신할 수 있다. 상기 반도체 메모리 장치(120)는 상기 클럭 버스(102)를 통해 상기 외부 장치(110)로부터 클럭 신호(CLK)를 수신할 수 있다. 상기 반도체 메모리 장치(120)는 상기 커맨드 버스(103)를 통해 상기 외부 장치(110)로부터 커맨드 신호(CMD)를 수신할 수 있다. 상기 반도체 메모리 장치(120)는 상기 데이터 버스(104)를 통해 상기 외부 장치(110)로부터 데이터(DQ)를 수신할 수 있다. 또한, 상기 반도체 메모리 장치(120)는 상기 데이터 버스(104)를 통해 상기 외부 장치(110)로 데이터(DQ)를 전송할 수 있다. 일 실시예에서, 상기 어드레스 버스(101) 및 커맨드 버스(103)는 하나의 커맨드 어드레스 버스로 통합될 수 있고, 상기 커맨드 어드레스 버스를 통해 상기 커맨드 신호(CMD)와 상기 어드레스 신호(ADD)가 함께 전송될 수 있다.
상기 반도체 메모리 장치(120)는 메모리 뱅크(121), 어드레스 생성 회로(122), 클럭 생성 회로(123), 커맨드 생성 회로(124), 데이터 생성 회로(125), 로우 디코더(126), 컬럼 디코더(127) 및 데이터 입출력 회로(128)를 포함할 수 있다. 상기 메모리 뱅크(121)는 복수의 메모리 셀(도시하지 않음)을 포함하는 메모리 셀 어레이일 수 있다. 상기 메모리 셀은 데이터를 저장할 수 있다. 상기 메모리 뱅크(121)는 로우 방향으로 배치되는 복수의 워드라인(도시하지 않음)과 컬럼 방향으로 배치되는 복수의 비트라인(도시하지 않음)을 포함할 수 있다. 상기 복수의 메모리 셀은 상기 복수의 워드라인과 상기 복수의 비트라인이 교차하는 지점에서 상기 복수의 워드라인 및 상기 복수의 비트라인과 각각 연결될 수 있다. 상기 어드레스 생성 회로(122)는 상기 어드레스 버스(101)와 연결되고, 상기 어드레스 버스(101)를 통해 어드레스 신호(ADD)를 수신할 수 있다. 상기 어드레스 생성 회로(122)는 상기 어드레스 신호(ADD)를 디코딩하여 로우 어드레스 신호 및 컬럼 어드레스 신호를 생성할 수 있다. 상기 로우 어드레스 신호는 상기 로우 디코더(126)로 입력될 수 있고, 상기 로우 디코더(126)는 상기 로우 어드레스 신호에 기초하여 상기 복수의 워드라인 중 억세스되는 특정 워드라인을 선택할 수 있다. 상기 컬럼 어드레스 신호는 상기 컬럼 디코더(127)로 입력될 수 있고, 상기 컬럼 디코더는 상기 컬럼 어드레스 신호에 기초하여 상기 복수의 비트라인 중 억세스되는 특정 비트라인을 선택할 수 있다. 상기 클럭 생성 회로(123)는 상기 클럭 버스(102)와 연결되고, 상기 클럭 버스(102)를 통해 상기 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 생성 회로(123)는 상기 클럭 신호(CLK)에 기초하여 상기 반도체 메모리 장치(120) 내부에서 사용될 수 있는 내부 클럭 신호를 생성할 수 있다. 상기 커맨드 생성 회로(124)는 상기 커맨드 버스(103)와 연결되고, 상기 커맨드 버스(103)를 통해 상기 커맨드 신호(CMD)를 수신할 수 있다. 상기 커맨드 생성 회로(124)는 상기 커맨드 신호(CMD)를 디코딩하여 내부 커맨드 신호를 생성할 수 있다. 예를 들어, 상기 내부 커맨드 신호는 액티브 신호, 라이트 신호, 리드 신호, 프리차지 신호, 리프레쉬 신호 등을 포함할 수 있고, 상기 반도체 메모리 장치(120)는 상기 내부 커맨드 신호에 기초하여 액티브 동작, 라이트 동작, 리드 동작, 프리차지 동작 및 리프레쉬 동작을 수행할 수 있다. 또한, 상기 커맨드 생성 회로(124)는 상기 커맨드 신호(CMD)에 기초하여 상기 반도체 메모리 장치의 다양한 파라미터를 설정하기 위한 정보를 생성할 수도 있고, 상기 반도체 메모리 장치(120)의 테스트와 관련된 테스트 제어 신호를 생성할 수도 있다.
상기 데이터 생성 회로(125)는 상기 데이터 버스(104)와 연결되고, 상기 데이터 버스(104)를 통해 전송된 데이터(DQ)를 수신하거나 상기 데이터 버스(104)로 데이터(DQ)를 출력할 수 있다. 상기 데이터 생성 회로(125)는 상기 데이터 버스(104)를 통해 데이터(DQ)를 수신하기 위한 수신기와 상기 데이터 버스(104)를 통해 데이터(DQ)를 전송하기 위한 전송기를 포함할 수 있다. 상기 데이터 생성 회로(125)는 예를 들어, 클럭 생성 회로(123)로부터 생성된 내부 클럭 신호에 동기하여 상기 데이터(DQ)를 수신할 수 있고, 상기 내부 클럭 신호에 동기하여 상기 데이터(DQ)를 출력할 수 있다.
상기 데이터 입출력 회로(128)는 상기 데이터 생성 회로(125)로부터 데이터를 수신하고, 수신된 데이터를 억세스된 메모리 셀로 저장할 수 있다. 상기 데이터 입출력 회로(128)는 상기 메모리 셀로부터 출력된 데이터를 상기 데이터 생성 회로(125)로 제공하여 상기 반도체 메모리 장치(120)의 메모리 뱅크(121)에 저장된 데이터가 상기 외부 장치(110)로 출력될 수 있도록 한다.
도 1에서, 상기 반도체 메모리 장치(120)는 테스트 제어 회로(130)를 더 포함할 수 있다. 상기 테스트 제어 회로(130)는 복수의 테스트 모드 신호를 생성할 수 있다. 상기 반도체 메모리 장치(120)는 상기 복수의 테스트 모드 신호에 기초하여 다양한 테스트 모드로 진입할 수 있고, 다양한 테스트 모드로 진입하여 다양한 테스트 동작을 수행할 수 있다. 상기 테스트 제어 회로(130)는 예를 들어, 상기 커맨드 생성 회로(124)로부터 생성된 내부 커맨드 신호에 기초하여 상기 복수의 테스트 모드 신호를 생성할 수 있다.
도 2는 본 발명의 실시예에 따른 테스트 제어 회로(200)의 구성을 보여주는 도면이다. 상기 테스트 제어 회로(200)는 도 1에 도시된 테스트 제어 회로(130)로 적용될 수 있다. 상기 테스트 제어 회로(200)는 테스트 제어 신호에 기초하여 다양한 테스트 모드 신호를 생성할 수 있다. 상기 테스트 제어 회로(200)는 노멀 모드에서 노멀 테스트 모드 신호(NTM#)를 생성할 수 있고, 패스트 억세스 모드에서 패스트 테스트 모드 신호(FTM#)를 생성할 수 있다. 상기 패스트 억세스 모드는 상기 노멀 모드에서보다 빠르게 상기 테스트 모드 신호를 생성할 수 있는 동작 모드일 수 있다. 상기 노멀 모드는 상기 패스트 억세스 모드를 제외한 테스트 동작 모드일 수 있다. 예를 들어, 도 1에 도시된 상기 반도체 메모리 장치(120)는 테스트 동작 중에 패스트 테스트 모드 신호(FTM)를 생성하기 위해 패스트 억세스 모드로 진입할 수 있다. 상기 테스트 제어 회로(200)는 상기 패스트 억세스 모드에서 테스트 모드 신호를 빠르게 생성할 수 있고, 이에 따라 반도체 메모리 장치(120)의 테스트 시간을 단축시킬 수 있다. 상기 테스트 제어 회로(200)는 노멀 모드 및 패스트 억세스 모드에서 테스트 모드 신호를 생성할 수 있으므로, 테스트 모드를 다양하게 구현할 수 있다.
도 2에서, 상기 테스트 제어 회로(200)는 제어신호 생성 회로(210), 디코딩 회로(220) 및 테스트 모드 생성 회로(230)를 포함할 수 있다. 상기 제어신호 생성 회로(210)는 테스트 제어 신호를 수신하여 노멀 셋 신호(NTMSET) 및 패스트 셋 신호(FTMSET)를 생성할 수 있다. 상기 테스트 제어 신호는 테스트 커맨드 신호(OPW<1:k>, k는 2 이상의 정수), 커맨드 펄스(CP) 및 패스트 억세스 신호(FAM)를 포함할 수 있다. 상기 테스트 커맨드 신호(OPW<1:k>)는 복수의 비트를 갖는 신호일 수 있고, 테스트 모드 신호 생성과 관련된 다양한 정보를 포함할 수 있다. 예를 들어, 특정 논리 값을 갖는 상기 테스트 커맨드 신호(OPW<1:k>)는 상기 노멀 셋 신호(NTMSET)를 생성하기 위한 정보를 포함할 수 있다. 또 다른 특정 논리 값을 갖는 상기 테스트 커맨드 신호(OPW<1:k>)는 후술되는 모드 신호를 생성하기 위한 정보를 포함할 수 있다. 상기 커맨드 펄스(CP)는 상기 테스트 커맨드 신호(OPW<1:k>)가 입력될 때마다 인에이블되는 펄스 신호일 수 잇다. 상기 패스트 억세스 신호(FAM)는 상기 노멀 모드에서 상기 패스트 억세스 모드로 진입하는 것을 지시하는 신호일 수 있다. 상기 패스트 억세스 신호(FAM)는 상기 패스트 억세스 모드 중에 계속 인에이블될 수 있는 신호이다. 상기 패스트 억세스 신호(FAM)는 특정한 노멀 테스트 모드 신호(NTM#)가 생성되었을 때 생성될 수 있고, 상기 반도체 메모리 장치(120)로 특정 커맨드 신호가 입력되었을 때 생성될 수도 있다. 상기 제어신호 생성 회로(210)는 노멀 모드에서 상기 테스트 커맨드 신호(OPW<1:k>)에 기초하여 상기 노멀 셋 신호(NTMSET)를 생성할 수 있다. 상기 제어신호 생성 회로(210)는 상기 패스트 억세스 모드에서 상기 테스트 커맨드 신호(OPW<1:k>)에 무관하게 상기 패스트 셋 신호(FTMSET)를 생성할 수 있다.
상기 제어신호 생성 회로(210)는 프리 디코딩 신호(PDEC<1:l>, l은 2 이상의 정수), 래치 리셋 신호(LATRST), 복수의 래치 펄스(LATP<1:n>, n은 2 이상의 정수) 및 테스트 모드 리셋 신호(TMRST)를 더 생성할 수 있다. 상기 프리 디코딩 신호(PDEC<1:l>)는 상기 테스트 커맨드 신호(OPW<1:k>)를 인코딩함으로써 생성될 수 있다. 상기 래치 리셋 신호(LATRST)는 상기 노멀 셋 신호(NTMSET) 및 상기 패스트 셋 신호(FTMSET)가 생성되고 소정 시간 이후에 생성될 수 있다. 상기 소정 시간은 임의로 설정될 수 있는 시간일 수 있다. 상기 복수의 래치 펄스(LATP<1:n>) 및 상기 테스트 모드 리셋 신호(TMRST)는 상기 프리 디코딩 신호(PDEC<1:l>)에 기초하여 생성될 수 있다.
상기 디코딩 회로(220)는 상기 테스트 커맨드 신호(OPW<1:k>)에 기초하여 모드 신호를 생성할 수 있다. 상기 디코딩 회로(220)는 순차적으로 수신된 복수개의 테스트 커맨드 신호(OPW<1:k>)에 기초하여 상기 복수의 모드 신호(MS1-MSn)를 생성할 수 있다. 상기 디코딩 회로(220)는 상기 프리 디코딩 신호(PDEC<1:l>) 및 상기 복수의 래치 펄스(LATP<1:n>)를 수신하여 상기 복수의 모드 신호(MS1-MSn)를 생성할 수 있다. 상기 디코딩 회로(220)는 상기 래치 리셋 신호(LATRST)에 기초하여 상기 복수의 모드 신호(MS1-MSn)를 리셋시킬 수 있다.
상기 테스트 모드 생성 회로(230)는 복수의 모드 신호(MS1-MSn), 노멀 셋 신호(NTMSET) 및 패스트 셋 신호(FTMSET)를 수신하여 노멀 테스트 모드 신호(NTM#) 및 패스트 테스트 모드 신호(FTM#)를 생성할 수 있다. 상기 테스트 모드 생성 회로(230)는 노멀 모드에서 2개 이상의 모드 신호(MS1-MSn) 및 상기 노멀 셋 신호(NTMSET)에 기초하여 상기 노멀 테스트 모드 신호(NTM#)를 생성할 수 있다. 상기 상기 테스트 모드 생성 회로(230)는 상기 패스트 억세스 모드에서 하나의 모드 신호(MS1-MSn) 및 상기 패스트 셋 신호(FTMSET)에 기초하여 상기 패스트 테스트 모드 신호(FTM#)를 생성할 수 있다. 상기 테스트 모드 생성 회로(230)는 상기 노멀 모드에서 상기 2개 이상의 모드 신호(MS1-MSn)의 정보를 누적시키고, 상기 노멀 셋 신호(NTMSET)가 생성되었을 때 누적된 정보에 기초하여 상기 노멀 테스트 모드 신호(NTM#)를 생성할 수 있다. 상기 테스트 모드 생성 회로(230)는 상기 패스트 억세스 모드에서 하나의 모드 신호(MS1-MSn)가 포함하는 정보만을 이용하여 상기 패스트 셋 신호(FTMSET)가 생성되었을 때 상기 패스트 테스트 모드 신호(FTM#)를 생성할 수 있다. 따라서, 상기 테스트 제어 회로(230)는 상기 패스트 억세스 모드에서 상기 노멀 테스트 모드 신호(NTM#)가 생성되는 것보다 빠르게 상기 패스트 테스트 모드 신호(FTM#)를 생성할 수 있다. 상기 테스트 모드 생성 회로(230)는 상기 테스트 모드 리셋 신호(TMRST)를 더 수신할 수 있다. 상기 테스트 모드 생성 회로(230)는 상기 테스트 모드 리셋 신호(TMRST)에 기초하여 상기 노멀 테스트 모드 신호(NTM#) 및 상기 패스트 테스트 모드 신호(FTM#)를 리셋시킬 수 있다.
도 3은 도 2에 도시된 제어신호 생성 회로(210)의 구성을 보여주는 도면이다. 도 3에서, 상기 제어신호 생성 회로(210)는 인코더(310), 노멀 셋 신호 생성기(320) 및 패스트 셋 신호 생성기(330)를 포함할 수 있다. 상기 인코더(310)는 상기 테스트 커맨드 신호(OPW<1:k>)를 수신하여 상기 프리 디코딩 신호(PDEC<1:l>)를 생성할 수 있다. 예를 들어, 상기 인코더(310)는 상기 테스트 커맨드 신호(OPW<1:k>)를 인코딩하여 상기 프리 디코딩 신호(PDEC<1:l>)를 생성할 수 있다. 상기 테스트 커맨드 신호(OPW<1:k>)는 다양한 정보를 포함하도록 다양한 로직 값을 가질 수 있고, 상기 프리 디코딩 신호(PDEC<1:l>)의 로직 값 또한 상기 테스트 커맨드 신호(OPW<1:k>)의 로직 값에 따라 변화될 수 있다. 적용 예에 따라 상기 테스트 제어 회로(200)는 상기 인코더(310)를 사용하지 않고, 상기 테스트 커맨드 신호(OPW<1:k>)를 직접 사용할 수도 있다.
상기 노멀 셋 신호 생성기(320)는 상기 프리 디코딩 신호(PDEC<1:l>), 상기 커맨드 펄스(CP) 및 상기 패스트 억세스 신호(FAM)를 수신할 수 있다. 상기 노멀 셋 신호 생성기(320)는 제 1 디코더(321), 제 1 앤드 게이트(322), 지연기(323), 제 2 앤드 게이트(324) 및 오어 게이트(325)를 포함할 수 있다. 상기 제 1 디코더(321)는 상기 프리 디코딩 신호(PDEC<1:l>)를 디코딩할 수 있다. 상기 제 1 앤드 게이트(322)는 상기 제 1 디코더(321)의 출력 및 상기 커맨드 펄스(CP)를 수신할 수 있다. 상기 지연기(323)는 상기 커맨드 펄스(CP)를 지연시킬 수 있다. 상기 지연기(323)의 지연 시간은 상기 제 1 디코더(321)에서 발생되는 지연 시간에 대응될 수 있다. 상기 제 2 앤드 게이트(324)는 상기 지연기(323)의 출력 및 상기 패스트 억세스 신호(FAM)를 수신할 수 있다. 상기 오어 게이트(325)는 상기 제 1 앤드 게이트(322)의 출력 및 상기 제 2 앤드 게이트(324)의 출력을 수신하여 상기 노멀 셋 신호(NTMSET)를 출력할 수 있다.
상기 제 1 디코더(321)는 상기 테스트 커맨드 신호(OPW<1:k>) 및/또는 상기 프리 디코딩 신호(PDEC<1:l>)가 상기 노멀 셋 신호(NTMSET)를 인에이블시키기 위한 정보를 포함할 때 하이 레벨을 갖는 신호를 출력할 수 있고, 상기 제 1 엔드 게이트(322)는 상기 제 1 디코더(321)로부터 출력되는 신호가 하이 레벨일 때 상기 커맨드 펄스(CP)를 출력할 수 있다. 상기 제 1 앤드 게이트(322)를 통해 출력된 커맨드 펄스(CP)는 상기 오어 게이트(325)를 통해 상기 노멀 셋 신호(NTMSET)로서 출력될 수 있다. 상기 제 2 앤드 게이트(324)는 상기 패스트 억세스 신호(FAM)가 하이 레벨로 인에이블되었을 때 상기 커맨드 펄스(CP)를 상기 노멀 셋 신호(NTMSET)로 출력할 수 있다. 따라서, 상기 노멀 모드에서 상기 패스트 억세스 신호(FAM)는 로우 레벨로 디스에이블될 수 있고, 상기 노멀 셋 신호 생성기(320)는 상기 노멀 모드에서 상기 테스트 커맨드 신호(OPW<1:k>) 및/또는 상기 프리 디코딩 신호(PDEC<1:l>)에 기초하여 상기 노멀 셋 신호(NTMSET)를 생성할 수 있다.
상기 노멀 셋 신호 생성기(321)는 상기 패스트 억세스 모드에서 상기 테스트 커맨드 신호(OPW<1:k>) 및 상기 프리 디코딩 신호(PDEC<1:l>)에 무관하게 상기 노멀 셋 신호(NTMSET)를 생성할 수 있다. 상기 노멀 셋 신호 생성기(320)는 지연기(326)를 더 포함할 수 있다. 상기 지연기(326)는 상기 노멀 셋 신호(NTMSET)를 상기 소정 시간 지연시켜 상기 래치 리셋 신호(LATRST)를 생성할 수 있다.
상기 패스트 셋 신호 생성기(330)는 플립플롭(331), 제 3 앤드 게이트(332)를 포함할 수 있다. 상기 플립플롭(331)은 입력 단자로 상기 패스트 억세스 신호(FAM)를 수신하고, 클럭 단자로 상기 노멀 셋 신호(NTMSET)를 수신할 수 있다. 상기 플립플롭(331)은 상기 노멀 셋 신호(NTMSET)가 인에이블되었을 때 상기 패스트 억세스 신호(FAM)를 출력할 수 있다. 상기 제 3 앤드 게이트(332)는 상기 플립플롭(331)의 출력과 상기 노멀 셋 신호(NTMSET)를 수신하여 상기 패스트 셋 신호(FTMSET)를 출력할 수 있다.
상기 제어신호 생성 회로(210)는 상기 테스트 모드 리셋 신호 생성기(340) 및 래치 펄스 생성기(350)를 더 생성할 수 있다. 상기 테스트 모드 리셋 신호 생성기(340)는 상기 프리 디코딩 신호(PDEC<1:l>) 및 상기 커맨드 펄스(CP)를 수신하여 상기 테스트 모드 리셋 신호(TMRST)를 생성할 수 있다. 상기 테스트 모드 리셋 신호 생성기(340)는 상기 테스트 커맨드 신호(OPW<1:k>) 및/또는 상기 프리 디코딩 신호(PDEC<1:l>)가 상기 테스트 모드를 종료시키기 위한 정보를 포함하고 있을 때, 상기 테스트 커맨드 신호(OPW<1:k>) 및/또는 상기 프리 디코딩 신호(PDEC<1:l>)에 기초하여 상기 테스트 모드 리셋 신호(TMRST)를 생성할 수 있다. 상기 테스트 모드 리셋 신호 생성기(340)는 제 2 디코더(341) 및 제 4 앤드 게이트(342)를 포함할 수 있다. 상기 제 2 디코더(341)는 상기 프리 디코딩 신호(PDEC<1:l>)를 디코딩할 수 있다. 상기 제 4 앤드 게이트(342)는 상기 제 2 디코더(341)의 출력 및 상기 커맨드 펄스(CP)를 수신하여 상기 테스트 모드 리셋 신호(TMRST)를 생성할 수 있다. 예를 들어, 상기 테스트 커맨드 신호(OPW<1:k>) 및/또는 프리 디코딩 신호(PDEC<1:l>)가 테스트 모드를 종료하기 위한 정보를 포함할 때, 상기 제 2 디코더(341)는 하이 레벨을 갖는 신호를 출력할 수 있고, 상기 제 4 앤드 게이트(342)는 상기 커맨드 펄스(CP)를 상기 테스트 모드 리셋 신호(TMRST)로 출력할 수 있다.
상기 래치 펄스 생성기(350)는 상기 프리 디코딩 신호(PDEC<1:l>) 및 상기 커맨드 펄스(CP)를 수신하여 상기 복수의 래치 펄스(LATP1-LATPn)를 생성할 수 있다. 상기 래치 펄스 생성기(350)는 n개의 래치 펄스를 생성할 수 있고, n개의 디코더와 n개의 앤드 게이트를 포함할 수 있다. 상기 래치 펄스 생성기(350)는 제 3 내지 제 3+n 디코더(3511, ..., 351n) 및 제 5 내지 제 5+n 앤드 게이트(3521, ..., 352n)를 포함할 수 있다. 상기 제 3 디코더(3511)는 상기 프리 디코딩 신호(PDEC<1:l>)를 디코딩하고, 상기 제 5 앤드 게이트(3521)는 상기 제 3 디코더(3511)의 출력 및 상기 커맨드 펄스(CP)를 수신하여 제 1 래치 펄스(LATP1)를 생성할 수 있다. 상기 제 3+n 디코더(351n)는 상기 프리 디코딩 신호(PDEC<1:l>)를 디코딩하고, 상기 제 5+n 앤드 게이트(352n)는 상기 제 3+n 디코더(351n)의 출력 및 상기 커맨드 펄스(CP)를 수신하여 제 n 래치 펄스(LATPn)를 생성할 수 있다. 상기 제 3 디코더(3511)는 상기 테스트 커맨드 신호(OPW<1:k>) 및/또는 상기 프리 디코딩 신호(PDEC<1:l>)가 제 1 모드 신호(MS1)를 생성하기 위한 정보를 포함할 때 하이 레벨을 갖는 신호를 출력할 수 있고, 상기 제 5 앤드 게이트(3521)는 상기 커맨드 펄스(CP)를 상기 제 1 래치 신호(LATP1)로 출력할 수 있다. 상기 제 3+n 디코더(351n)는 상기 테스트 커맨드 신호(OPW<1:n>) 및/또는 상기 프리 디코딩 신호(PDEC<1:l>)가 제 n 모드 신호(MSn)를 생성하기 위한 정보를 포함할 때 하이 레벨을 갖는 신호를 출력할 수 있고, 상기 제 5+n 앤드 게이트(352n)는 상기 커맨드 펄스(CP)를 상기 제 n 래치 신호(LATPn)로 출력할 수 있다.
도 4는 도 2에 도시된 디코딩 회로(220)의 구성을 보여주는 도면이다. 도 4에서, 상기 디코딩 회로(220)는 상기 프리 디코딩 신호(PDEC<1:l>) 및 상기 복수의 래치 펄스(LATP1-LATPn)를 수신하여 상기 복수의 모드 신호(MS1-MSn)를 생성할 수 있다. 상기 디코딩 회로(220)는 상기 래치 리셋 신호(LATRST)에 기초하여 상기 복수의 모드 신호(MS1-MSn)를 리셋 및/또는 초기화시킬 수 있다. 상기 디코딩 회로(220)는 n개의 디코더를 포함할 수 있다. 상기 n개의 디코더는 상기 프리 디코딩 신호(PDEC<1:l>) 및 할당된 래치 펄스(LATP1-LATPn)를 각각 수신할 수 있다. 상기 디코딩 회로(220)는 제 1 내지 제 n 디코더(401, 402, ..., 40n)를 포함할 수 있다. 상기 제 1 디코더(401)는 상기 프리 디코딩 신호(PDEC<1:l>), 상기 제 1 래치 펄스(LATP1) 및 상기 래치 리셋 신호(LATRST)를 수신하여 상기 제 1 모드 신호(MS1)를 생성할 수 있다. 상기 제 1 디코더(401)는 상기 프리 디코딩 신호(PDEC<1:l>)를 디코딩하고, 상기 제 1 래치 펄스(LATP1)가 인에이블되었을 때 디코딩된 신호를 상기 제 1 모드 신호(MS1)로 출력할 수 있다. 상기 제 1 디코더(401)는 상기 래치 리셋 신호(LATRST)가 인에이블되었을 때, 상기 제 1 모드 신호(MS1)를 리셋 및/또는 초기화시킬 수 있다. 상기 제 2 디코더(402)는 상기 프리 디코딩 신호(PDEC<1:l>), 상기 제 2 래치 펄스(LATP2) 및 상기 래치 리셋 신호(LATRST)를 수신하여 상기 제 2 모드 신호(MS2)를 생성할 수 있다. 상기 제 2 디코더(402)는 상기 프리 디코딩 신호(PDEC<1:l>)를 디코딩하고, 상기 제 2 래치 펄스(LATP2)가 인에이블되었을 때 디코딩된 신호를 상기 제 2 모드 신호(MS2)로 출력할 수 있다. 상기 제 2 디코더(402)는 상기 래치 리셋 신호(LATRST)가 인에이블되었을 때, 상기 제 2 모드 신호(MS2)를 리셋 및/또는 초기화시킬 수 있다. 상기 제 n 디코더(40n)는 상기 프리 디코딩 신호(PDEC<1:l>), 상기 제 n 래치 펄스(LATPn) 및 상기 래치 리셋 신호(LATRST)를 수신하여 상기 제 n 모드 신호(MSn)를 생성할 수 있다. 상기 제 n 디코더(40n)는 상기 프리 디코딩 신호(PDEC<1:l>)를 디코딩하고, 상기 제 n 래치 펄스(LATPn)가 인에이블되었을 때 디코딩된 신호를 상기 제 n 모드 신호(MSn)로 출력할 수 있다. 상기 제 n 디코더(40n)는 상기 래치 리셋 신호(LATRST)가 인에이블되었을 때, 상기 제 n 모드 신호(MSn)를 리셋 및/또는 초기화시킬 수 있다.
도 5는 도 2에 도시된 테스트 모드 생성 회로(230)의 구성을 보여주는 도면이다. 도 5에서, 상기 테스트 모드 생성 회로(230)는 노멀 테스트 모드 생성 회로(510) 및 패스트 테스트 모드 생성 회로(520)를 포함할 수 있다. 상기 노멀 테스트 모드 생성 회로(510)는 2개 이상의 모드 신호 및 상기 노멀 셋 신호(NTMSET)에 기초하여 상기 노멀 테스트 모드 신호(NTM#)를 생성할 수 있다. 상기 노멀 테스트 모드 생성 회로(510)는 제 1 디코더(511) 및 래치(512)를 포함할 수 있다. 상기 제 1 디코더(511)는 상기 제 1 내지 제 n 모드 신호(MS1-MSn)를 수신하고, 상기 제 1 내지 제 n 모드 신호(MS1-MSn) 중 적어도 2개의 모드 신호를 디코딩할 수 있다. 상기 래치(512)는 상기 노멀 셋 신호(NTMSET)가 인에이블되었을 때 상기 제 1 디코더(511)의 출력을 상기 노멀 테스트 모드 신호(NTM#)로 출력할 수 있다. 상기 노멀 테스트 모드 생성 회로(510)는 상기 테스트 모드 리셋 신호(TMRST)를 더 수신할 수 있고, 상기 래치(512)는 상기 테스트 모드 리셋 신호(TMRST)가 인에이블되었을 때 상기 노멀 테스트 모드 신호(NTM#)를 리셋 및/또는 초기화시킬 수 있다. 일 실시예에서, 상기 테스트 모드 생성 회로(230)는 복수의 노멀 테스트 모드 신호(NTM#)를 생성하기 위해 복수의 노멀 테스트 모드 생성 회로를 포함할 수 있다. 예를 들어, 상기 노멀 테스트 모드 생성 회로의 개수는 상기 테스트 모드 생성 회로(230)로부터 생성되는 노멀 테스트 모드 신호(NTM#)의 개수에 대응될 수 있다.
상기 패스트 테스트 모드 생성 회로(520)는 하나의 모드 신호 및 상기 패스트 셋 신호(FTMSET)에 기초하여 상기 패스트 테스트 모드 신호(FTM#)를 생성할 수 있다. 상기 패스트 테스트 모드 생성 회로(520)는 제 2 디코더(521) 및 카운터(522)를 포함할 수 있다. 상기 제 2 디코더(521)는 하나의 임의의 모드 신호(MS#)를 수신하고, 상기 모드 신호(MS#)를 디코딩할 수 있다. 상기 카운터(522)는 상기 패스트 셋 신호(FTMSET)가 인에이블되었을 때 상기 제 2 디코더(521)의 출력을 상기 패스트 테스트 모드 신호(FTM#)로 출력할 수 있다. 상기 패스트 테스트 모드 생성 회로(520)는 상기 테스트 모드 리셋 신호(TMRST)를 더 수신할 수 있고, 상기 카운터(522)는 상기 테스트 모드 리셋 신호(TMRST)가 인에이블되었을 때 상기 패스트 테스트 모드 신호(FTM#)를 리셋 및/또는 초기화시킬 수 있다. 일 실시예에서, 상기 카운터는 상기 패스트 테스트 모드 신호(FTM#)를 생성하기 위해 수신된 모드 신호와 동일한 모드 신호를 수신하였을 때 상기 패스트 테스트 모드 신호(FTM#)를 리셋 및/또는 초기화시킬 수 있다. 예를 들어, 임의의 로직 값을 갖는 테스트 커맨드 신호(OPW<1:k>)가 입력되고 상기 테스트 커맨드 신호(OPW<1:k>)에 기초하여 특정 모드 신호(MS#)가 생성되었을 때, 상기 카운터(522)는 상기 특정 모드 신호(MS#)에 기초하여 상기 패스트 테스트 모드 신호(FTM#)를 생성할 수 있다. 이후, 동일한 로직 값을 갖는 테스트 커맨드 신호(OPW<1:k>)가 재차 수신되면, 상기 카운터(522)는 상기 특정 모드 신호(MS#)에 기초하여 상기 패스트 테스트 모드 신호(FTM#)를 리셋 및/또는 초기시킬 수 있다. 일 실시예에서, 상기 테스트 모드 생성 회로(230)는 복수의 패스트 테스트 모드 신호(FTM#)를 생성하기 위해 복수의 패스트 테스트 모드 생성 회로를 포함할 수 있다. 예를 들어, 상기 패스트 테스트 모드 생성 회로의 개수는 상기 테스트 모드 생성 회로(230)로부터 생성되는 패스트 테스트 모드 신호(FTM#)의 개수에 대응될 수 있다.
도 6 내지 도 8은 본 발명의 실시예에 따른 테스트 제어 회로(200)의 동작을 보여주는 타이밍도이다. 먼저, 도 6은 도 2 및 도 3에 도시된 제어신호 생성 회로(210)의 동작을 예시하는 도면이다. 도 6을 참조하면, 상기 커맨드 펄스(CP)는 상기 테스트 커맨드 신호(OPW<1:k>)가 수신될 때마다 인에이블될 수 있다. 예를 들어, 제 1 로직 값을 갖는 테스트 커맨드 신호(OPW1)가 수신되면, 상기 제 3 디코더(3511)는 상기 테스트 커맨드 신호(OPW1)에 기초하여 생성된 프리 디코딩 신호(PDEC<1:l>)를 디코딩하여 하이 레벨을 갖는 신호를 출력할 수 있다. 상기 제 5 앤드 게이트(3521)는 상기 커맨드 펄스(CP)를 상기 제 1 래치 펄스(LATP1)로 출력할 수 있다. 제 2 로직 값을 갖는 테스트 커맨드 신호(OPW2)가 수신되면, 상기 래치 펄스 생성기(350)는 상기 커맨드 펄스(CP)를 상기 제 2 래치 펄스(LATP2)로 출력할 수 있다. 제 3 로직 값을 갖는 테스트 커맨드 신호(OPW3)가 수신되면, 상기 래치 펄스 생성기(350)는 상기 커맨드 펄스(CP)를 상기 제 3 래치 펄스(LATP3)로 출력할 수 있다. 예를 들어, 제 4 로직 값을 갖는 테스트 커맨드 신호(OPW4)는 노멀 셋 신호(NTMSET)를 생성하기 위한 정보를 포함할 수 있다. 상기 제 1 디코더(321)는 상기 테스트 커맨드 신호(OPW4)에 기초하여 생성된 프리 디코딩 신호(PDEC<1:l>)를 디코딩하여 하이 레벨을 갖는 신호를 출력할 수 있다. 상기 제 1 앤드 게이트(322) 및 상기 오어 게이트(325)는 상기 커맨드 펄스(CP)를 상기 노멀 셋 신호(NTMSET)로 출력할 수 있다. 이후, 패스트 억세스 신호(FAM)가 인에이블되면, 상기 노멀 셋 신호 생성기(320)는 상기 테스트 커맨드 신호(OPW<1:k>) 및/또는 프리 디코딩 신호(PDEC<1:l>)와 무관하게 (don't care) 상기 커맨드 펄스(CP)를 상기 노멀 셋 신호(NTMSET)로 출력할 수 있다. 상기 패스트 셋 신호 생성기(330)는 상기 패스트 억세스 신호(FAM)에 기초하여 상기 노멀 셋 신호(NTMSET)를 상기 패스트 셋 신호(FTMSET)로 출력할 수 있다. 상기 패스트 억세스 신호(FAM)가 인에이블된 상태일 때, 상기 노멀 셋 신호 생성기(320) 및 상기 패스트 셋 신호 생성기(330)는 각각 상기 커맨드 펄스(CP)로부터 상기 노멀 셋 신호(NTMSET) 및 상기 패스트 셋 신호(FTMSET)를 생성할 수 있다.
도 7는 노멀 모드에서 본 발명의 실시예에 따른 테스트 제어 회로(200)의 동작을 보여주는 타이밍도이다. 상기 패스트 억세스 신호(FAM)가 디스에이블된 상태일 때, 상기 테스트 제어 회로(200)는 노멀 모드로 동작할 수 있다. 상기 테스트 커맨드 신호(OPW<1:k>) 및 상기 커맨드 펄스(CP)는 주기적으로 및 순차적으로 입력될 수 있다. 상기 테스트 커맨드 신호(OPW<1:k>)가 특정 로직 값을 가질 때, 상기 제어신호 생성 회로(210)는 상기 특정 로직 값에 대응되는 모드 신호를 생성하기 위해 해당되는 래치 펄스를 인에이블시킬 수 있다. 예를 들어, 제 1 로직 값을 갖는 테스트 커맨드 신호(OPW1)가 수신되면, 상기 래치 펄스 생성기(350)는 상기 커맨드 펄스(CP)로부터 상기 제 1 래치 펄스(LATP1)를 인에이블시킬 수 있다. 상기 디코딩 회로(220)의 제 1 디코더(401)는 상기 테스트 커맨드 신호(OPW1)에 기초하여 생성된 프리 디코딩 신호(PDEC<1:l>)를 디코딩하고, 디코딩된 신호를 상기 제 1 래치 펄스(LATP1)에 기초하여 상기 제 1 모드 신호(MS1)로 출력할 수 있다. 제 2 로직 값을 갖는 테스트 커맨드 신호(OPW2)가 수신되면, 상기 래치 펄스 생성기(350)는 상기 커맨드 펄스(CP)로부터 상기 제 2 래치 펄스(LATP2)를 인에이블시킬 수 있다. 상기 디코딩 회로(220)의 제 2 디코더(402)는 상기 테스트 커맨드 신호(OPW2)에 기초하여 생성된 프리 디코딩 신호(PDEC<1:l>)를 디코딩하고, 디코딩된 신호를 상기 제 2 래치 펄스(LATP2)에 기초하여 상기 제 2 모드 신호(MS2)로 출력할 수 있다. 이후, 임의의 로직 값을 갖는 테스트 커맨드 신호(OPW<1:k>)가 순차적으로 더 수신될 수 있고, 상기 임의의 로직 값에 대응되는 모드 신호가 순차적으로 더 생성될 수 있다.
이후, 제 3 로직 값을 갖는 테스트 커맨드 신호(OPW3)가 수신되면, 상기 노멀 셋 신호 생성기(320)는 상기 노멀 셋 신호(NTMSET)를 생성할 수 있다. 상기 노멀 테스트 모드 생성 회로(510)의 제 1 디코더(511)는 상기 제 1 및 제 2 모드 신호(MS1, MS2)를 디코딩하고, 상기 래치(512)는 상기 노멀 셋 신호(NTMSET)에 기초하여 상기 제 1 디코더(511)의 출력으로부터 상기 노멀 테스트 모드 신호(NTM1)를 생성할 수 있다. 따라서, 상기 반도체 메모리 장치(120)는 상기 노멀 테스트 모드 신호(NTM1)에 의해 특정 테스트 모드로 진입하여 테스트 동작을 수행할 수 있다. 상기 노멀 셋 신호 생성기(320)는 상기 노멀 셋 신호(NTMSET)가 생성되고 소정 시간 이후 상기 래치 리셋 신호(LATRST)를 생성할 수 있다. 상기 디코딩 회로(220)는 상기 래치 리셋 신호(LATRST)에 기초하여 상기 제 1 및 제 2 모드 신호(MS1, MS2)를 리셋 및/또는 초기화시킬 수 있다. 이후, 제 4 로직 값을 갖는 상기 테스트 커맨드 신호(OPW4)가 입력되면, 상기 테스트 모드 리셋 신호 생성기(340)는 상기 테스트 모드 리셋 신호(TMRST)를 생성할 수 있다. 상기 래치(512)는 상기 테스트 모드 리셋 신호(TMRST)에 기초하여 상기 노멀 테스트 모드 신호(NTM1)를 리셋 및/또는 시킬 수 있다. 따라서, 상기 노멀 테스트 모드 신호(NTM1)는 초기화되고, 상기 노멀 테스트 모드 신호(NTM1)에 기초한 특정 테스트 모드가 종료될 수 있다.
도 8은 패스트 억세스 모드에서 본 발명의 실시예에 따른 테스트 제어 회로(200)의 동작을 보여주는 타이밍도이다. 상기 패스트 억세스 신호(FAM)가 인에이블된 상태일 때, 상기 테스트 제어 회로(200)는 상기 패스트 억세스 모드로 동작할 수 있다. 상기 테스트 커맨드 신호(OPW<1:k>) 및 상기 커맨드 펄스(CP)는 주기적으로 및 순차적으로 입력될 수 있다. 예를 들어, 제 1 로직 값을 갖는 테스트 커맨드 신호(OPW1)가 수신되었을 때, 상기 래치 펄스 생성기(350)는 상기 커맨드 펄스(CP)로부터 제 1 래치 펄스(LATP1)를 인에이블시킬 수 있다. 이 때, 상기 제어신호 생성 회로(210)는 상기 테스트 커맨드 신호(OPW1)에 무관하게 상기 패스트 억세스 신호(FAM)에 기초하여 상기 노멀 셋 신호(NTMSET) 및 상기 패스트 셋 신호(FTMSET)를 생성할 수 있다. 상기 디코딩 회로(220)는 상기 테스트 커맨드 신호(OPW1)에 기초하여 생성된 프리 디코딩 신호(PDEC<1:l>)를 디코딩하고, 디코딩된 신호를 상기 제 1 래치 펄스(LATP1)에 기초하여 상기 제 1 모드 신호(MS1)로 출력할 수 있다. 상기 패스트 테스트 모드 생성 회로(520)의 제 2 디코더(521)는 상기 제 1 모드 신호(MS1)를 디코딩하고, 상기 카운터(522)는 상기 패스트 셋 신호(FTMSET)에 기초하여 상기 제 2 디코더(521)의 출력으로부터 패스트 테스트 모드 신호(FTM1)를 생성할 수 있다. 상기 패스트 테스트 모드 신호(FTM1)에 기초하여 상기 반도체 메모리 장치(120)는 제 1 테스트 모드로 진입하여 테스트 동작을 수행할 수 있다. 상기 제어신호 생성 회로(210)는 상기 노멀 셋 신호(NTMSET)가 생성되고 소정 시간 이후 상기 래치 리셋 신호(LATRST)를 생성할 수 있다. 상기 디코딩 회로(220)는 상기 래치 리셋 신호(LATRST)에 기초하여 상기 제 1 모드 신호(MS1)를 리셋 및/또는 초기화시킬 수 있다.
제 2 및 제 3 로직 값을 갖는 테스트 커맨드 신호(OPW2, OPW3)가 수신되면 제 2 모드 신호(MS2) 및 제 3 모드 신호(MS3)가 생성될 수 있다. 상기 테스트 모드 생성 회로(230)는 상기 제 2 모드 신호(MS2) 및 상기 패스트 셋 신호(FTMSET)에 기초하여 패스트 테스트 모드 신호(FTM2)를 생성하고, 상기 제 3 모드 신호(MS3) 및 상기 패스트 셋 신호(FTMSET)에 기초하여 패스트 테스트 모드 신호(FTM3)를 생성할 수 있다. 상기 반도체 장치는 상기 패스트 테스트 모드 신호에 기초하여 제 2 및 제 3 테스트 모드로 진입하여 테스트 동작을 수행할 수 있다. 상기 노멀 셋 신호(NTMSET) 및 상기 패스트 셋 신호(FTMSET)가 생성되고 소정 시간 이후 상기 래치 리셋 신호(LATRST)가 생성되면, 상기 제 2 및 제 3 모드 신호(MS2, MS3)는 리셋 및/또는 초기화될 수 있다. 이후, 테스트 모드를 종료시키기 위해 제 4 로직 값을 갖는 테스트 커맨드 신호(OPW4)가 입력되면 상기 제어신호 생성 회로(210)는 상기 테스트 모드 리셋 신호(TMRST)를 생성할 수 있다. 상기 테스트 모드 생성 회로(230)는 상기 테스트 모드 리셋 신호(TMRST)에 기초하여 모든 패스트 테스트 모드 신호(FTM1, FTM2, FTM3)를 리셋시킬 수 있고, 제 1 내지 제 3 테스트 모드는 종료될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 테스트 커맨드 신호, 커맨드 펄스 및 패스트 억세스 신호에 기초하여 노멀 셋 신호 및 패스트 셋 신호를 생성하는 제어신호 생성 회로;
    복수의 상기 테스트 커맨드 신호에 기초하여 복수의 모드 신호를 생성하는 디코딩 회로; 및
    2개 이상의 모드 신호 및 상기 노멀 셋 신호에 기초하여 노멀 테스트 모드 신호를 생성하고, 하나의 모드 신호 및 상기 패스트 셋 신호에 기초하여 패스트 테스트 모드 신호를 생성하는 테스트 모드 생성 회로를 포함하는 테스트 제어 회로.
  2. 제 1 항에 있어서,
    상기 제어신호 생성 회로는 상기 테스트 커맨드 신호를 인코딩하여 프리 디코딩 신호를 생성하는 인코더;
    상기 프리 디코딩 신호, 상기 커맨드 펄스 및 상기 패스트 억세스 신호에 기초하여 상기 노멀 셋 신호를 생성하는 노멀 셋 신호 생성기; 및
    상기 노멀 셋 신호 및 상기 패스트 억세스 신호에 기초하여 상기 패스트 셋 신호를 생성하는 패스트 셋 신호 생성기를 포함하는 테스트 제어 회로.
  3. 제 2 항에 있어서,
    상기 노멀 셋 신호 생성기는 상기 프리 디코딩 신호 및 상기 커맨드 펄스에 기초하여 상기 노멀 셋 신호를 생성하거나, 상기 커맨드 펄스 및 상기 패스트 억세스 신호에 기초하여 상기 노멀 셋 신호를 생성하는 테스트 제어 회로.
  4. 제 2 항에 있어서,
    상기 제어신호 생성 회로는 상기 노멀 셋 신호를 지연시켜 래치 리셋 신호를 더 생성하고, 상기 프리 디코딩 신호 및 상기 커맨드 펄스에 기초하여 테스트 모드 리셋 신호 및 복수의 래치 펄스를 더 생성하는 테스트 제어 회로.
  5. 제 4 항에 있어서,
    상기 디코딩 회로는 상기 복수의 래치 펄스 중 할당된 래치 펄스에 기초하여 상기 프리 디코딩 신호를 디코딩하여 상기 복수의 모드 신호를 각각 생성하는 복수의 디코더를 포함하고,
    상기 복수의 디코더는 상기 래치 리셋 신호에 기초하여 상기 복수의 모드 신호를 각각 리셋시키는 테스트 제어 회로.
  6. 제 4 항에 있어서,
    상기 테스트 모드 생성 회로는 상기 2개 이상의 모드 신호 및 상기 노멀 셋 신호에 기초하여 상기 노멀 테스트 모드 신호를 생성하고, 상기 테스트 모드 리셋 신호에 기초하여 상기 노멀 테스트 모드 신호를 리셋시키는 노멀 테스트 모드 생성기; 및
    상기 하나의 모드 신호 및 상기 패스트 셋 신호에 기초하여 상기 패스트 테스트 모드 신호를 생성하고, 상기 테스트 모드 리셋 신호에 기초하여 상기 패스트 테스트 모드 신호를 리셋시키는 패스트 테스트 모드 생성기를 포함하는 테스트 제어 회로.
  7. 노멀 모드에서 테스트 커맨드 신호에 기초하여 노멀 셋 신호를 생성하고, 패스트 억세스 모드에서 상기 테스트 커맨드 신호와 무관하게 패스트 셋 신호를 생성하는 제어신호 생성 회로; 및
    상기 노멀 모드에서 상기 테스트 커맨드 신호에 기초하여 생성된 모드 신호 및 상기 노멀 셋 신호에 기초하여 노멀 테스트 모드 신호를 생성하고, 상기 패스트 억세스 모드에서 상기 모드 신호 및 상기 패스트 셋 신호에 기초하여 패스트 테스트 모드 신호를 생성하는 테스트 모드 생성 회로를 포함하는 테스트 제어 회로.
  8. 제 7 항에 있어서,
    상기 제어신호 생성 회로는 상기 테스트 커맨드 신호를 인코딩하여 프리 디코딩 신호를 생성하는 인코더;
    상기 프리 디코딩 신호, 상기 커맨드 펄스 및 패스트 억세스 신호에 기초하여 상기 노멀 셋 신호를 생성하는 노멀 셋 신호 생성기; 및
    상기 노멀 셋 신호 및 패스트 억세스 신호에 기초하여 상기 패스트 셋 신호를 생성하는 패스트 셋 신호 생성기를 포함하는 테스트 제어 회로.
  9. 제 8 항에 있어서,
    상기 노멀 셋 신호 생성기는 상기 프리 디코딩 신호 및 상기 커맨드 펄스에 기초하여 상기 노멀 셋 신호를 생성하거나, 상기 커맨드 펄스 및 상기 패스트 억세스 신호에 기초하여 상기 노멀 셋 신호를 생성하는 테스트 제어 회로.
  10. 제 8 항에 있어서,
    상기 제어신호 생성 회로는 상기 노멀 셋 신호를 지연시켜 래치 리셋 신호를 더 생성하고, 상기 프리 디코딩 신호 및 상기 커맨드 펄스에 기초하여 테스트 모드 리셋 신호 및 복수의 래치 펄스를 더 생성하는 테스트 제어 회로.
  11. 제 8 항에 있어서,
    복수개의 상기 테스트 커맨드 신호에 기초하여 복수의 모드 신호를 생성하는 디코딩 회로를 더 포함하는 테스트 제어 회로.
  12. 제 11 항에 있어서,
    상기 디코딩 회로는 상기 복수의 래치 펄스 중 할당된 래치 펄스에 기초하여 상기 프리 디코딩 신호를 디코딩하여 상기 복수의 모드 신호를 각각 생성하는 복수의 디코더를 포함하고,
    상기 복수의 디코더는 상기 래치 리셋 신호에 기초하여 상기 복수의 모드 신호를 각각 리셋시키는 테스트 제어 회로.
  13. 제 8 항에 있어서,
    상기 테스트 모드 생성 회로는 상기 모드 신호 및 상기 노멀 셋 신호에 기초하여 상기 노멀 테스트 모드 신호를 생성하고, 상기 테스트 모드 리셋 신호에 기초하여 상기 노멀 테스트 모드 신호를 리셋시키는 노멀 테스트 모드 생성기; 및
    상기 하나의 모드 신호 및 상기 패스트 셋 신호에 기초하여 상기 패스트 테스트 모드 신호를 생성하는 패스트 테스트 모드 생성기를 포함하는 테스트 제어 회로.
  14. 제 13 항에 있어서,
    상기 노멀 테스트 모드 생성기는 2개 이상의 상기 모드 신호에 기초하여 상기 노멀 테스트 모드 신호를 생성하고,
    상기 패스트 테스트 모드 생성기는 하나의 상기 모드 신호에 기초하여 상기 패스트 테스트 모드 신호를 생성하는 테스트 제어 회로.
  15. 제 13 항에 있어서,
    상기 패스트 테스트 모드 생성기는 상기 테스트 모드 리셋 신호에 기초하여 상기 패스트 테스트 모드 신호를 리셋시키는 테스트 제어 회로.
  16. 제 13 항에 있어서,
    상기 패스트 테스트 모드 생성기는 상기 하나의 모드 신호에 기초하여 상기 패스트 테스트 모드 신호를 리셋시키는 테스트 제어 회로.
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