KR20150071470A - 반도체 메모리 장치 및 그 동작방법 - Google Patents

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Abstract

본 기술은 외부에서 접근 가능한 테스트 모드를 지원하는 반도체 메모리 장치에 관한 것으로서, 제1 설정된 커맨드 및 어드레스 패드를 통해 입력되는 신호에 응답하여 테스트 퍼블릭 모드 및 테스트 적용모드의 진입/탈출을 제어하기 위한 동작 제어부와, 테스트 적용모드에서 제1 설정된 커맨드에 응답하여 어드레스 패드를 통해 입력되는 신호를 테스트 동작신호로서 입력받는 테스트 노말 입력부와, 테스트 퍼블릭 모드에서 제2 설정된 커맨드에 응답하여 데이터 패드를 통해 입력되는 신호를 테스트 동작신호로서 입력받는 테스트 퍼블릭 입력부, 및 테스트 적용모드에서 테스트 동작신호에 응답하여 설정된 테스트 동작을 수행하는 내부회로를 포함한다.

Description

반도체 메모리 장치 및 그 동작방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD FOR THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 외부에서 접근 가능한 테스트 모드를 지원하는 반도체 메모리 장치에 관한 것이다.
동기식 반도체 메모리 장치에서 모드 레지스터(Mode Register) 및 모드 레지스터 셋(Mode Register Set; MRS)이 사용된다. 모드 레지스터는 동기식 반도체 메모리 장치의 다양한 동작모드를 제어하기 위한 데이터를 프로그래밍하여 저장하는 장치이다.
종래의 반도체 메모리 장치에서는 그때그때 입력되는 제어신호에 의하여 반도체 메모리 장치의 동작 모드 또는 특성이 결정되었다. 그러나 동기식 반도체 메모리 장치에서는 중앙처리장치(CPU)가 앞으로 이용하고자 하는 반도체 메모리 장치의 동작 모드, 즉 CAS 레이턴시(Column Address Strobe latency)나 버스트 길이(Burst length) 등을 미리 설정해 놓고 상기 동기식 반도체 메모리 장치를 억세스(access)하게 되는데, 이러한 동작 모드를 셋팅하여 저장하는 장소가 모드 레지스터이며, 이러한 일련의 모드 레지스터들의 집합을 모드 레지스터 셋(Mode Register Set; MRS)이라고 한다. 따라서, 이러한 모드 레지스터 셋에는 반도체 메모리 장치의 모드를 나타내는 일련의 코드들이 셋팅되며, 이러한 코드들을 MRS 코드(Mode Register Set Code)라고 부른다.
종래에는, 어드레스들의 조합에 의하여 MRS 코드들이 생성되었다. 어드레스들의 조합에 의하여 MRS 코드들이 생성되고 상기 생성된 MRS 코드들에 상응하여 각각의 반도체 메모리 장치의 동작 모드가 결정되어 있다. 이러한 MRS 코드는 JEDEC.에 의하여 표준화된 MRS 코드이다. 이와는 달리, 반도체 설계과정 중 설계된 반도 체 메모리 장치를 테스트하기 위한 MRS 코드가 필요한데, 이를 테스트 MRS 코드라고 한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 MRS 코드의 테이블이다.
도 1을 참조하면, 도 1을 참조하면, MRS 코드의 테이블 값은 어드레스 패드(BA2~BA0, A15~A0)를 통해 인가되는 신호의 조합으로 결정되는 것을 알 수 있다.
구체적으로, 어드레스 패드(BA2~BA0, A15~A0)를 통해 입력되는 신호들 중 'A7'이 반도체 메모리 장치의 테스트 모드 진입을 제어하기 위해 사용되는 값인 것을 알 수 있다. 즉, 'A7'의 값이 '0'일 경우 반도체 메모리 장치는 노말 동작을 수행하고, '1'일 경우 반도체 메모리 장치는 테스트 모드 동작을 수행하게 된다.
'A7'의 값이 '1'가 되어 반도체 메모리 장치가 테스트 모드 동작을 수행하게 될 때, 테스트 모드에 사용되는 테스트 동작 코드를 반도체 메모리 장치에 입력시키는 방법은 반도체 메모리 장치를 제조하는 제조사들마다 각각 다른 방법을 사용하고 있다. 즉, 각 제조사들마다 반도체 메모리 장치의 세부적인 내부동작이 서로 다를 뿐만 아니라 이를 테스트 하는 방법은 매우 복잡하기 때문에 반도체 메모리 장치를 제조하는 제조사에서 테스트를 수행하는 방법은 외부에서 접근하기 쉽지 않다.
하지만, 반도체 메모리 장치에 보다 많은 기능이 추가되고, 고속화에 따른 타이밍 조정 등이 필요함에 따라 반도체 메모리 장치의 특정 공통적인 테스트 기능들은 외부의 반도체 컨트롤러나 사용자에서 수행할 필요성이 높아졌다. 그럼에도 불구하고, 반도체 메모리 제조사 입장에서는 제품 동작의 보증 및 내부 회로의 보안 등의 이슈가 발생할 수 있기 때문에 개발 및 테스트에 필요한 모든 테스트 모드 동작 방법을 외부에 공개하는 것이 쉽지 않다. 또한, 공개를 위해 MRS 코드를 사용하여 특정 기능이나 타이밍 등을 별도의 스펙(SPEC.)으로 정의하기에는 갈수록 필요한 테스트 모드의 종류가 많아지는 것을 감안하면 한계에 부딪칠 가능성이 높다.
따라서, 이미 정의되어 있는 메모리의 스펙(SPEC.) 범위 내에서 공개 가능한 일부 내부 테스트 모드 동작들을 외부의 반도체 컨트롤러나 사용자에서 접근할 수 있도록 하는 수단이 필요하다.
본 발명의 실시예는 외부에서 접근 가능한 테스트 모드를 지원하는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 제1 설정된 커맨드 및 어드레스 패드를 통해 입력되는 신호에 응답하여 테스트 퍼블릭 모드 및 테스트 적용모드의 진입/탈출을 제어하기 위한 동작 제어부; 상기 테스트 적용모드에서 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호를 테스트 동작신호로서 입력받는 테스트 노말 입력부; 상기 테스트 퍼블릭 모드에서 제2 설정된 커맨드에 응답하여 데이터 패드를 통해 입력되는 신호를 상기 테스트 동작신호로서 입력받는 테스트 퍼블릭 입력부; 및 상기 테스트 적용모드에서 상기 테스트 동작신호에 응답하여 설정된 테스트 동작을 내부회로에 적용하기 위한 테스트 동작부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 동작방법은, 파워 업 이후 제1 설정된 커맨드에 응답하여 어드레스 패드를 통해 입력되는 신호에 따라 테스트 적용모드에 진입하는 테스트 준비단계; 상기 테스트 준비단계 이후 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호에 따라 상기 테스트 적용모드에서 탈출 후 테스트 퍼블릭 모드에 진입하는 테스트 퍼블릭 준비단계; 상기 테스트 퍼블릭 준비단계 이후 제2 설정된 커맨드에 응답하여 데이터 패드를 통해 입력되는 신호를 테스트 동작신호로서 입력받는 테스트 퍼블릭 입력단계; 상기 테스트 퍼블릭 입력단계 이후 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호에 따라 상기 테스트 퍼블릭 모드에서 탈출 후 상기 테스트 적용모드에 진입하는 테스트 퍼블릭 적용단계; 및 상기 테스트 퍼블릭 적용단계 이후 상기 테스트 동작신호에 응답하여 설정된 테스트 동작으로 내부회로에 적용하는 제1 테스트 동작단계를 포함할 수 있다.
외부에서 진입 제어가 가능한 퍼블릭 테스트 모드에서 반도체 메모리 장치의 데이터 입력 동작과 같은 노말한 메모리 액세스 프로토콜을 통해 내부의 테스트 모드 동작를 수행할 수 있도록 하는 효과가 있다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 MRS 코드의 테이블이다.
도 2는 일반적인 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 구성을 도시한 블록 다이어그램이다.
도 3은 도 2에 도시된 일반적인 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 구성을 도시한 블록 다이어그램이다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 구성요소 중 래치부의 상세한 구성을 도시한 회로도이다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 7은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 구성요소 중 직병렬변환부의 구성을 상세히 도시한 블록 다이어그램이다.
도 8은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로에서 선택적으로 추가될 수 있는 커맨드 선택부를 포함하여 도시한 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 일반적인 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 구성을 도시한 블록 다이어그램이다.
도 2를 참조하면, 일반적인 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로는, 동작 제어부(200)와, 테스트 입력부(220), 및내부회로(240)를 구비한다. 여기서, 테스트 입력부(220)는, 테스트 신호 생성부(222), 및 테스트 적용부(224)를 구비한다. 또한, 테스트 신호 생성부(222)는, 테스트 디코딩부(2222)와, 제1 테스트 인코딩부(2224)와, 제2 테스트 인코딩부(2226), 및 테스트 동작신호 생성부(2228)를 구비한다. 또한, 테스트 적용부(224)는, 테스트 코드 출력부(2242)와, 테스트 동작신호 출력부(2244), 및 래치부(2246)를 구비한다.
동작 제어부(200)는, 커맨드 패드(250)를 통해 입력되는 MRS 커맨드(MRSCMD)와 어드레스 패드(260)를 통해 입력되는 어드레스 신호(ADDRESS)에 응답하여 테스트 적용모드의 동작을 제어하기 위한 테스트 적용신호(TMRS)와 테스트 선택신호(TMREG<0:6>)를 생성한다. 여기서, 테스트 적용신호(TMRS)는 테스트 적용모드의 진입/탈출 여부를 제어하기 위한 신호이다. 즉, 테스트 적용신호(TMRS)가 활성화되는 구간이 곧 테스트 적용모드에 진입하는 구간이고, 비활성화되는 구간이 곧 테스트 적용모드에서 탈출하는 구간이다. 그리고, 테스트 선택신호(TMREG<0:6>)는 테스트 적용모드의 진입구간 내에서 테스트 동작을 선택하기 위한 신호이다. 이때, 테스트 선택신호(TMREG<0:6>)는 테스트 입력부(220)로 인가되어 테스트 동작신호(TM)의 활성화여부를 결정하는데 사용된다.
테스트 입력부(220)는, 테스트 적용모드에 진입한 상태에서 커맨드 패드(250)를 통해 입력되는 MRS 커맨드(MRSCMD)에 응답하여 어드레스 패드(260)를 통해 입력되는 어드레스 신호(ADDRESS)를 테스트 동작신호(TM)로서 입력받는다. 이때, 테스트 적용모드에 진입한 상태에서 커맨드 패드(250)를 통해 입력되는 MRS 커맨드(MRSCMD)에 응답하여 어드레스 패드(260)를 통해 입력되는 어드레스 신호(ADDRESS)는 동작 제어부(200)에 의해 테스트 선택신호(TMREG<0:6>)로서 디코딩되므로, 테스트 입력부(220)는 테스트 선택신호(TMREG<0:6>)를 입력받아 테스트 동작신호(TM)의 활성화여부를 결정하는 동작을 수행한다고 볼 수 있다.
테스트 입력부(220)의 구성요소 중 테스트 신호 생성부(222)는, 테스트 적용모드에 진입한 상태에서 커맨드 패드(250)를 통해 입력되는 MRS 커맨드(MRSCMD)에 응답하여 어드레스 패드(260)를 통해 입력되는 어드레스 신호(ADDRESS)에 따라 선택적으로 테스트 노말 신호(TCM<0:6>, TANL<0:7>) 또는 테스트 셋팅신호(TMSET, TMRESET)를 생성한다. 즉, 테스트 신호 생성부(222)는, 테스트 적용신호(TMRS)가 활성화되어 테스트 적용모드에 진입한 상태에서 MRS 커맨드(MRSCMD)에 응답하여 입력되는 테스트 선택신호(TMREG<0:6>)에 따라 테스트 노말 신호(TCM<0:6>, TANL<0:7>) 또는 테스트 셋팅신호(TMSET, TMRESET)를 생성한다. 이때, 테스트 신호 생성부(222)가 테스트 노말 신호(TCM<0:6>, TANL<0:7>) 또는 테스트 셋팅신호(TMSET, TMRESET)를 생성한다는 것은, 테스트 노말 신호(TCM<0:6>, TANL<0:7>)를 생성하는 시점에서 테스트 셋팅신호(TMSET, TMRESET)는 생성되지 않고, 테스트 셋팅신호(TMSET, TMRESET)를 생성하는 시점에서 테스트 노말 신호(TCM<0:6>, TANL<0:7>)는 생성되지 않는 다는 것을 의미한다. 즉, MRS 커맨드(MRSCMD)가 순차적으로 두 번 입력된다고 가정하였을 때, 첫 번째 MRS 커맨드(MRSCMD)에 응답하여 입력되는 테스트 선택신호(TMREG<0:6>)에 따라 테스트 노말 신호(TCM<0:6>, TANL<0:7>)가 생성되고, 이 시점에서는 테스트 셋팅신호(TMSET, TMRESET)가 생성되지 않는다. 이어서, 두 번째 MRS 커맨드(MRSCMD)에 응답하여 입력되는 테스트 선택신호(TMREG<0:6>)에 따라 테스트 셋팅신호(TMSET, TMRESET)가 생성되고, 이 시점에서는 테스트 노말 신호(TCM<0:6>, TANL<0:7>)가 생성되지 않는다.
테스트 신호 생성부(222)의 구성요소 중 테스트 디코딩부(2222)는, 테스트 적용신호(TMRS)가 활성화된 상태에서 테스트 선택신호(TMREG<0:6>)를 디코딩하여 신호선택 셋팅신호(TSET<1:3>)와, 제1 테스트 선택신호(TRG234<0:7>), 및 제2 테스트 선택신호(TRG56<0:6>)를 생성한다.
테스트 신호 생성부(222)의 구성요소 중 제1 테스트 인코딩부(2224)는, 신호선택 셋팅신호(TSET<1:3>) 중 첫 번째 신호(TSET<1>)와 제1 테스트 선택신호(TRG234<0:7>) 및 제2 테스트 선택신호(TRG56<0:6>)에 응답하여 테스트 노말 상위신호(TCM<0:6>)를 생성한다.
테스트 신호 생성부(222)의 구성요소 중 제2 테스트 인코딩부(2226)는, 신호선택 셋팅신호(TSET<1:3>) 중 두 번째 신호(TSET<2>)와 제1 테스트 선택신호(TRG234<0:7>) 및 제2 테스트 선택신호(TRG56<0:6>)에 응답하여 테스트 노말 하위신호(TANL<0:6>)를 생성한다.
테스트 신호 생성부(222)의 구성요소 중 테스트 동작신호 생성부(2228)는, 신호선택 셋팅신호(TSET<1:3>) 중 세 번째 신호(TSET<3>)와 제1 테스트 선택신호(TRG234<0:7>) 및 제2 테스트 선택신호(TRG56<0:6>)에 응답하여 테스트 셋팅신호(TMSET, TMRESET) 및 테스트 초기화신호(TMRESET)를 생성한다.
전술한 테스트 신호 생성부(222)의 구성에서 테스트 선택신호(TMREG<0:6>)가 제1 테스트 선택신호(TRG234<0:7>) 및 제2 테스트 선택신호(TRG56<0:6>)로 구분되어 디코딩/인코딩되는 것은, 한정된 비트의 MRS 코드로 보다 많은 테스트 동작을 선택하기 위한 구성이다. 즉, 전술한 테스트 신호 생성부(222)의 상세한 구성은 어디까지나 하나의 실시예일 뿐이며, 어드레스 패드(260)를 통해 입력되는 어드레스 신호(ADDRESS)를 디코딩/인코딩한다는 점을 제외하면, 실제 반도체 메모리 장치에서는 얼마든지 다른 방식으로 구현될 수 있다.
테스트 입력부(220)의 구성요소 중 테스트 적용부(224)는, 테스트 적용모드에 진입한 상태에서 테스트 셋팅신호(TMSET, TMRESET) 중 테스트 셋신호(TMSET)에 응답하여 테스트 노말 신호(TCM<0:6>, TANL<0:7>)를 테스트 동작신호(TM)로서 출력한다.
테스트 적용부(224)의 구성요소 중 테스트 코드 출력부(2242)는, 테스트 신호 생성부(222)에서 테스트 노말 신호(TCM<0:6>, TANL<0:7>)가 생성되는 것을 입력받아 래치부(2246)에 저장한다.
테스트 적용부(224)의 구성요소 중 테스트 동작신호 출력부(2244)는, 테스트 신호 생성부(222)에서 테스트 셋팅신호(TMSET)가 생성되는 것을 입력받아 래치부(2246)의 동작을 제어한다.
테스트 적용부(224)의 구성요소 중 래치부(2246)는, 테스트 노말 신호(TCM<0:6>, TANL<0:7>)를 래치한다. 또한, 테스트 셋팅신호(TMSET, TMRESET) 중 테스트 셋신호(TMSET)에 응답하여 내부에 래치된 테스트 노말 신호(TCM<0:6>, TANL<0:7>)에 응답하여 테스트 동작신호(TM)의 활성화여부를 결정한다. 또한, 테스트 셋팅신호(TMSET, TMRESET) 중 테스트 초기화신호(TMRESET)에 응답하여 초기화된다.
내부회로(240)는, 테스트 동작신호(TM)에 응답하여 설정된 테스트 동작을 수행한다.
참고로, 도면에서는 하나의 내부회로가 하나의 테스트 동작신호(TM)에 응답하여 테스트 동작을 수행하는 것처럼 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐 실제로는 다수의 내부회로(240)가 반도체 메모리 장치 내부에 포함되고, 각각의 내부회로(240)에 테스트 동작을 수행하기 위한 다수의 테스트 동작신호(TM)가 사용된다. 즉, 도면에서는 일련의 어드레스 신호(ADDRESS)를 입력받아 하나의 테스트 동작신호(TM)를 생성하는 구성이 개시되어 있는데, 이는 일련의 어드레스 신호(ADDRESS)를 입력받아 다수의 테스트 신호(TM) 중 어느 하나의 신호에 대한 활성화여부를 결정하는 동작을 간략화하여 도시하였기 때문이다. 따라서, 실제 반도체 메모리 장치에는 테스트 입력부(220)와 같은 회로가 다수개 포함되어 일련의 어드레스 신호(ADDRESS)를 공통으로 입력받고, 일련의 어드레스 신호(ADDRESS)가 입력될 때마다 그 값에 따라 다수의 테스트 신호(TM) 중 일부 신호를 활성화시키고 나머지 신호는 비활성화시키는 방식으로 동작하게 된다.
도 3은 도 2에 도시된 일반적인 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 3을 참조하면, 일반적인 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로는, MRS 커맨드(MRSCMD)가 순차적으로 다수번 입력되고, 각각의 MRS 커맨드(MRSCMD)에 응답하여 어드레스 신호(ADDRESS)가 어떠한 값을 갖는지에 따라 테스트 적용모드의 동작이 결정되는 것을 알 수 있다.
구체적으로, 첫 번째 MRS 커맨드(MRSCMD)에 응답하여 입력되는 어드레스 신호(ADDRESS)가 'A1'값을 갖는 상태이다. 따라서, 테스트 입력부(220)는, 테스트 노말 상위신호(TCM<0:6>)의 값을 설정한다. 이 시점에서는, 테스트 노말 하위신호(TANL<0:6>)의 값은 설정되지 않는다. 또한, 한 번 그 값이 설정된 노말 상위신호(TCM<0:6>)의 값은 래치부(2246)에 저장되어 이후의 동작에서 그 값을 그대로 유지하게 된다.
그리고, 두 번째 MRS 커맨드(MRSCMD)에 응답하여 입력되는 어드레스 신호(ADDRESS)가 'A2' 값을 갖는 상태이다. 따라서, 테스트 입력부(220)는, 테스트 노말 하위신호(TANL<0:6>)의 값을 설정한다. 이 시점에서는, 그 값이 이미 설정되어 있는 테스트 노말 상위신호(TCM<0:6>)의 값에 아무런 영향도 끼치지 않는 형태로 동작이 이루어지게 된다. 또한, 한 번 그 값이 설정된 노말 하위신호(TANL<0:6>)의 값은 노말 상위신호(TCM<0:6>)와 함께 래치부(2246)에 저장되어 이후의 동작에서 그 값을 그대로 유지하게 된다.
이와 같이, MRS 커맨드(MRSCMD)에 응답하여 어드레스 패드(260)를 통해 입력되는 어드레스 신호(ADDRESS)는 여러 단계로 나뉘어져 입력된다. 즉, 어드레스 신호(ADDRESS)보다 상대적으로 많은 비트로 이루어진 테스트 노말 신호(TCM<0:6>, TANL<0:7>)를 입력받기 위해 어드레스 신호(ADDRESS)를 여러 단계로 분리하여 입력받는다. 도면에서 어드레스 신호(ADDRESS)가 두 단계로 나뉘어져 입력되는 것은 어디까지나 하나의 실시예일 뿐이며, 더 많거나 적은 단계로 입력되는 것도 얼마든지 가능하다.
그리고, 세 번째 MRS 커맨드(MRSCMD)에 응답하여 입력되는 어드레스 신호(ADDRESS)가 'A3' 값을 갖는 상태이다. 따라서, 테스트 입력부(220)는, 테스트 셋팅신호(TMSET, TMRESET) 중 테스트 셋신호(TMSET)를 토글링시킨다. 이 시점에서는, 그 값이 이미 설정되어 래치부(2246)에 저장되어 있는 테스트 노말 신호(TCM<0:6>, TANL<0:7>)에 응답하여 테스트 동작신호(TM)의 활성화여부가 결정된다. 참고로, 도면에서는 래치부(2246)에 저장되어 있는 테스트 노말 신호(TCM<0:6>, TANL<0:7>)가 테스트 동작신호(TM)를 활성화시키는 것을 예시하였으며, 다수의 테스트 동작신호(TM) 중 활성화되는 일부 신호만 도면과 같은 활성화상태가 될 것이다.
그리고, 도면에서는 반도체 메모리 장치가 이미 테스트 적용모드에 진입하여 있는 상태만을 도시한 것이다. 즉, 도면에 도시된 동작이 이루어지기 전에 MRS 커맨드(MRSCMD)에 응답하여 입력되는 어드레스 신호(ADDRESS)가 도면에 도시된'A1', 'A2', 'A3'를 제외한 다른 값을 갖는 상태로 입력되었을 것이고, 그에 응답하여 테스트 적용신호(TMRS)가 활성화되면서 테스트 적용모드에 진입하였을 것이다. 물론, 테스트 적용모드에 진입하는 시점에서는 테스트 셋팅신호(TMSET, TMRESET) 중 테스트 초기화 신호(TMRESET)가 토글링하면서 테스트 입력부(220)를 초기화시키게 될 것이다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 구성을 도시한 블록 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로는, 동작 제어부(400)와, 테스트 노말 입력부(420)와, 테스트 퍼블릭 입력부(480), 및 내부회로(440)를 구비한다. 여기서, 테스트 퍼블릭 입력부(480)는, 테스트 퍼블릭 신호 생성부(482), 및 테스트 퍼블릭 적용부(484)를 구비한다. 또한, 테스트 퍼블릭 신호 생성부(482)는, 직병렬변환부(4822), 및 래치부(4824)를 구비한다. 또한, 테스트 퍼블릭 적용부(484)는, 펄스 생성부(4842), 및 테스트 퍼블릭 출력부(4844)를 구비한다. 그리고, 테스트 노말 입력부(420)는, 테스트 노말 신호 생성부(422), 및 테스트 노말 적용부(424)를 구비한다. 또한, 테스트 노말 신호 생성부(422)는, 테스트 디코딩부(4222)와, 제1 테스트 인코딩부(4224)와, 제2 테스트 인코딩부(4226), 및 테스트 동작신호 생성부(4228)를 구비한다. 또한, 테스트 노말 적용부(424)는, 테스트 코드 출력부(4242), 및 테스트 동작신호 출력부(4244)를 구비한다.
동작 제어부(400)는, 커맨드 패드(450)를 통해 입력되는 MRS 커맨드(MRSCMD)와 어드레스 패드(460)를 통해 입력되는 어드레스 신호(ADDRESS)에 응답하여 테스트 적용모드의 동작을 제어하기 위한 테스트 적용신호(TMRS)와 테스트 선택신호(TMREG<0:6>)를 생성하고, 테스트 퍼블릭 모드의 동작을 제어하기 위한 테스트 퍼블릭 모드신호(PUB_TMRS)를 생성한다. 여기서, 테스트 적용신호(TMRS)는 테스트 적용모드의 진입/탈출 여부를 제어하기 위한 신호이다. 즉, 테스트 적용신호(TMRS)가 활성화되는 구간이 곧 테스트 적용모드에 진입하는 구간이고, 비활성화되는 구간이 곧 테스트 적용모드에서 탈출하는 구간이다. 그리고, 테스트 선택신호(TMREG<0:6>)는 테스트 적용모드의 진입구간 내에서 테스트 동작을 선택하기 위한 신호이다. 이때, 테스트 선택신호(TMREG<0:6>)는 테스트 입력부(420)로 인가되어 테스트 동작신호(TM)의 활성화여부를 결정하는데 사용된다. 그리고, 테스트 퍼블릭 모드신호(PUB_TMRS)는, 테스트 퍼블릭 모드의 진입/탈출 여부를 제어하기 위한 신호이다. 즉, 테스트 퍼블릭 모드신호(PUB_TMRS)가 활성화되는 구간이 곧 테스트 퍼블릭 모드에 진입하는 구간이고, 비활성화되는 구간이 곧 테스트 퍼블릭 모드에서 탈출하는 구간이다.
이때, 동작 제어부(400)에서 테스트 적용모드 및 테스트 퍼블릭 모드에 진입/탈출하는 방법을 정리하면 다음과 같다. 먼저, 파워 업(power-up) 이후 MRS 커맨드(MRSCMD)에 응답하여 어드레스 패드(460)를 통해 입력되는 어드레스 신호(ADDRESS)가 설정된 제1 값을 가질 때 테스트 적용모드에 진입한다. 그리고, 테스트 적용모드 진입구간에서 MRS 커맨드(MRSCMD)에 응답하여 어드레스 패드(460)를 통해 입력되는 어드레스 신호(ADDRESS)가 설정된 제2 값을 가질 때 테스트 적용모드에서 탈출 후 테스트 퍼블릭 모드에 진입한다. 그리고, 테스트 퍼블릭 모드 진입구간에서 MRS 커맨드(MRSCMD)에 응답하여 어드레스 패드(460)를 통해 입력되는 어드레스 신호(ADDRESS)가 설정된 제3 값을 가질 때 테스트 퍼블릭 모드에서 탈출 후 테스트 적용모드에 진입한다. 그리고, 테스트 적용모드 진입구간에서 MRS 커맨드(MRSCMD)에 응답하여 어드레스 패드(460)를 통해 입력되는 어드레스 신호(ADDRESS)가 설정된 제4 값을 가질 때 테스트 적용모드에서 탈출한다. 이와 같이, 테스트 퍼블릭 모드는 테스트 적용모드에 진입한 상태에서만 진입여부를 결정하는 것이 가능하다.
테스트 퍼블릭 입력부(480)는, 테스트 퍼블릭 모드에 진입한 상태에서 커맨드 패드(450)를 통해 입력되는 라이트 커맨드(WTCMD)에 응답하여 데이터 패드(470)를 통해 입력되는 데이터 신호(DATA)를 테스트 동작신호(TM)로서 입력받는다.
테스트 퍼블릭 입력부(480)의 구성요소 중 테스트 퍼블릭 신호 생성부(482)는, 테스트 퍼블릭 모드에 진입한 상태에서 라이트 커맨드(WTCMD)에 응답하여 데이터 패드(470)를 통해 입력되는 데이터 신호(DATA)에 응답하여 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)를 생성한다.
테스트 퍼블릭 신호 생성부(482)의 구성요소 중 직병렬변환부(4822)는, 테스트 퍼블릭 모드에 진입한 상태에서라이트 커맨드(WTCMD)에 응답하여 데이터 패드(470)를 통해 직렬로 입력되는 데이터 신호(DATA)를 병렬화하여 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)를 생성한다. 참고로, 직병렬변환부(4822)는, 테스트 퍼블릭 모드의 동작을 위해 별도로 반도체 메모리 장치에 포함될 수도 있고, 일반적인 버스트(burst) 데이터 입/출력 동작을 위해 반도체 메모리 장치 내부에 필수적으로 포함되는 직병렬 변환회로를 그대로 이용할 수도 있다.
테스트 퍼블릭 신호 생성부(482)의 구성요소 중 래치부(4824)는, 테스트 퍼블릭 모드에 진입한 상태에서 직병렬변환부(4822)에서 병렬로 출력되는 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)를 래치한다. 또한, 래치부(4824)는, 테스트 적용모드에 진입한 상태에서 테스트 노말 입력부(420)에서 생성되는 테스트 노말 신호(TCM<0:6>, TANL<0:7>)를 래치한다. 즉, 래치부(4824)는, 테스트 적용모드에 진입한 상태에서 테스트 노말 신호(TCM<0:6>, TANL<0:7>)를 저장함으로써, 테스트 동작신호(TM)의 활성화여부를 결정할 수 있다. 또한, 래치부(4824)는, 테스트 퍼블릭 모드에 진입한 상태에서 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)를 저장함으로써, 테스트 동작신호(TM)의 활성화여부를 결정할 수 있다. 물론, 래치부(4824)는, 테스트 적용모드에 진입한 상태에서는 테스트 셋팅신호(TMSET, TMRESET)에 의해 그 동작이 제어되고, 테스트 퍼블릭 모드에 진입한 상태에서는 입력완료펄스(TDIN_P)에 의해 그 동작이 제어된다. 또한, 래치부(4824)는, 테스트 셋팅신호(TMSET, TMRESET) 중 테스트 초기화신호(TMRESET)에 응답하여 초기화된다.
테스트 퍼블릭 입력부(480)의 구성요소 중 테스트 퍼블릭 적용부(484)는, 테스트 퍼블릭 모드에 진입한 상태에서 테스트 퍼블릭 신호 생성부(482)의 동작이 종료되는 시점으로부터 설정된 시간이 흐른 시점에서 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)를 테스트 동작신호(TM)로서 출력한다.
테스트 퍼블릭 적용부(484)의 구성요소 중 펄스 생성부(4842)는, 테스트 퍼블릭 모드에 진입한 상태에서 데이터 패드(470)를 통해 직렬로 입력되는 데이터 신호(DATA)가 직병렬변환부(4822)에 모두 입력된 후 설정된 시간이 흐른 시점에서 토글링하는 입력완료펄스(TDIN_P)를 생성한다. 이때, 데이터 패드(470)를 통해 직렬로 입력되는 데이터 신호(DATA)가 직병렬변환부(4822)에 모두 입력되는 시점 및 입력완료펄스(TDIN_P)가 토글링하는 시점은, 라이트 커맨드(WTCMD)에 응답하여 클록(CLOCK)에 동기된 데이터 신호(DATA)가 몇 비트만큼 직렬로 입력될 것인지를 미리 약속하는 방법을 통해 알 수 있다. 예컨대, 펄스 생성부(4842)는, 라이트 커맨드(WTCMD)에 응답하여 클록(CLOCK)에 동기된 8비트의 데이터 신호(DATA)가 직렬로 입력된 후 클록(CLOCK)의 1주기(1tck)만큼이 흐른 시점에서 입력완료펄스(TDIN_P)를 토글링시키는 방식으로 동작할 수 있다.
테스트 퍼블릭 적용부(484)의 구성요소 중 테스트 퍼블릭 출력부(4844)는, 입력완료펄스(TDIN_P)가 토글링하는 것에 응답하여 래치부(4824)에 래치된 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)를 테스트 동작신호(TM)로서 출력한다.
테스트 노말 입력부(420)는, 테스트 적용모드에 진입한 상태에서 커맨드 패드(450)를 통해 입력되는 MRS 커맨드(MRSCMD)에 응답하여 어드레스 패드(460)를 통해 입력되는 어드레스 신호(ADDRESS)를 테스트 동작신호(TM)로서 입력받는다. 이때, 테스트 적용모드에 진입한 상태에서 커맨드 패드(450)를 통해 입력되는 MRS 커맨드(MRSCMD)에 응답하여 어드레스 패드(460)를 통해 입력되는 어드레스 신호(ADDRESS)는 동작 제어부(400)에 의해 테스트 선택신호(TMREG<0:6>)로서 디코딩되므로, 테스트 입력부(420)는 테스트 선택신호(TMREG<0:6>)를 입력받아 테스트 동작신호(TM)의 활성화여부를 결정하는 동작을 수행한다고 볼 수 있다.
테스트 입력부(420)의 구성요소 중 테스트 노말 신호 생성부(422)는, 테스트 적용모드에 진입한 상태에서 커맨드 패드(450)를 통해 입력되는 MRS 커맨드(MRSCMD)에 응답하여 어드레스 패드(460)를 통해 입력되는 어드레스 신호(ADDRESS)에 따라 선택적으로 테스트 노말 신호(TCM<0:6>, TANL<0:7>) 또는 테스트 셋팅신호(TMSET, TMRESET)를 생성한다. 즉, 테스트 노말 신호 생성부(422)는, 테스트 적용신호(TMRS)가 활성화되어 테스트 적용모드에 진입한 상태에서 MRS 커맨드(MRSCMD)에 응답하여 입력되는 테스트 선택신호(TMREG<0:6>)에 따라 테스트 노말 신호(TCM<0:6>, TANL<0:7>) 또는 테스트 셋팅신호(TMSET, TMRESET)를 생성한다. 이때, 테스트 노말 신호 생성부(422)가 테스트 노말 신호(TCM<0:6>, TANL<0:7>) 또는 테스트 셋팅신호(TMSET, TMRESET)를 생성한다는 것은, 테스트 노말 신호(TCM<0:6>, TANL<0:7>)를 생성하는 시점에서 테스트 셋팅신호(TMSET, TMRESET)는 생성되지 않고, 테스트 셋팅신호(TMSET, TMRESET)를 생성하는 시점에서 테스트 노말 신호(TCM<0:6>, TANL<0:7>)는 생성되지 않는 다는 것을 의미한다. 즉, MRS 커맨드(MRSCMD)가 순차적으로 두 번 입력된다고 가정하였을 때, 첫 번째 MRS 커맨드(MRSCMD)에 응답하여 입력되는 테스트 선택신호(TMREG<0:6>)에 따라 테스트 노말 신호(TCM<0:6>, TANL<0:7>)가 생성되고, 이 시점에서는 테스트 셋팅신호(TMSET, TMRESET)가 생성되지 않는다. 이어서, 두 번째 MRS 커맨드(MRSCMD)에 응답하여 입력되는 테스트 선택신호(TMREG<0:6>)에 따라 테스트 셋팅신호(TMSET, TMRESET)가 생성되고, 이 시점에서는 테스트 노말 신호(TCM<0:6>, TANL<0:7>)가 생성되지 않는다.
테스트 노말 신호 생성부(422)의 구성요소 중 테스트 디코딩부(4222)는, 테스트 적용신호(TMRS)가 활성화된 상태에서 테스트 선택신호(TMREG<0:6>)를 디코딩하여 신호선택 셋팅신호(TSET<1:3>)와, 제1 테스트 선택신호(TRG234<0:7>), 및 제2 테스트 선택신호(TRG56<0:6>)를 생성한다.
테스트 노말 신호 생성부(422)의 구성요소 중 제1 테스트 인코딩부(4224)는, 신호선택 셋팅신호(TSET<1:3>) 중 첫 번째 신호(TSET<1>)와 제1 테스트 선택신호(TRG234<0:7>) 및 제2 테스트 선택신호(TRG56<0:6>)에 응답하여 테스트 노말 상위신호(TCM<0:6>)를 생성한다.
테스트 노말 신호 생성부(422)의 구성요소 중 제2 테스트 인코딩부(4226)는, 신호선택 셋팅신호(TSET<1:3>) 중 두 번째 신호(TSET<2>)와 제1 테스트 선택신호(TRG234<0:7>) 및 제2 테스트 선택신호(TRG56<0:6>)에 응답하여 테스트 노말 하위신호(TANL<0:6>)를 생성한다.
테스트 노말 신호 생성부(422)의 구성요소 중 테스트 동작신호 생성부(4228)는, 신호선택 셋팅신호(TSET<1:3>) 중 세 번째 신호(TSET<3>)와 제1 테스트 선택신호(TRG234<0:7>) 및 제2 테스트 선택신호(TRG56<0:6>)에 응답하여 테스트 셋팅신호(TMSET, TMRESET) 및 테스트 초기화신호(TMRESET)를 생성한다.
전술한 테스트 노말 신호 생성부(422)의 구성에서 테스트 선택신호(TMREG<0:6>)가 제1 테스트 선택신호(TRG234<0:7>) 및 제2 테스트 선택신호(TRG56<0:6>)로 구분되어 디코딩/인코딩되는 것은, 한정된 비트의 MRS 코드로 보다 많은 테스트 동작을 선택하기 위한 구성이다. 즉, 전술한 테스트 노말 신호 생성부(422)의 상세한 구성은 어디까지나 하나의 실시예일 뿐이며, 어드레스 패드(460)를 통해 입력되는 어드레스 신호(ADDRESS)를 디코딩/인코딩한다는 점을 제외하면, 실제 반도체 메모리 장치에서는 얼마든지 다른 방식으로 구현될 수 있다.
테스트 입력부(420)의 구성요소 중 테스트 노말 적용부(424)는, 테스트 적용모드에 진입한 상태에서 테스트 셋팅신호(TMSET, TMRESET) 중 테스트 셋신호(TMSET)에 응답하여 테스트 노말 신호(TCM<0:6>, TANL<0:7>)를 테스트 동작신호(TM)로서 출력한다.
테스트 노말 적용부(424)의 구성요소 중 테스트 코드 출력부(4242)는, 테스트 노말 신호 생성부(422)에서 테스트 노말 신호(TCM<0:6>, TANL<0:7>)가 생성되는 것을 입력받아 래치부(4824)에 저장한다.
테스트 노말 적용부(424)의 구성요소 중 테스트 동작신호 출력부(4244)는, 테스트 노말 신호 생성부(422)에서 테스트 셋팅신호(TMSET)가 생성되는 것을 입력받아 테스트 적용모드에 진입한 상태에서 래치부(4824)의 동작을 제어한다.
내부회로(440)는, 테스트 동작신호(TM)에 응답하여 설정된 테스트 동작을 수행한다.
참고로, 도면에서는 하나의 내부회로가 하나의 테스트 동작신호(TM)에 응답하여 테스트 동작을 수행하는 것처럼 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐 실제로는 다수의 내부회로(440)가 반도체 메모리 장치 내부에 포함되고, 각각의 내부회로(440)에 테스트 동작을 수행하기 위한 다수의 테스트 동작신호(TM)가 사용된다. 즉, 도면에서는 일련의 어드레스 신호(ADDRESS) 또는 일련의 데이터 신호(DATA)를 입력받아 하나의 테스트 동작신호(TM)를 생성하는 구성이 개시되어 있는데, 이는 일련의 어드레스 신호(ADDRESS) 또는 일련의 데이터 신호(DATA)를 입력받아 다수의 테스트 신호(TM) 중 어느 하나의 신호에 대한 활성화여부를 결정하는 동작을 간략화하여 도시하였기 때문이다. 따라서, 실제 반도체 메모리 장치에는 테스트 입력부(420)와 같은 회로가 다수개 포함되어 일련의 어드레스 신호(ADDRESS) 또는 일련의 데이터 신호(DATA)를 공통으로 입력받고, 일련의 어드레스 신호(ADDRESS) 또는 일련의 데이터 신호(DATA)가 입력될 때마다 그 값에 따라 다수의 테스트 신호(TM) 중 일부 신호를 활성화시키고 나머지 신호는 비활성화시키는 방식으로 동작하게 된다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 구성요소 중 래치부의 상세한 구성을 도시한 회로도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 구성요소 중 테스트 퍼블릭 입력부(480)에 포함된 테스트 퍼블릭 신호 생성부(482)의 구성요소 중 래치부(4824)의 상세한 구성을 알 수 있다.
구체적으로, 래치부(4824)는, 내부의 래치(48244, 48246) 및 SR 래치(48242)를 구비한다.
먼저, 내부의 래치(48244, 48246)는, 동작모드에 따라 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>) 또는 테스트 노말 신호(TCM<0:6>, TANL<0:7>)를 선택적으로 입력받아 저장한다. 즉, 내부의 래치(48244, 48246)는, 테스트 퍼블릭 모드에 진입한 상태에서 직병렬변환부(4822)에서 병렬로 출력되는 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)를 입력받아 저장한다. 또한, 내부의 래치(48244, 48246)는, 테스트 적용모드에 진입한 상태에서 테스트 노말 입력부(420)에서 생성되는 테스트 노말 신호(TCM<0:6>, TANL<0:7>)를 입력받아 저장한다.
그리고, SR 래치(48242)는, 동작모드에 따라 테스트 셋팅신호(TMSET, TMRESET) 또는 입력완료펄스(TDIN_P)에 선택적으로 응답하여 내부의 래치(48244, 48246)에 저장된 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>) 또는 테스트 노말 신호(TCM<0:6>, TANL<0:7>)를 테스트 동작신호(TM)로서 출력한다. 즉, SR 래치(48242)는, 테스트 적용모드에 진입한 상태에서 테스트 노말 입력부(420)에서 생성되는 테스트 셋팅신호(TMSET, TMRESET) 중 테스트 초기화신호(TMRESET)에 응답하여 초기화된다. 또한, SR 래치(48242)는, 테스트 적용모드에 진입한 상태에서 테스트 노말 입력부(420)에서 생성되는 테스트 셋팅신호(TMSET, TMRESET) 중 테스트 셋신호(TMSET)에 응답하여 내부의 래치(48244, 48246)에 저장된 테스트 노말 신호(TCM<0:6>, TANL<0:7>)를 테스트 동작신호(TM)로서 출력한다. 또한, SR 래치(48242)는, 테스트 퍼블릭 모드에 진입한 상태에서 펄스 생성부(4842)에서 생성되는 입력완료펄스(TDIN_P)에 응답하여 내부의 래치(48244, 48246)에 저장된 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)를 테스트 동작신호(TM)로서 출력한다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 동작 중 테스트 퍼블릭 모드의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 6을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로에서 테스트 퍼블릭 모드의 동작은, MRS 커맨드(MRSCMD)에 응답하여 테스트 퍼블릭 모드신호(PUB_TMRS)를 활성화시키면서 시작된다.
테스트 퍼블릭 모드신호(PUB_TMRS)가 활성화된 테스트 퍼블릭 모드 진입구간에서 라이트 커맨드(WTCMD)에 응답하여 데이터 패드(470)를 통해 데이터 신호(DATA - Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7)가 입력된다. 이렇게, 입력된 데이터 신호(DATA - Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7)는 직렬입력이 모두 종료된 시점에서 병렬화되어 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)로서 래치된다. 이때, 도면에서는 라이트 커맨드(WTCMD)에 응답하여 인가되는 데이터 신호(DATA - Q0, Q1, Q2, Q3, Q4, Q5, Q6, Q7)의 개수가 8개인 것으로 도시되어 있지만, 이는, 어디까지나 설명의 편의를 위한 것으로서, 실제로는 더 많거나 더 적은 개수의 데이터 신호(DATA)가 입력될 수 있다. 또한, 도면에서는 하나의 데이터 패드(470)를 통해 입력되는 것으로 도시되어 있지만, 이는, 어디까지나 설명의 편의를 위한 것으로서, 실제로는 더 많은 개수의 데이터 패드(470)를 사용하는 것도 가능하다.
또한, 데이터 패드(470)를 통해 직렬로 입력되는 데이터 신호(DATA)는 직병렬 동작을 통해 병렬화되는 방식을 통해 어드레스 패드(460)를 통해 입력되는 어드레스 신호(ADDRESS)보다 더 많은 비트를 손쉽게 입력받는 것이 가능하므로, 도면에 도시된 것처럼 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)를 상위 신호(PUB_TCM<0:6>)와 하위 신호(PUB_TANL<0:7>)를 구분하여 입력받지 않고 한 번에 입력받는 것이 가능하다.
라이트 커맨드(WTCMD)에 응답하여 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)가 모두 입력되어 래치된 이후 설정된 시간, 예컨대, 클록(CLOCK)의 한주기(1tck)만큼의 시간이 흐른 시점에서 입력완료펄스(TDIN_P)가 토글링한다. 이렇게, 입력완료펄스(TDIN_P)가 토글링하는 시점에서 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)에 응답하여 테스트 동작신호(TM)의 활성화여부가 결정된다.
테스트 퍼블릭 모드에 진입한 상태에서 테스트 동작신호(TM)의 활성화여부가 결정된 후 MRS 커맨드(MRSCMD)에 응답하여 테스트 퍼블릭 모드신호(PUB_TMRS)를 비활성화시키면서 테스트 퍼블릭 모드에서 탈출하여 테스트 적용모드에 진입하게 된다. 이때, 테스트 퍼블릭 모드 진입한 상태에서 그 활성화여부가 결정되었던 테스트 동작신호(TM)는 테스트 퍼블릭 모드에서 탈출하여 테스트 적용모드에 진입한 이후에도 그 값을 그대로 유지한다. 따라서, 테스트 퍼블릭 모드에 진입한 상태에서 그 활성화여부가 결정되었던 테스트 동작신호(TM)는 테스트 적용모드에 진입한 상태에서 수행되는 내부회로(440)에 대한 테스트 동작에 영향을 미칠 수 있다.
참고로, 테스트 퍼블릭 모드에 진입한 상태에서 데이터 패드(470)를 통해 입력되는 데이터 신호(DATA)를 테스트 동작을 위한 신호로 사용가능한 이유는, 테스트 퍼블릭 모드에서는 반도체 메모리 장치의 데이터 입/출력 동작이 발생하지 않기 때문이다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, MRS 코드를 사용하여 테스트 모드 동작을 수행하는 반도체 메모리 장치에 있어서, MRS 코드를 입력받을 때, 어드레스 패드(460)를 사용할 뿐만 아니라 데이터 패드(470)를 사용할 수도 있다.
특히, 데이터 패드(470)를 통해 MRS 코드를 입력받을 때, 라이트 커맨드(WTCMD)와 같이 반도체 메모리 장치에서 일반적으로 사용되는 프로토콜을 사용하므로, 반도체 메모리 장치 외부에서 테스트 동작을 위해 별도의 스펙(SPEC.)이 정의될 필요가 없다.
따라서, 테스트 퍼블릭 모드로의 진입방법과 데이터 입력 동작을 통한 간단한 테스트 코드만 제공된다면, 외부의 반도체 컨트롤러나 사용자에서도 손쉽게 반도체 메모리 장치의 테스트 모드 동작을 수행하는 것이 가능하다. 특히, 반도체 메모리 장치에서 일반적으로 사용되는 데이터 입/출력 프로토콜을 이용하기 때문에 패키지되어 실장에 배치된 반도체 메모리 장치의 경우에서도 손쉽게 테스트 동작을 수행하는 것이 가능하다.
도 7은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 구성요소 중 직병렬변환부의 구성을 상세히 도시한 블록 다이어그램이다.
도 7을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로의 구성요소 중 테스트 퍼블릭 신호 생성부(482)에 포함된 직병렬변환부(4822)는, 직렬-병렬 변환부(48222)와, 제1 선택부(48224), 및 제2 선택부(48226)를 포함한다.
여기서, 직렬-병렬 변환부(48222)는, 라이트 커맨드(WTCMD)에 응답하여 데이터 패드(470)를 통해 직렬로 입력되는 데이터 신호(DATA)를 병렬화된 데이터(PDATA<0>, PDATA<1>, PDATA<2>, ... , PDATA<N>)를 출력한다.
그리고, 제1 선택부(48224)는, 테스트 퍼블릭 모드신호(PUB_TMRS)에 응답하여 병렬화된 데이터(PDATA<0>, PDATA<1>, PDATA<2>, ... , PDATA<N>)를 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)로서 출력한다. 즉, 제1 선택부(48224)는, 테스트 퍼블릭 모드신호(PUB_TMRS)가 활성화되어 테스트 퍼블릭 모드의 진입하는 구간에서 병렬화된 데이터(PDATA<0>, PDATA<1>, PDATA<2>, ... , PDATA<N>)를 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)로서 출력한다. 반대로, 제1 선택부(48224)는, 테스트 퍼블릭 모드신호(PUB_TMRS)가 비활성화되어 테스트 퍼블릭 모드에서 탈출하는 구간에서 병렬화된 데이터(PDATA<0>, PDATA<1>, PDATA<2>, ... , PDATA<N>)의 입력과 상관없이 테스트 퍼블릭 신호(PUB_TCM<0:6>, PUB_TANL<0:7>)를 출력하지 않는다.
그리고, 제2 선택부(48226)는, 테스트 퍼블릭 모드신호(PUB_TMRS)의 위상을 반전한 신호(PUB_TMRSB)에 응답하여 병렬화된 데이터(PDATA<0>, PDATA<1>, PDATA<2>, ... , PDATA<N>)를 글로벌 데이터(GIO_DATA<0>, GIO_DATA<1>, GIO_DATA<2>, ..., GIO_DATA<N>)로서 출력한다. 이때, 글로벌 데이터(GIO_DATA<0>, GIO_DATA<1>, GIO_DATA<2>, ..., GIO_DATA<N>)는 글로벌 라인(GIO<0>, GIO<1>, GIO<2>, ..., GIO<N>)을 통해 코어영역(490)으로 전달되어 저장된다. 즉, 제2 선택부(48226)는, 테스트 퍼블릭 모드신호(PUB_TMRS)가 활성화되어 테스트 퍼블릭 모드의 진입하는 구간에서 병렬화된 데이터(PDATA<0>, PDATA<1>, PDATA<2>, ... , PDATA<N>)의 입력과 상관없이 글로벌 데이터(GIO_DATA<0>, GIO_DATA<1>, GIO_DATA<2>, ..., GIO_DATA<N>)를 출력하지 않는다. 반대로, 제1 선택부(48224)는, 테스트 퍼블릭 모드신호(PUB_TMRS)가 비활성화되어 테스트 퍼블릭 모드에서 탈출하는 구간에서 병렬화된 데이터(PDATA<0>, PDATA<1>, PDATA<2>, ... , PDATA<N>)를 글로벌 데이터(GIO_DATA<0>, GIO_DATA<1>, GIO_DATA<2>, ..., GIO_DATA<N>)로서 출력한다.
도 8은 도 4에 도시된 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로에 더 포함될 수 있는 커맨드 선택부를 포함하여 도시한 블록 다이어그램이다.
도 8을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서 MRS 코드를 사용하여 테스트 모드 동작을 수행하는 회로에는, 커맨드 선택부(495)가 더 포함될 수 있다.
먼저, 커맨드 선택부(495)는, 테스트 퍼블릭 모드신호(PUB_TMRS)에 응답하여 커맨드 패드(450)를 통해 입력되는 라이트 커맨드(WTCMD)를 선택적으로 퍼블릭 라이트 커맨드(PUB_WTCMD)로서 직병렬변환부(4822)에 전달하거나 노말 라이트 커맨드(NM_WTCMD)로서 코어영역(490)에 전달한다.
즉, 커맨드 선택부(495)는, 테스트 퍼블릭 모드신호(PUB_TMRS)가 활성화되어 테스트 퍼블릭 모드의 진입하는 구간에서 라이트 커맨드(WTCMD)를 퍼블릭 라이트 커맨드(PUB_WTCMD)로서 직병렬변환부(4822)에 전달하고, 이때에는, 노말 라이트 커맨드(NM_WTCMD)를 생성하지 않는다. 따라서, 테스트 퍼블릭 모드의 진입하는 구간에서 코어영역(490)은, 도 7에 도시된 직병렬변환부(4822)의 구성으로 인해 글로벌 데이터(GIO_DATA<0>, GIO_DATA<1>, GIO_DATA<2>, ..., GIO_DATA<N>)를 입력받지 않을 뿐만 아니라, 커맨드 선택부(495)의 동작으로 인해 노말 라이트 커맨드(NM_WTCMD)도 전달받지 않는다. 즉, 테스트 퍼블릭 모드의 진입하는 구간에서 코어영역(490)은, 완벽하게 아무런 동작도 수행하지 않는 것이 가능하다.
반대로, 커맨드 선택부(495)는, 테스트 퍼블릭 모드신호(PUB_TMRS)가 비활성화되어 테스트 퍼블릭 모드에서 탈출하는 구간에서 라이트 커맨드(WTCMD)를 노말 라이트 커맨드(NM_WTCMD)로서 코어영역(490)에 전달하고, 이때에는, 퍼블릭 라이트 커맨드(PUB_WTCMD)를 생성하지 않는다. 따라서, 테스트 퍼블릭 모드에서 탈출하는 구간에서 코어영역(490)은, 도 7에 도시된 직병렬변환부(4822)의 구성으로 인해 글로벌 데이터(GIO_DATA<0>, GIO_DATA<1>, GIO_DATA<2>, ..., GIO_DATA<N>)를 입력받을 뿐만 아니라, 커맨드 선택부(495)의 동작으로 인해 노말 라이트 커맨드(NM_WTCMD)도 전달받는다. 즉, 테스트 퍼블릭 모드에서 탈출하는 구간에서 코어영역(490)은, 정상적인 데이터 쓰기 동작이 수행된다.
전술한 설명과 같이 커맨드 선택부(495)는, 도 7에 도시된 직병렬변환부(4822)의 동작을 보조하기 위한 구성요소로서 사용될 수 있지만, 설계자의 선택에 따라 사용되지 않을 수도 있다. 이는, 직병렬변환부(4822)의 동작만으로도 테스트 퍼블릭 모드의 진입/탈출 여부에 따라 데이터 신호(DATA)의 입력이 제어될 수 있기 때문이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 데이터 패드(470)를 통해 데이터 신호(DATA)를 입력받기 위해 라이트 커맨드(WTCMD)를 이용하는 방법을 설명하였는데, 이는, 설명의 편의를 위해 한정된 것으로서, 라이트 커맨드(WTCMD) 뿐만 아니라 리드 커맨드나 액티브 커맨드와 같이 반도체 메모리 장치에서 일반적으로 사용되는 다른 커맨드를 사용하는 것도 얼마든지 가능하다.
또한, 전술한 실시예에서 MRS 코드의 비트수가 7비트(<0:6>) 또는 8비트(<0:7>) 등으로 한정되는 표현이 포함되었는데, 이는, 설명의 편의를 위한 것으로서, 더 많은 비트나 더 적은 비트로 MRS 코드의 비트수가 표현되는 것도 얼마든지 가능하다.
또한, 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
200, 400 : 동작 제어부 220 : 테스트 입력부
240, 440 : 내부회로 420 : 테스트 노말 입력부
480 : 테스트 퍼블릭 입력부 222 : 테스트 신호 생성부
224 : 테스트 적용부 422 : 테스트 노말 신호 생성부
424 : 테스트 노말 적용부
482 : 테스트 퍼블릭 신호 생성부
484 : 테스트 퍼블릭 적용부

Claims (20)

  1. 제1 설정된 커맨드 및 어드레스 패드를 통해 입력되는 신호에 응답하여 테스트 퍼블릭 모드 및 테스트 적용모드의 진입/탈출을 제어하기 위한 동작 제어부;
    상기 테스트 적용모드에서 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호를 테스트 동작신호로서 입력받는 테스트 노말 입력부;
    상기 테스트 퍼블릭 모드에서 제2 설정된 커맨드에 응답하여 데이터 패드를 통해 입력되는 신호를 상기 테스트 동작신호로서 입력받는 테스트 퍼블릭 입력부; 및
    상기 테스트 적용모드에서 상기 테스트 동작신호에 응답하여 설정된 테스트 동작을 수행하는 내부회로
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 동작 제어부는,
    파워 업 이후 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호가 설정된 제1 값을 가질 때 상기 테스트 적용모드에 진입하고,
    상기 테스트 적용모드 진입구간에서 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호가 설정된 제2 값을 가질 때 상기 테스트 적용모드에서 탈출 후 상기 테스트 퍼블릭 모드에 진입하며,
    상기 테스트 퍼블릭 모드 진입구간에서 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호가 설정된 제3 값을 가질 때 상기 테스트 퍼블릭 모드에서 탈출 후 상기 테스트 적용모드에 진입하고,
    상기 테스트 적용모드 진입구간에서 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호가 설정된 제4 값을 가질 때 상기 테스트 적용모드에서 탈출하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 테스트 퍼블릭 입력부는,
    상기 테스트 퍼블릭 모드에서 상기 제2 설정된 커맨드에 응답하여 상기 데이터 패드를 통해 입력되는 신호에 응답하여 테스트 퍼블릭 신호를 생성하는 퍼블릭 신호 생성부; 및
    상기 테스트 퍼블릭 모드에서 상기 퍼블릭 신호 생성부의 동작이 종료되는 시점으로부터 설정된 시간이 흐른 시점에서 상기 테스트 퍼블릭 신호를 상기 테스트 동작신호로서 출력하는 테스트 퍼블릭 적용부를 구비하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 퍼블릭 신호 생성부는,
    상기 테스트 퍼블릭 모드에서 상기 제2 설정된 커맨드에 응답하여 상기 데이터 패드를 통해 직렬로 입력되는 신호를 병렬화하여 상기 테스트 퍼블릭 신호를 생성하는 직병렬변환부; 및
    상기 직병렬변환부에서 병렬로 출력되는 상기 테스트 퍼블릭 신호를 래치하기 위한 래치부를 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 테스트 퍼블릭 적용부는,
    테스트 퍼블릭 모드에서 상기 데이터 패드를 통해 직렬로 입력되는 신호가 상기 직병렬변환부에 모두 입력된 후 상기 설정된 시간이 흐른 시점에서 토글링하는 입력완료펄스를 생성하는 펄스 생성부; 및
    상기 입력완료펄스가 토글링하는 것에 응답하여 상기 래치부에 래치된 상기 테스트 퍼블릭 신호를 상기 테스트 동작신호로서 출력하는 테스트 퍼블릭 출력부를 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 테스트 노말 입력부는,
    상기 테스트 적용모드에서 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호에 따라 선택적으로 테스트 노말 신호 또는 테스트 셋팅신호를 생성하는 노말 신호 생성부; 및
    상기 테스트 적용모드에서 상기 테스트 셋팅신호에 응답하여 상기 테스트 노말 신호를 상기 테스트 동작신호로서 출력하는 테스트 노말 적용부를 구비하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 노말 신호 생성부는,
    상기 테스트 적용모드에서 첫 번째로 인가되는 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호에 응답하여 상기 테스트 노말 신호를 생성하고,
    상기 테스트 적용모드에서 두 번째 인가되는 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호에 응답하여 상기 테스트 셋팅신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 테스트 노말 적용부는,
    상기 노말 신호 생성부에서 상기 테스트 노말 신호가 생성되는 것을 입력받아 상기 래치부에 저장하고,
    상기 노말 신호 생성부에서 상기 테스트 셋팅신호가 생성되는 것에 응답하여 상기 래치부에 래치된 상기 테스트 노말 신호를 상기 테스트 동작신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 설정된 커맨드는,
    MRS(Mode Register Set) 커맨드인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 제2 설정된 커맨드는,
    라이트 커맨드인 것을 특징으로 하는 반도체 메모리 장치.
  11. 파워 업 이후 제1 설정된 커맨드에 응답하여 어드레스 패드를 통해 입력되는 신호에 따라 테스트 적용모드에 진입하는 테스트 준비단계;
    상기 테스트 준비단계 이후 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호에 따라 상기 테스트 적용모드에서 탈출 후 테스트 퍼블릭 모드에 진입하는 테스트 퍼블릭 준비단계;
    상기 테스트 퍼블릭 준비단계 이후 제2 설정된 커맨드에 응답하여 데이터 패드를 통해 입력되는 신호를 테스트 동작신호로서 입력받는 테스트 퍼블릭 입력단계;
    상기 테스트 퍼블릭 입력단계 이후 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호에 따라 상기 테스트 퍼블릭 모드에서 탈출 후 상기 테스트 적용모드에 진입하는 테스트 퍼블릭 적용단계; 및
    상기 테스트 퍼블릭 적용단계 이후 상기 테스트 동작신호에 응답하여 설정된 테스트 동작을 내부회로에 적용하는 제1 테스트 동작단계
    를 포함하는 반도체 메모리 장치의 동작방법.
  12. 제11항에 있어서,
    상기 테스트 준비단계 이후 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호를 테스트 동작신호로서 입력되는 테스트 노말 입력단계; 및
    상기 테스트 노말 입력단계 이후 상기 테스트 동작신호에 응답하여 설정된 테스트 동작을 내부회로에 적용하는 제2 테스트 동작단계를 더 포함하는 반도체 메모리 장치의 동작방법.
  13. 제12항에 있어서,
    상기 테스트 퍼블릭 입력단계는,
    상기 테스트 퍼블릭 준비단계 이후 상기 제2 설정된 커맨드에 응답하여 상기 데이터 패드를 통해 입력되는 신호에 따라 테스트 퍼블릭 신호를 생성하는 단계; 및
    상기 테스트 퍼블릭 신호의 생성이 종료되는 시점으로부터 설정된 시간이 흐른 시점에서 상기 테스트 퍼블릭 신호를 상기 테스트 동작신호로서 출력하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  14. 제13항에 있어서,
    상기 테스트 퍼블릭 신호를 생성하는 단계는,
    상기 테스트 퍼블릭 준비단계 이후 제2 설정된 커맨드에 응답하여 상기 데이터 패드를 통해 직렬로 입력되는 신호를 병렬화하여 상기 테스트 퍼블릭 신호를 생성하는 단계; 및
    상기 병렬화되어 출력되는 상기 테스트 퍼블릭 신호를 래치하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  15. 제14항에 있어서,
    상기 테스트 동작신호로서 출력하는 단계는,
    상기 테스트 퍼블릭 신호를 생성하는 단계에서 상기 데이터 패드를 통해 직렬로 입력되는 신호가 모두 인가된 후 상기 설정된 시간이 흐른 시점에서 토글링하는 입력완료펄스를 생성하는 단계; 및
    상기 입력완료펄스가 토글링하는 것에 응답하여 상기 래치하는 단계에서 래치된 상기 테스트 퍼블릭 신호를 상기 테스트 동작신호로서 출력하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  16. 제13항에 있어서,
    상기 테스트 노말 입력단계는,
    상기 테스트 준비단계 이후 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호에 따라 선택적으로 테스트 노말 신호 또는 테스트 셋팅신호를 생성하는 단계; 및
    상기 테스트 셋팅신호에 응답하여 상기 테스트 노말 신호를 상기 테스트 동작신호로서 출력하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  17. 제16항에 있어서,
    상기 선택적으로 테스트 노말 신호 또는 테스트 셋팅신호를 생성하는 단계는,
    상기 테스트 준비단계 이후 첫 번째로 인가되는 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호에 따라 상기 테스트 노말 신호를 생성하는 단계; 및
    상기 테스트 준비단계 이후 두 번째로 인가되는 상기 제1 설정된 커맨드에 응답하여 상기 어드레스 패드를 통해 입력되는 신호에 따라 상기 테스트 셋팅신호를 생성하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  18. 제17항에 있어서,
    상기 테스트 동작신호로서 출력하는 단계는,
    상기 테스트 노말 신호를 생성하는 단계에서 생성되는 상기 테스트 노말 신호를 래치하는 단계; 및
    상기 테스트 셋팅신호를 생성하는 단계에서 생성되는 상기 테스트 셋팅신호에 응답하여 상기 래치하는 단계에서 래치된 상기 테스트 노말 신호를 상기 테스트 동작신호로서 출력하는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  19. 제11항에 있어서,
    상기 제1 설정된 커맨드는,
    MRS(Mode Register Set) 커맨드인 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  20. 제11항에 있어서,
    상기 제2 설정된 커맨드는,
    라이트 커맨드인 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10460823B2 (en) 2017-12-21 2019-10-29 SK Hynix Inc. Test control circuit, semiconductor memory apparatus and semiconductor system using the test control circuit
US10914786B2 (en) 2017-10-30 2021-02-09 SK Hynix Inc. Test mode set circuit and method of semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI524080B (zh) * 2014-01-29 2016-03-01 新唐科技股份有限公司 應用於積體電路的運作記錄電路及其運作方法
KR102300890B1 (ko) * 2015-06-17 2021-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4125492B2 (ja) * 2001-02-01 2008-07-30 株式会社日立製作所 半導体集積回路装置とテスト方法及び半導体集積回路装置の製造方法
KR100493028B1 (ko) 2002-10-21 2005-06-07 삼성전자주식회사 반도체 메모리 장치에서 ｍｒｓ 코드를 생성하는 회로 및상기 ｍｒｓ 코드를 생성하는 방법
KR100851914B1 (ko) * 2006-12-27 2008-08-12 주식회사 하이닉스반도체 반도체 장치
JP5029205B2 (ja) * 2007-08-10 2012-09-19 富士通セミコンダクター株式会社 半導体メモリ、半導体メモリのテスト方法およびシステム
KR100977718B1 (ko) * 2008-11-06 2010-08-24 주식회사 하이닉스반도체 반도체 장치
KR101124293B1 (ko) * 2009-12-28 2012-03-28 주식회사 하이닉스반도체 테스트 모드 신호 생성장치 및 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10914786B2 (en) 2017-10-30 2021-02-09 SK Hynix Inc. Test mode set circuit and method of semiconductor device
US10460823B2 (en) 2017-12-21 2019-10-29 SK Hynix Inc. Test control circuit, semiconductor memory apparatus and semiconductor system using the test control circuit
US11004531B2 (en) 2017-12-21 2021-05-11 SK Hynix Inc. Test control circuit, semiconductor memory apparatus and semiconductor system using the test control circuit

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