JP2004095028A - メモリのテスト回路 - Google Patents
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Abstract
【課題】必要最低限のテスト用外部端子と回路追加により、テスト内容が変更可能なメモリのテスト回路を実現する。
【解決手段】被テストメモリのＣＳ信号、アドレス信号、データ信号、Ｒ／Ｗ信号を生成する各信号生成回路と、これらの信号生成回路の制御データを発生するテスト設定制御回路を備える。信号生成回路及びテスト設定制御回路はシフトレジスタを備えており、これらのシフトレジスタに制御データやテストデータが外部端子よりシリアルに入力される。
【選択図】 図１
【解決手段】被テストメモリのＣＳ信号、アドレス信号、データ信号、Ｒ／Ｗ信号を生成する各信号生成回路と、これらの信号生成回路の制御データを発生するテスト設定制御回路を備える。信号生成回路及びテスト設定制御回路はシフトレジスタを備えており、これらのシフトレジスタに制御データやテストデータが外部端子よりシリアルに入力される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリのテスト回路に係り、特にメモリとロジック部が１つの半導体チップに混載された半導体集積回路のメモリのテスト回路に関するものである。
【０００２】
【従来の技術】
近年、ＡＳＩＣやマイクロプロセッサ等のロジック部にメモリを混載したＬＳＩが種々提案されている。この種のＬＳＩにおいてメモリの通常動作は、ロジック部からの信号により制御され、例えばロジック部から読み出し命令が出されると、メモリは選択されたアドレスのデータをロジック部に出力する。同様にメモリは選択されたアドレスのデータをロジック部に出力する。この種のＬＳＩにおいて、複雑なロジック部を介してメモリのテストを行うことは実用的ではないため、メモリのテストを行うための専用のテスト回路が種々提案されている。
【０００３】
図１０は従来のメモリのテスト回路の構成を示す図である（例えば、特許文献１参照。）。図１０において、２１１はメモリのテストの対象であるメモリ回路であり、複数のデータ入力端子ＤＩおよび複数のデータ出力端子ＤＯを有している。２１２は外部入力端子ＮＩを有する内部ロジック回路、２１３，２１４はそれぞれセレクタであり、テストモード端子ＴＥＳＴからの切替制御信号によって入力端子Ａ，Ｂを切替える。
【０００４】
次に動作について説明する。通常のデータを書き込む場合には、テストモード端子ＴＥＳＴからの切替制御信号によってセレクタ２１３，２１４はいずれも入力端子Ａを選択する。通常のデータは外部入力端子ＮＩから入力され、内部ロジック回路２１２，セレクタ２１３を介してデータ入力端子ＤＩからメモリ回路２１１に書きこまれる。また、通常のデータを読み出す場合には、メモリ回路２１１のデータ出力端子ＤＯから内部ロジック回路２１２，セレクタ２１４を介して外部出力端子ＯＵＴへ出力される。
【０００５】
テストデータを書き込む場合には、テストモード端子ＴＥＳＴからの切替制御信号によってセレクタ２１３，２１４はいずれも入力端子Ｂを選択する。テストデータはテスト入力端子ＴＩから入力され、セレクタ２１３を介してデータ入力端子ＤＩからメモリ回路２１１に書き込まれる。また、テストデータを読み出す場合には、メモリ回路２１１のデータ出力端子ＤＯからセレクタ２１４を介して外部出力端子ＯＵＴへ出力される。
【０００６】
このような従来のメモリのテスト回路は、メモリのテストを行う際にはセレクタ２１３，２１４を切替制御することによって、内部ロジック回路２１２を介さずにメモリ回路２１１単体のメモリのテストを行うことができる。
【０００７】
他のメモリのテスト回路の従来技術として、組み込自己テスト回路（ＢＩＳＴ回路）として知られているものが有る。上述したメモリのテスト回路がテストパタンの発生及び出力データの解析を全て外部のテスタにて行うものであったのに対して、ＢＩＳＴ回路においては、テストパタン生成器とテスト結果解析器とを備えており、外部のテスタにはテストの判定結果のみが出力される。従って、ＢＩＳＴ回路では、ＬＳＩに必要なテスト用端子の数が少数ですむという長所がある。
【０００８】
しかしながら、一般的なＢＩＳＴ回路では、メモリテスト回路内部にシーケンサを持ち、そのシーケンサがテスト内容を制御するためテスト内容が固定されており、ＬＳＩの設計後にテスト内容を変更することが不可能である。
【０００９】
そこで、ＬＳＩの設計後にもテスト内容の変更を可能にする手法として、プロブラマブルなＢＩＳＴ回路というものが考えられている。図１１は一般的に考えられるプログラマブルなＢＩＳＴ回路の構成図である。ＲＡＭテスト命令用メモリ１０２ には、外部入力端子よりテスト内容を生成するためのアルゴリズムを表現したプログラムデータ１０１が入力されて記憶される。ＲＡＭテスト制御回路１０３は、テストモード設定信号ＴＥＳＴが所定の論理になるとテストモードに設定され、ＲＡＭテストクロックＣＬＫに同期して動作し、アドレス指定信号１０６をＲＡＭテスト命令用メモリ１０２に与え、ＲＡＭテスト命令用メモリ １０２より順次プログラムデータ１０７を読み出す。
【００１０】
テストパタン生成器１１０は、ＲＡＭテスト制御回路１０３から出力される制御信号１０８に応じてそのプログラムデータに対応したテストパタンデータ１１１を順次発生させる。テストパタンデータ１１１は、セレクタ１１４により通常動作時の信号１１５と切り替えられ、被テストメモリ１１６への入力データとして選択される。
【００１１】
このようなプログラマブルなＢＩＳＴ回路では、ＲＡＭテスト命令用メモリに保持されているプログラムデータを変更することで、任意のＲＡＭテストを実行することが可能である。また、ＲＡＭテスト命令メモリによる面積増加を避けるために、ＲＡＭテスト命令メモリの代わりに、ＬＳＩ内部のスキャンパスレジスタを代用した手法が提案されている（例えば、特許文献２参照。）。
【００１２】
【特許文献１】
特開２００２−４２４９３号公報（図５）
【特許文献２】
特開２００１−２９７５９８号公報（図１）
【００１３】
【発明が解決しようとする課題】
セレクタを切替制御して、内部ロジック回路を介さずにメモリ回路のテストを行う方法では、データ入力端子、データ出力端子の数だけテスト用端子が必要となる。従って、データ入力、データ出力のビット幅が大きい場合や複数のメモリが内蔵されている場合、多数のテスト用端子が必要となり実用的ではなくなるという欠点が有る。
【００１４】
一般的なＢＩＳＴ回路では、回路内部にシーケンサを持ち、そのシーケンサがテスト内容を制御するためテスト内容が固定されており、ＬＳＩの設計後にテスト内容を変更することが不可能である。一方、図１１に示すようなＢＩＳＴスト回路では、ＲＡＭテスト命令用メモリをＬＳＩ内部に組み込むことによる面積の増大や、ＲＡＭテスト命令用メモリ自信のテストも問題となる。特許文献２で提案されているＢＩＳＴ回路では、ＲＡＭテスト命令用メモリの追加による面積の増加は無いものの、ＲＡＭテスト命令用メモリの代用として使用するＬＳＩ内部のスキャンパスレジスタからプログラムを引き出すための信号線等による面積の増加とレイアウト時の配線性の悪化が問題となる。また、これらテスト回路はプログラムからテストパタンを生成するため、ＲＡＭテスト制御回路およびテストパタン発生器では、プログラムのデコード、ＲＡＭの制御信号の生成等を行なうための回路が必要となり回路規模が大きくなるという欠点が有る。
【００１５】
本発明は、上記のような課題を解決するためになされたものであり、必要最低限のテスト用外部端子と回路追加により、テスト内容が変更可能なメモリのテスト回路を実現することを目的とする。
【００１６】
【課題を解決するための手段】
本発明のメモリのテスト回路は、半導体集積回路にメモリと共に内蔵されるテスト回路において、前記メモリのテスト信号を生成するテスト信号生成回路と、前記テスト信号生成回路の制御を行う制御回路を有し、外部から入力される第１の制御信号に応じてテスト設定モードとテスト実行モードが切替えられ、前記テスト設定モードにおいて前記テスト信号生成回路へ入力される、テスト信号の初期データおよび前記テスト信号生成回路を制御するための制御データと、前記制御回路への制御データとが、同一の端子よりシリアルに入力されるように構成されている。
【００１７】
本発明では、外部から入力される第１の制御信号に応じてテスト設定モードとテスト実行モードが切替えられ、前記テスト設定モードにおいて前記テスト信号生成回路へ入力される、テスト信号の初期データおよび前記テスト信号生成回路を制御するための制御データと、前記制御回路への制御データとが、同一の端子よりシリアルに入力されるように構成されているので、少数の外部端子によりメモリのテスト内容を変更できる。
【００１８】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて本発明をさらに詳細に説明する。
【００１９】
図１は、本発明の実施形態例に係るメモリのテスト回路を備えるＬＳＩの構成を示すものである。本発明のメモリのテスト回路を適用したＬＳＩは、複数のＲＡＭ９１〜９ｍと、テスト回路５００を備えている。
【００２０】
テスト回路５００の出力６は、テスト時の各ＲＡＭ９１〜９ｍへの入力信号である、データ信号と、アドレス信号と、チップセレクト（ＣＳ）信号と、リードライト（Ｒ／Ｗ）信号であり、セレクタ４の入力の一方へ接続され、セレクタ４の入力のもう一方には通常動作時の各ＲＡＭ９１〜９ｍへの入力信号７として、データ信号とアドレス信号とＣＳ信号とＲ／Ｗ信号が接続される。
【００２１】
セレクタ４は、外部端子から入力されるテスト切替信号１により信号６と７を切り替え、その出力信号 ８は各ＲＡＭ９１〜９ｍへ入力される。ＣＳ信号により選択されたＲＡＭはＲ／Ｗ信号の値により、データの読み出しあるいは書き込みを行なう。
【００２２】
各ＲＡＭ９１〜９ｍの出力はテスト回路５００へも入力され、セレクタ５５０により選択したＲＡＭの出力データが、出力データ信号２としてＬＳＩから外部へ出力される。
【００２３】
テスト回路５００は、セレクタ４と、ＲＡＭのＣＳ信号を生成するＣＳ信号生成回路５１０と、ＲＡＭのアドレス信号を生成するアドレス信号生成回路５２０と、ＲＡＭへの書き込みデータを生成するデータ信号生成回路５３０と、ＲＡＭへのＲ／Ｗ信号を生成するＲ／Ｗ信号生成回路５４０と、選択されているＲＡＭからの出力信号をＣＳ信号により選択するセレクタ５５０と、ＲＡＭのＣＳ信号やアドレス信号やデータ信号の値等を制御するテスト設定制御回路５６０で構成される。テスト設定制御回路５６０には、ＬＳＩの制御端子からテスト制御信号３１〜３４が入力される。
【００２４】
本発明のテスト信号生成回路である、ＣＳ信号生成回路５１０、アドレス信号生成回路５２０、データ信号生成回路５３０、およびＲ／Ｗ信号生成回路５４０からの出力信号が各ＲＡＭへのテスト信号６としてセレクタ４へ出力される。
【００２５】
アドレス信号生成回路５２０はＲＡＭへのアドレス信号のインクリメント／デクリメント（Ｉｎｃ／Ｄｅｃ）を行なうＩｎｃ／Ｄｅｃ回路５２１とそれを制御（Ｉｎｃ又はＤｅｃを選択）するＩｎｃ／Ｄｅｃ制御回路５２２を備えている。
【００２６】
データ信号生成回路５３０はＲＡＭへの書き込みデータの反転／非反転を行なう反転／非反転回路５３１を備えている。
【００２７】
ＣＳ信号生成回路５１０、アドレス信号生成回路５２０、データ信号生成回路５３０、およびテスト設定制御回路５６０はシフトレジスタ（ＳＲ）を備えている。Ｉｎｃ／Ｄｅｃ制御回路５２２はレジスタ（Ｒ）を備えている。これらのＳＲおよびＲには、値をセットするデータとなるテスト制御信号３１が入力される。これらのＳＲ及びＲを構成するフリップフロップには、外部端子より入力されるテストリセット信号１２があらかじめ入力されることにより、初期値０がセットされている。
【００２８】
テスト設定制御回路５６０の構成例を図５に示す。テスト設定制御回路５６０は、ＣＳ信号生成回路５１０のＳＲとアドレス信号生成回路５２０のＳＲとデータ信号生成回路５３０のＳＲとＩｎｃ／Ｄｅｃ制御回路５２２のＲの選択、および、ＣＳ信号生成回路５１０とアドレス信号生成回路５２０とデータ信号生成回路５３０とＲ／Ｗ信号生成回路５４０の動作の制御を行なう。
【００２９】
図５において、信号５７０−５〜５７０−８は、それぞれ、ＣＳ信号生成回路５１０のＳＲと、アドレス信号生成回路５２０のＳＲと、Ｉｎｃ／Ｄｅｃ制御回路５２２のＲと、データ信号生成回路５３０のＳＲの選択信号である。選択信号５７０−５〜５７０−８は、ＳＲを構成する各フリップフロップ（Ｆ／Ｆ）の値をデコーダでデコードすることにより生成される。また、選択信号５７０−５〜５７０−８は、テスト制御信号３４を０、テスト制御信号３２を１とした時にアクティブになる。このＳＲの値の設定は、テスト制御信号３４を０、テスト制御信号３３を１にし、テスト制御信号３１をシリアル入力として、ＬＳＩの他のロジック部と共通の外部端子より入力されるクロック１１に同期して値をラッチすることで行なう。信号５７０−１〜 ５７０−４は、それぞれ、ＣＳ信号生成回路５１０と、アドレス信号生成回路５２０と、データ信号生成回路５３０と、Ｒ／Ｗ信号生成回路５４０の制御信号である。制御信号５７０−１〜５７０−４は、テスト制御信号３４を１とした時に有効になる。
【００３０】
ＣＳ信号生成回路５１０の構成例を図６に示す。この図は、ＲＡＭが４個である場合のものである。ＣＳ信号生成回路５１０は、ＣＳ信号生成回路５１０の ＳＲを構成するＦ／Ｆの値を元にＣＳ信号を生成する。ＳＲの値の設定は、テスト設定制御回路 ５６０のＳＲの値を設定した後、テスト制御信号３４を０、テスト制御信号３２を１にして選択信号５７０−５をアクティブにし、テスト制御信号３１をシリアル入力としてクロック１１に同期して値をラッチすることで行なう。ＣＳ信号生成回路５１０が出力するＣＳ信号６−５１０は、テスト制御信号３４を１にして制御信号５７０−１をアクティブにすることで出力される。
【００３１】
アドレス信号生成回路５２０の構成例を図７に示す。この図は、アドレス線が４ビット幅である場合のものである。アドレス信号生成回路５２０は、アドレス信号生成回路５２０のＳＲの値を元にアドレス信号を生成する。初期アドレス値となるＳＲの値の設定は、テスト設定制御回路５６０のＳＲの値を設定した後、テスト制御信号３４を０、テスト制御信号３２を１にして選択信号５７０−６をアクティブにし、テスト制御信号３１をシリアル入力としてクロック１１に同期して値をラッチすることで行なう。アドレス信号生成回路５２０のＳＲは、初期アドレスを設定する選択信号５７０−６がアクティブの期間のみ、ＳＲを構成する各Ｆ／Ｆをシフトレジスタ接続し、テスト実行時にはＩｎｃ／Ｄｅｃ５２１から出力されるアドレス信号をこれらの各フリップフロップにパラレルに書き込むためのセレクタを備えている。
【００３２】
Ｉｎｃ／Ｄｅｃ制御回路５２２は、Ｉｎｃ／Ｄｅｃ制御回路５２２のレジスタ（Ｒ）の値を元にＩｎｃ／Ｄｅｃ制御信号を生成し、この値を元にＩｎｃ／Ｄｅｃ回路５２１はＩｎｃとＤｅｃを切り替える。Ｒの値の設定は、テスト設定制御回路５６０のＳＲの値を設定した後、テスト制御信号３４を０、テスト制御信号３２を１にして選択信号５７０−７をアクティブにし、テスト制御信号３１を入力としてクロック１１に同期して値をラッチすることで行なう。
【００３３】
アドレス信号生成回路５２０が出力するアドレス信号６−５２０はＳＲの各フリップフロップの値が出力される。Ｉｎｃ／Ｄｅｃ回路５２１にはアドレス信号６−５２０が入力され、Ｉｎｃ／Ｄｅｃ回路５２１はアドレス信号６−５２０をＩｎｃ／Ｄｅｃして出力する。また、テスト制御信号３４を１、テスト制御信号３３を１にして 制御信号５７０−２がアクティブになった時に、Ｉｎｃ／Ｄｅｃ回路５２１の出力がアドレス信号生成回路５２０のＳＲの各フリップフロップにパラレルに書き込まれる（アドレス信号のＩｎｃ／Ｄｅｃを行なう）。制御信号５７０−２がアクティブではない時はアドレス信号生成回路５２０のＳＲの値（アドレス信号）は変化しない。
【００３４】
データ信号生成回路５３０の構成例を図８に示す。この図は、データ線が４ビット幅である場合のものである。データ信号生成回路５３０は、データ信号生成回路５３０のＳＲの各Ｆ／Ｆの値を元にＲＡＭへの書き込みデータとなるデータ信号を生成する。ＳＲの値の設定は、テスト設定制御回路５６０のＳＲの値を設定した後、テスト制御信号３４を０、テスト制御信号３２を１にして選択信号５７０−８をアクティブにし、テスト制御信号３１をシリアル入力としてクロック１１に同期して値をラッチすることで行なう。
【００３５】
反転／非反転回路５３１はデータ信号生成回路５３０のＳＲの各Ｆ／Ｆの値を入力とし、テスト制御信号３４を１、テスト制御信号３２を１にして制御信号５７０−３がアクティブになった時にＳＲの各Ｆ／Ｆの値を反転したデータを出力し、制御信号５７０−３がアクティブで無い時に反転しないデータを出力する。データ信号生成回路５３０が出力するデータ信号６−５３０は反転／非反転回路５３１の出力である。
【００３６】
Ｒ／Ｗ信号生成回路５４０の構成例を図９に示す。この図は、ＲＡＭが４個である場合のものである。Ｒ／Ｗ信号生成回路５４０は、ＣＳ信号生成回路５１０の出力６−５１０を元に出力する。Ｒ／Ｗ信号生成回路５４０が出力するＲ／Ｗ信号６−５４０は、テスト制御信号３４を１、テスト制御信号３１を１にして制御信号５７０−４をアクティブにすることで１（ライト）が出力され、制御信号 ５７０−４がアクティブではない時には０（リード）が出力される。
【００３７】
次に、本実施形態例の動作につき説明する。テスト回路５００の動作は「テスト設定」と「テスト実行」の２つに分けられる。「テスト設定」と「テスト実行」の切り替えはテスト制御信号３４により行なう。
【００３８】
まず、「テスト設定」の動作について説明する。「テスト設定」の動作とは、テストするＲＡＭの選択（ＣＳの値の決定）と、テスト開始アドレス値の決定と、アドレス値のＩｎｃもしくはＤｅｃの選択と、書き込みデータの値の決定を行なうことである。ＣＳ信号と、アドレス信号と、アドレスのＩｎｃまたはＤｅｃの選択と、データ信号は、ＣＳ信号生成回路５１０とアドレス信号生成回路５２０ とＩｎｃ／Ｄｅｃ制御回路５２２とデータ信号生成回路５３０のＳＲ（シフトレジスタ）又はＲ（レジスタ）の値により生成されるため、これらのＳＲ又はＲの値を設定することが「テスト設定」での作業である。
【００３９】
「テスト設定」のフローを以下に示す。１．テスト制御信号３４を０にする。２．テスト制御信号３３を１にし、テスト制御回路５６０のＳＲの値をテスト制御信号３１をシリアル入力として設定し、設定したいＳＲ又はＲ（ここでは、ＣＳ信号生成回路５１０とアドレス信号生成回路５２０とデータ信号生成回路５３０のＳＲとＩｎｃ／Ｄｅｃ制御回路５２２のＲ） を選択する。３．テスト制御信号３２を１にし、２．で選択したＳＲ又はＲの値をテスト制御信号３１をシリアル入力として設定する。４．全てのＳＲ又はＲの値が設定されるまで２．と３．を繰り返す。
【００４０】
次に「テスト実行」の動作について説明する。「テスト実行」の動作とは、ＲＡＭへデータを読み書き（Ｒ／Ｗ）することである。「テスト実行」で制御できるのは、アドレスのＩｎｃ（Ｄｅｃ）の有無、Ｒ／Ｗ、データ反転の有無である。
【００４１】
テスト制御信号３３を１にすると、アドレス生成回路５２０のＳＲの値のＩｎｃ（Ｄｅｃ）を行ない、０にするとＩｎｃ（Ｄｅｃ）は行なわない。ＩｎｃまたはＤｅｃの選択は「テスト設定」時にＩｎｃ／Ｄｅｃ制御回路５２２のＲに設定されている。テスト制御信号３２を１にすると、ＲＡＭへ書き込みを行ない、 ０にすると読み出しを行なう。テスト制御信号３１を１にすると、データ信号生成回路５３０のＳＲの値の反転を行ない、０にすると行なわない。
【００４２】
テスト制御信号 の組み合わせによるテスト回路の動作についてまとめたものを図２に示す。図２に示した動作内容にしたがった動作の例を以下に述べる。
【００４３】
まず「テスト設定」の動作の例を図３に示す。テスト制御信号３４を０にすることで「テスト設定」になる。 時刻０において、テスト設定制御回路５６０の ＳＲはＣＳ信号生成回路のＳＲを選択（ＣＳ）している。ここでテスト制御信号３２を１にすると、テスト制御信号３１の値がシリアル入力でＣＳ信号生成回路 ５１０のＳＲ入力され、値が設定される（ＲＡＭ９１を選択）。
【００４４】
時刻１において、テスト制御信号３３を１にすると、テスト制御信号３１の値がシリアル入力でテスト設定制御回路５６０のＳＲへ入力され値が設定 （Ｉｎｃ／Ｄｅｃ）される。時刻２において、テスト制御信号３２を１にすると、テスト制御信号３１の値がＩｎｃ／Ｄｅｃ制御回路５２２のＲへ入力され値が設定 （Ｄｅｃを選択）される。
【００４５】
同様にして、データ信号生成回路５３０のＳＲに、時刻５，６，７のクロック１１の立ち上がり時のテスト制御信号３１の値１，０，１が入力され５（ヘキサデシマル）が設定され、アドレス信号生成回路５２０のＳＲには、時刻１０，１１，１２の クロック１１の立ち上がり時のテスト制御信号３１の値１，１，０が入力されて６（ヘキサデシマル）が設定される。これで設定は完了である。
【００４６】
次に「テスト実行」の動作の例を図４に示す。テスト制御信号３４を１にすることで「テスト実行」になり、各ＳＲで設定された値がＲＡＭのＣＳ、データ、アドレス信号として出力される。 時刻１５において、テスト制御信号３２を１ にすると、ＲＡＭのＲ／Ｗ信号が１（Ｗ）になる。 時刻１７において、テスト制御信号３１を１にすると、ＲＡＭのデータ信号の値が反転した値Ａ（ヘキサデシマル）となる。時刻１８〜２４において、テスト制御信号３３を１にすると、ＲＡＭのアドレスがデクリメントする。
【００４７】
以上、説明した様に、本発明のテスト回路では、テスト開始アドレスやＲＡＭに書き込むためのデータを自由に設定でき、リード／ライトやデータの反転やアドレスのインクリメント（デクリメント）のタイミングも自由に操作することができる。
【００４８】
なお、実施形態例に基づいて説明したが、本発明のメモリのテスト回路は、上記実施形態例の構成に限定されるものではなく、上記実施形態例の構成から種々の変更を施したものも、本発明の範囲に含まれる。例えば、実施形態例では被テストメモリの数、データ信号のビット幅はいずれも４個で説明したが、これらの数は任意の数に容易に変更することが可能である。
【００４９】
【発明の効果】
第一の効果は、少数の外部端子によりＲＡＭのテスト内容を変更できることである。その理由は、テストに必要なデータを外部から供給する際にシリアル入力を使用していること、および、アドレッシングやＲ／Ｗのタイミング等を外部端子から制御できる構造であるためである。
【００５０】
第二の効果は、少量のハードウェアによりＲＡＭのテスト回路が構成できることである。その理由は、テストの内容を操作、決定するためのシーケンサやＲＯＭコード等を回路内部に持たず、回路内部の必要最低限のシフトレジスタと少量のロジック、および、少数の外部端子によりテスト内容を操作できる構成であるためである。
【図面の簡単な説明】
【図１】本発明の実施形態例によるメモリのテスト回路を内蔵したＬＳＩの構成を示す図である。
【図２】本発明の実施形態例によるテスト制御信号の組み合わせによるメモリのテスト回路の動作をまとめた図である。
【図３】本発明の実施形態例によるメモリのテスト回路の「テスト設定」の動作例を示すタイミング図である。
【図４】本発明の実施形態例によるメモリのテスト回路の「テスト動作設定」の動作例を示すタイミング図である。
【図５】本発明の実施形態例によるメモリのテスト回路のテスト設定制御回路の構成例を示す図である。
【図６】本発明の実施形態例によるメモリのテスト回路のＣＳ信号生成回路の構成例を示す図である。
【図７】本発明の実施形態例によるメモリのテスト回路のアドレス信号生成回路の構成例を示す図である。
【図８】本発明の実施形態例によるメモリのテスト回路のデータ信号生成回路の構成例を示す図である。
【図９】本発明の実施形態例によるメモリのテスト回路のＲ／Ｗ信号生成回路テスト設定制御回路の構成例を示す図である。
【図１０】第１の従来技術によるメモリのテスト回路の構成を示す図である。
【図１１】第２の従来技術によるメモリのテスト回路の構成を示す図である。
【符号の説明】
１ テスト切替信号
２ 出力データ信号
３１，３２，３３，３４ テスト制御信号
４ セレクタ
５００ テスト回路
５１０ ＣＳ信号生成回路
５２０ アドレス信号生成回路
５３０ データ信号生成回路
５４０ Ｒ／Ｗ信号生成回路
５５０ セレクタ
５６０ テスト設定制御回路
【発明の属する技術分野】
本発明は、メモリのテスト回路に係り、特にメモリとロジック部が１つの半導体チップに混載された半導体集積回路のメモリのテスト回路に関するものである。
【０００２】
【従来の技術】
近年、ＡＳＩＣやマイクロプロセッサ等のロジック部にメモリを混載したＬＳＩが種々提案されている。この種のＬＳＩにおいてメモリの通常動作は、ロジック部からの信号により制御され、例えばロジック部から読み出し命令が出されると、メモリは選択されたアドレスのデータをロジック部に出力する。同様にメモリは選択されたアドレスのデータをロジック部に出力する。この種のＬＳＩにおいて、複雑なロジック部を介してメモリのテストを行うことは実用的ではないため、メモリのテストを行うための専用のテスト回路が種々提案されている。
【０００３】
図１０は従来のメモリのテスト回路の構成を示す図である（例えば、特許文献１参照。）。図１０において、２１１はメモリのテストの対象であるメモリ回路であり、複数のデータ入力端子ＤＩおよび複数のデータ出力端子ＤＯを有している。２１２は外部入力端子ＮＩを有する内部ロジック回路、２１３，２１４はそれぞれセレクタであり、テストモード端子ＴＥＳＴからの切替制御信号によって入力端子Ａ，Ｂを切替える。
【０００４】
次に動作について説明する。通常のデータを書き込む場合には、テストモード端子ＴＥＳＴからの切替制御信号によってセレクタ２１３，２１４はいずれも入力端子Ａを選択する。通常のデータは外部入力端子ＮＩから入力され、内部ロジック回路２１２，セレクタ２１３を介してデータ入力端子ＤＩからメモリ回路２１１に書きこまれる。また、通常のデータを読み出す場合には、メモリ回路２１１のデータ出力端子ＤＯから内部ロジック回路２１２，セレクタ２１４を介して外部出力端子ＯＵＴへ出力される。
【０００５】
テストデータを書き込む場合には、テストモード端子ＴＥＳＴからの切替制御信号によってセレクタ２１３，２１４はいずれも入力端子Ｂを選択する。テストデータはテスト入力端子ＴＩから入力され、セレクタ２１３を介してデータ入力端子ＤＩからメモリ回路２１１に書き込まれる。また、テストデータを読み出す場合には、メモリ回路２１１のデータ出力端子ＤＯからセレクタ２１４を介して外部出力端子ＯＵＴへ出力される。
【０００６】
このような従来のメモリのテスト回路は、メモリのテストを行う際にはセレクタ２１３，２１４を切替制御することによって、内部ロジック回路２１２を介さずにメモリ回路２１１単体のメモリのテストを行うことができる。
【０００７】
他のメモリのテスト回路の従来技術として、組み込自己テスト回路（ＢＩＳＴ回路）として知られているものが有る。上述したメモリのテスト回路がテストパタンの発生及び出力データの解析を全て外部のテスタにて行うものであったのに対して、ＢＩＳＴ回路においては、テストパタン生成器とテスト結果解析器とを備えており、外部のテスタにはテストの判定結果のみが出力される。従って、ＢＩＳＴ回路では、ＬＳＩに必要なテスト用端子の数が少数ですむという長所がある。
【０００８】
しかしながら、一般的なＢＩＳＴ回路では、メモリテスト回路内部にシーケンサを持ち、そのシーケンサがテスト内容を制御するためテスト内容が固定されており、ＬＳＩの設計後にテスト内容を変更することが不可能である。
【０００９】
そこで、ＬＳＩの設計後にもテスト内容の変更を可能にする手法として、プロブラマブルなＢＩＳＴ回路というものが考えられている。図１１は一般的に考えられるプログラマブルなＢＩＳＴ回路の構成図である。ＲＡＭテスト命令用メモリ１０２ には、外部入力端子よりテスト内容を生成するためのアルゴリズムを表現したプログラムデータ１０１が入力されて記憶される。ＲＡＭテスト制御回路１０３は、テストモード設定信号ＴＥＳＴが所定の論理になるとテストモードに設定され、ＲＡＭテストクロックＣＬＫに同期して動作し、アドレス指定信号１０６をＲＡＭテスト命令用メモリ１０２に与え、ＲＡＭテスト命令用メモリ １０２より順次プログラムデータ１０７を読み出す。
【００１０】
テストパタン生成器１１０は、ＲＡＭテスト制御回路１０３から出力される制御信号１０８に応じてそのプログラムデータに対応したテストパタンデータ１１１を順次発生させる。テストパタンデータ１１１は、セレクタ１１４により通常動作時の信号１１５と切り替えられ、被テストメモリ１１６への入力データとして選択される。
【００１１】
このようなプログラマブルなＢＩＳＴ回路では、ＲＡＭテスト命令用メモリに保持されているプログラムデータを変更することで、任意のＲＡＭテストを実行することが可能である。また、ＲＡＭテスト命令メモリによる面積増加を避けるために、ＲＡＭテスト命令メモリの代わりに、ＬＳＩ内部のスキャンパスレジスタを代用した手法が提案されている（例えば、特許文献２参照。）。
【００１２】
【特許文献１】
特開２００２−４２４９３号公報（図５）
【特許文献２】
特開２００１−２９７５９８号公報（図１）
【００１３】
【発明が解決しようとする課題】
セレクタを切替制御して、内部ロジック回路を介さずにメモリ回路のテストを行う方法では、データ入力端子、データ出力端子の数だけテスト用端子が必要となる。従って、データ入力、データ出力のビット幅が大きい場合や複数のメモリが内蔵されている場合、多数のテスト用端子が必要となり実用的ではなくなるという欠点が有る。
【００１４】
一般的なＢＩＳＴ回路では、回路内部にシーケンサを持ち、そのシーケンサがテスト内容を制御するためテスト内容が固定されており、ＬＳＩの設計後にテスト内容を変更することが不可能である。一方、図１１に示すようなＢＩＳＴスト回路では、ＲＡＭテスト命令用メモリをＬＳＩ内部に組み込むことによる面積の増大や、ＲＡＭテスト命令用メモリ自信のテストも問題となる。特許文献２で提案されているＢＩＳＴ回路では、ＲＡＭテスト命令用メモリの追加による面積の増加は無いものの、ＲＡＭテスト命令用メモリの代用として使用するＬＳＩ内部のスキャンパスレジスタからプログラムを引き出すための信号線等による面積の増加とレイアウト時の配線性の悪化が問題となる。また、これらテスト回路はプログラムからテストパタンを生成するため、ＲＡＭテスト制御回路およびテストパタン発生器では、プログラムのデコード、ＲＡＭの制御信号の生成等を行なうための回路が必要となり回路規模が大きくなるという欠点が有る。
【００１５】
本発明は、上記のような課題を解決するためになされたものであり、必要最低限のテスト用外部端子と回路追加により、テスト内容が変更可能なメモリのテスト回路を実現することを目的とする。
【００１６】
【課題を解決するための手段】
本発明のメモリのテスト回路は、半導体集積回路にメモリと共に内蔵されるテスト回路において、前記メモリのテスト信号を生成するテスト信号生成回路と、前記テスト信号生成回路の制御を行う制御回路を有し、外部から入力される第１の制御信号に応じてテスト設定モードとテスト実行モードが切替えられ、前記テスト設定モードにおいて前記テスト信号生成回路へ入力される、テスト信号の初期データおよび前記テスト信号生成回路を制御するための制御データと、前記制御回路への制御データとが、同一の端子よりシリアルに入力されるように構成されている。
【００１７】
本発明では、外部から入力される第１の制御信号に応じてテスト設定モードとテスト実行モードが切替えられ、前記テスト設定モードにおいて前記テスト信号生成回路へ入力される、テスト信号の初期データおよび前記テスト信号生成回路を制御するための制御データと、前記制御回路への制御データとが、同一の端子よりシリアルに入力されるように構成されているので、少数の外部端子によりメモリのテスト内容を変更できる。
【００１８】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態例に基づいて本発明をさらに詳細に説明する。
【００１９】
図１は、本発明の実施形態例に係るメモリのテスト回路を備えるＬＳＩの構成を示すものである。本発明のメモリのテスト回路を適用したＬＳＩは、複数のＲＡＭ９１〜９ｍと、テスト回路５００を備えている。
【００２０】
テスト回路５００の出力６は、テスト時の各ＲＡＭ９１〜９ｍへの入力信号である、データ信号と、アドレス信号と、チップセレクト（ＣＳ）信号と、リードライト（Ｒ／Ｗ）信号であり、セレクタ４の入力の一方へ接続され、セレクタ４の入力のもう一方には通常動作時の各ＲＡＭ９１〜９ｍへの入力信号７として、データ信号とアドレス信号とＣＳ信号とＲ／Ｗ信号が接続される。
【００２１】
セレクタ４は、外部端子から入力されるテスト切替信号１により信号６と７を切り替え、その出力信号 ８は各ＲＡＭ９１〜９ｍへ入力される。ＣＳ信号により選択されたＲＡＭはＲ／Ｗ信号の値により、データの読み出しあるいは書き込みを行なう。
【００２２】
各ＲＡＭ９１〜９ｍの出力はテスト回路５００へも入力され、セレクタ５５０により選択したＲＡＭの出力データが、出力データ信号２としてＬＳＩから外部へ出力される。
【００２３】
テスト回路５００は、セレクタ４と、ＲＡＭのＣＳ信号を生成するＣＳ信号生成回路５１０と、ＲＡＭのアドレス信号を生成するアドレス信号生成回路５２０と、ＲＡＭへの書き込みデータを生成するデータ信号生成回路５３０と、ＲＡＭへのＲ／Ｗ信号を生成するＲ／Ｗ信号生成回路５４０と、選択されているＲＡＭからの出力信号をＣＳ信号により選択するセレクタ５５０と、ＲＡＭのＣＳ信号やアドレス信号やデータ信号の値等を制御するテスト設定制御回路５６０で構成される。テスト設定制御回路５６０には、ＬＳＩの制御端子からテスト制御信号３１〜３４が入力される。
【００２４】
本発明のテスト信号生成回路である、ＣＳ信号生成回路５１０、アドレス信号生成回路５２０、データ信号生成回路５３０、およびＲ／Ｗ信号生成回路５４０からの出力信号が各ＲＡＭへのテスト信号６としてセレクタ４へ出力される。
【００２５】
アドレス信号生成回路５２０はＲＡＭへのアドレス信号のインクリメント／デクリメント（Ｉｎｃ／Ｄｅｃ）を行なうＩｎｃ／Ｄｅｃ回路５２１とそれを制御（Ｉｎｃ又はＤｅｃを選択）するＩｎｃ／Ｄｅｃ制御回路５２２を備えている。
【００２６】
データ信号生成回路５３０はＲＡＭへの書き込みデータの反転／非反転を行なう反転／非反転回路５３１を備えている。
【００２７】
ＣＳ信号生成回路５１０、アドレス信号生成回路５２０、データ信号生成回路５３０、およびテスト設定制御回路５６０はシフトレジスタ（ＳＲ）を備えている。Ｉｎｃ／Ｄｅｃ制御回路５２２はレジスタ（Ｒ）を備えている。これらのＳＲおよびＲには、値をセットするデータとなるテスト制御信号３１が入力される。これらのＳＲ及びＲを構成するフリップフロップには、外部端子より入力されるテストリセット信号１２があらかじめ入力されることにより、初期値０がセットされている。
【００２８】
テスト設定制御回路５６０の構成例を図５に示す。テスト設定制御回路５６０は、ＣＳ信号生成回路５１０のＳＲとアドレス信号生成回路５２０のＳＲとデータ信号生成回路５３０のＳＲとＩｎｃ／Ｄｅｃ制御回路５２２のＲの選択、および、ＣＳ信号生成回路５１０とアドレス信号生成回路５２０とデータ信号生成回路５３０とＲ／Ｗ信号生成回路５４０の動作の制御を行なう。
【００２９】
図５において、信号５７０−５〜５７０−８は、それぞれ、ＣＳ信号生成回路５１０のＳＲと、アドレス信号生成回路５２０のＳＲと、Ｉｎｃ／Ｄｅｃ制御回路５２２のＲと、データ信号生成回路５３０のＳＲの選択信号である。選択信号５７０−５〜５７０−８は、ＳＲを構成する各フリップフロップ（Ｆ／Ｆ）の値をデコーダでデコードすることにより生成される。また、選択信号５７０−５〜５７０−８は、テスト制御信号３４を０、テスト制御信号３２を１とした時にアクティブになる。このＳＲの値の設定は、テスト制御信号３４を０、テスト制御信号３３を１にし、テスト制御信号３１をシリアル入力として、ＬＳＩの他のロジック部と共通の外部端子より入力されるクロック１１に同期して値をラッチすることで行なう。信号５７０−１〜 ５７０−４は、それぞれ、ＣＳ信号生成回路５１０と、アドレス信号生成回路５２０と、データ信号生成回路５３０と、Ｒ／Ｗ信号生成回路５４０の制御信号である。制御信号５７０−１〜５７０−４は、テスト制御信号３４を１とした時に有効になる。
【００３０】
ＣＳ信号生成回路５１０の構成例を図６に示す。この図は、ＲＡＭが４個である場合のものである。ＣＳ信号生成回路５１０は、ＣＳ信号生成回路５１０の ＳＲを構成するＦ／Ｆの値を元にＣＳ信号を生成する。ＳＲの値の設定は、テスト設定制御回路 ５６０のＳＲの値を設定した後、テスト制御信号３４を０、テスト制御信号３２を１にして選択信号５７０−５をアクティブにし、テスト制御信号３１をシリアル入力としてクロック１１に同期して値をラッチすることで行なう。ＣＳ信号生成回路５１０が出力するＣＳ信号６−５１０は、テスト制御信号３４を１にして制御信号５７０−１をアクティブにすることで出力される。
【００３１】
アドレス信号生成回路５２０の構成例を図７に示す。この図は、アドレス線が４ビット幅である場合のものである。アドレス信号生成回路５２０は、アドレス信号生成回路５２０のＳＲの値を元にアドレス信号を生成する。初期アドレス値となるＳＲの値の設定は、テスト設定制御回路５６０のＳＲの値を設定した後、テスト制御信号３４を０、テスト制御信号３２を１にして選択信号５７０−６をアクティブにし、テスト制御信号３１をシリアル入力としてクロック１１に同期して値をラッチすることで行なう。アドレス信号生成回路５２０のＳＲは、初期アドレスを設定する選択信号５７０−６がアクティブの期間のみ、ＳＲを構成する各Ｆ／Ｆをシフトレジスタ接続し、テスト実行時にはＩｎｃ／Ｄｅｃ５２１から出力されるアドレス信号をこれらの各フリップフロップにパラレルに書き込むためのセレクタを備えている。
【００３２】
Ｉｎｃ／Ｄｅｃ制御回路５２２は、Ｉｎｃ／Ｄｅｃ制御回路５２２のレジスタ（Ｒ）の値を元にＩｎｃ／Ｄｅｃ制御信号を生成し、この値を元にＩｎｃ／Ｄｅｃ回路５２１はＩｎｃとＤｅｃを切り替える。Ｒの値の設定は、テスト設定制御回路５６０のＳＲの値を設定した後、テスト制御信号３４を０、テスト制御信号３２を１にして選択信号５７０−７をアクティブにし、テスト制御信号３１を入力としてクロック１１に同期して値をラッチすることで行なう。
【００３３】
アドレス信号生成回路５２０が出力するアドレス信号６−５２０はＳＲの各フリップフロップの値が出力される。Ｉｎｃ／Ｄｅｃ回路５２１にはアドレス信号６−５２０が入力され、Ｉｎｃ／Ｄｅｃ回路５２１はアドレス信号６−５２０をＩｎｃ／Ｄｅｃして出力する。また、テスト制御信号３４を１、テスト制御信号３３を１にして 制御信号５７０−２がアクティブになった時に、Ｉｎｃ／Ｄｅｃ回路５２１の出力がアドレス信号生成回路５２０のＳＲの各フリップフロップにパラレルに書き込まれる（アドレス信号のＩｎｃ／Ｄｅｃを行なう）。制御信号５７０−２がアクティブではない時はアドレス信号生成回路５２０のＳＲの値（アドレス信号）は変化しない。
【００３４】
データ信号生成回路５３０の構成例を図８に示す。この図は、データ線が４ビット幅である場合のものである。データ信号生成回路５３０は、データ信号生成回路５３０のＳＲの各Ｆ／Ｆの値を元にＲＡＭへの書き込みデータとなるデータ信号を生成する。ＳＲの値の設定は、テスト設定制御回路５６０のＳＲの値を設定した後、テスト制御信号３４を０、テスト制御信号３２を１にして選択信号５７０−８をアクティブにし、テスト制御信号３１をシリアル入力としてクロック１１に同期して値をラッチすることで行なう。
【００３５】
反転／非反転回路５３１はデータ信号生成回路５３０のＳＲの各Ｆ／Ｆの値を入力とし、テスト制御信号３４を１、テスト制御信号３２を１にして制御信号５７０−３がアクティブになった時にＳＲの各Ｆ／Ｆの値を反転したデータを出力し、制御信号５７０−３がアクティブで無い時に反転しないデータを出力する。データ信号生成回路５３０が出力するデータ信号６−５３０は反転／非反転回路５３１の出力である。
【００３６】
Ｒ／Ｗ信号生成回路５４０の構成例を図９に示す。この図は、ＲＡＭが４個である場合のものである。Ｒ／Ｗ信号生成回路５４０は、ＣＳ信号生成回路５１０の出力６−５１０を元に出力する。Ｒ／Ｗ信号生成回路５４０が出力するＲ／Ｗ信号６−５４０は、テスト制御信号３４を１、テスト制御信号３１を１にして制御信号５７０−４をアクティブにすることで１（ライト）が出力され、制御信号 ５７０−４がアクティブではない時には０（リード）が出力される。
【００３７】
次に、本実施形態例の動作につき説明する。テスト回路５００の動作は「テスト設定」と「テスト実行」の２つに分けられる。「テスト設定」と「テスト実行」の切り替えはテスト制御信号３４により行なう。
【００３８】
まず、「テスト設定」の動作について説明する。「テスト設定」の動作とは、テストするＲＡＭの選択（ＣＳの値の決定）と、テスト開始アドレス値の決定と、アドレス値のＩｎｃもしくはＤｅｃの選択と、書き込みデータの値の決定を行なうことである。ＣＳ信号と、アドレス信号と、アドレスのＩｎｃまたはＤｅｃの選択と、データ信号は、ＣＳ信号生成回路５１０とアドレス信号生成回路５２０ とＩｎｃ／Ｄｅｃ制御回路５２２とデータ信号生成回路５３０のＳＲ（シフトレジスタ）又はＲ（レジスタ）の値により生成されるため、これらのＳＲ又はＲの値を設定することが「テスト設定」での作業である。
【００３９】
「テスト設定」のフローを以下に示す。１．テスト制御信号３４を０にする。２．テスト制御信号３３を１にし、テスト制御回路５６０のＳＲの値をテスト制御信号３１をシリアル入力として設定し、設定したいＳＲ又はＲ（ここでは、ＣＳ信号生成回路５１０とアドレス信号生成回路５２０とデータ信号生成回路５３０のＳＲとＩｎｃ／Ｄｅｃ制御回路５２２のＲ） を選択する。３．テスト制御信号３２を１にし、２．で選択したＳＲ又はＲの値をテスト制御信号３１をシリアル入力として設定する。４．全てのＳＲ又はＲの値が設定されるまで２．と３．を繰り返す。
【００４０】
次に「テスト実行」の動作について説明する。「テスト実行」の動作とは、ＲＡＭへデータを読み書き（Ｒ／Ｗ）することである。「テスト実行」で制御できるのは、アドレスのＩｎｃ（Ｄｅｃ）の有無、Ｒ／Ｗ、データ反転の有無である。
【００４１】
テスト制御信号３３を１にすると、アドレス生成回路５２０のＳＲの値のＩｎｃ（Ｄｅｃ）を行ない、０にするとＩｎｃ（Ｄｅｃ）は行なわない。ＩｎｃまたはＤｅｃの選択は「テスト設定」時にＩｎｃ／Ｄｅｃ制御回路５２２のＲに設定されている。テスト制御信号３２を１にすると、ＲＡＭへ書き込みを行ない、 ０にすると読み出しを行なう。テスト制御信号３１を１にすると、データ信号生成回路５３０のＳＲの値の反転を行ない、０にすると行なわない。
【００４２】
テスト制御信号 の組み合わせによるテスト回路の動作についてまとめたものを図２に示す。図２に示した動作内容にしたがった動作の例を以下に述べる。
【００４３】
まず「テスト設定」の動作の例を図３に示す。テスト制御信号３４を０にすることで「テスト設定」になる。 時刻０において、テスト設定制御回路５６０の ＳＲはＣＳ信号生成回路のＳＲを選択（ＣＳ）している。ここでテスト制御信号３２を１にすると、テスト制御信号３１の値がシリアル入力でＣＳ信号生成回路 ５１０のＳＲ入力され、値が設定される（ＲＡＭ９１を選択）。
【００４４】
時刻１において、テスト制御信号３３を１にすると、テスト制御信号３１の値がシリアル入力でテスト設定制御回路５６０のＳＲへ入力され値が設定 （Ｉｎｃ／Ｄｅｃ）される。時刻２において、テスト制御信号３２を１にすると、テスト制御信号３１の値がＩｎｃ／Ｄｅｃ制御回路５２２のＲへ入力され値が設定 （Ｄｅｃを選択）される。
【００４５】
同様にして、データ信号生成回路５３０のＳＲに、時刻５，６，７のクロック１１の立ち上がり時のテスト制御信号３１の値１，０，１が入力され５（ヘキサデシマル）が設定され、アドレス信号生成回路５２０のＳＲには、時刻１０，１１，１２の クロック１１の立ち上がり時のテスト制御信号３１の値１，１，０が入力されて６（ヘキサデシマル）が設定される。これで設定は完了である。
【００４６】
次に「テスト実行」の動作の例を図４に示す。テスト制御信号３４を１にすることで「テスト実行」になり、各ＳＲで設定された値がＲＡＭのＣＳ、データ、アドレス信号として出力される。 時刻１５において、テスト制御信号３２を１ にすると、ＲＡＭのＲ／Ｗ信号が１（Ｗ）になる。 時刻１７において、テスト制御信号３１を１にすると、ＲＡＭのデータ信号の値が反転した値Ａ（ヘキサデシマル）となる。時刻１８〜２４において、テスト制御信号３３を１にすると、ＲＡＭのアドレスがデクリメントする。
【００４７】
以上、説明した様に、本発明のテスト回路では、テスト開始アドレスやＲＡＭに書き込むためのデータを自由に設定でき、リード／ライトやデータの反転やアドレスのインクリメント（デクリメント）のタイミングも自由に操作することができる。
【００４８】
なお、実施形態例に基づいて説明したが、本発明のメモリのテスト回路は、上記実施形態例の構成に限定されるものではなく、上記実施形態例の構成から種々の変更を施したものも、本発明の範囲に含まれる。例えば、実施形態例では被テストメモリの数、データ信号のビット幅はいずれも４個で説明したが、これらの数は任意の数に容易に変更することが可能である。
【００４９】
【発明の効果】
第一の効果は、少数の外部端子によりＲＡＭのテスト内容を変更できることである。その理由は、テストに必要なデータを外部から供給する際にシリアル入力を使用していること、および、アドレッシングやＲ／Ｗのタイミング等を外部端子から制御できる構造であるためである。
【００５０】
第二の効果は、少量のハードウェアによりＲＡＭのテスト回路が構成できることである。その理由は、テストの内容を操作、決定するためのシーケンサやＲＯＭコード等を回路内部に持たず、回路内部の必要最低限のシフトレジスタと少量のロジック、および、少数の外部端子によりテスト内容を操作できる構成であるためである。
【図面の簡単な説明】
【図１】本発明の実施形態例によるメモリのテスト回路を内蔵したＬＳＩの構成を示す図である。
【図２】本発明の実施形態例によるテスト制御信号の組み合わせによるメモリのテスト回路の動作をまとめた図である。
【図３】本発明の実施形態例によるメモリのテスト回路の「テスト設定」の動作例を示すタイミング図である。
【図４】本発明の実施形態例によるメモリのテスト回路の「テスト動作設定」の動作例を示すタイミング図である。
【図５】本発明の実施形態例によるメモリのテスト回路のテスト設定制御回路の構成例を示す図である。
【図６】本発明の実施形態例によるメモリのテスト回路のＣＳ信号生成回路の構成例を示す図である。
【図７】本発明の実施形態例によるメモリのテスト回路のアドレス信号生成回路の構成例を示す図である。
【図８】本発明の実施形態例によるメモリのテスト回路のデータ信号生成回路の構成例を示す図である。
【図９】本発明の実施形態例によるメモリのテスト回路のＲ／Ｗ信号生成回路テスト設定制御回路の構成例を示す図である。
【図１０】第１の従来技術によるメモリのテスト回路の構成を示す図である。
【図１１】第２の従来技術によるメモリのテスト回路の構成を示す図である。
【符号の説明】
１ テスト切替信号
２ 出力データ信号
３１，３２，３３，３４ テスト制御信号
４ セレクタ
５００ テスト回路
５１０ ＣＳ信号生成回路
５２０ アドレス信号生成回路
５３０ データ信号生成回路
５４０ Ｒ／Ｗ信号生成回路
５５０ セレクタ
５６０ テスト設定制御回路
Claims (5)
- 半導体集積回路にメモリと共に内蔵されるテスト回路において、前記メモリのテスト信号を生成するテスト信号生成回路と、前記テスト信号生成回路の制御を行う制御回路を有し、外部から入力される第１の制御信号に応じてテスト設定モードとテスト実行モードが切替えられ、前記テスト設定モードにおいて前記テスト信号生成回路へ入力される、テスト信号の初期データおよび前記テスト信号生成回路を制御するための制御データと、前記制御回路への制御データとが、同一の端子よりシリアルに入力されることを特徴とするメモリのテスト回路。
- 前記テスト信号生成回路が、チップセレクト信号生成回路と、アドレス信号生成回路と、データ信号生成回路と、リードライト信号生成回路からなることを特徴とする請求項１記載のメモリのテスト回路。
- 外部から入力される第２、３、４の制御信号に応じて、それぞれ、アドレスのインクリメント、デクリメントの制御、リードライトの制御、データ反転の有無の制御がされることを特徴とする請求項１または２記載のメモリのテスト回路。
- 選択されたメモリの出力データを選択して外部に出力データとして出力するセレクタを有することを特徴とする請求項１乃至３のいずれか１項に記載のメモリのテスト回路。
- 前記リードライト信号生成回路が前記チップセレクト信号生成回路の出力信号に基づいてリードライト信号を生成することを特徴とする請求項１乃至４のいずれか１項記載のメモリのテスト回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002253329A JP4179827B2 (ja) | 2002-08-30 | 2002-08-30 | メモリのテスト回路 |
| EP03019022A EP1394812A1 (en) | 2002-08-30 | 2003-08-21 | Test circuit for semiconductor memory |
| US10/646,868 US7275187B2 (en) | 2002-08-30 | 2003-08-25 | Test circuit for memory |
| CNB031553389A CN100359608C (zh) | 2002-08-30 | 2003-08-27 | 存储器测试电路 |
| TW092123781A TWI223275B (en) | 2002-08-30 | 2003-08-28 | Test circuit for memory |
| KR1020030059784A KR100597771B1 (ko) | 2002-08-30 | 2003-08-28 | 메모리용 테스트 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002253329A JP4179827B2 (ja) | 2002-08-30 | 2002-08-30 | メモリのテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004095028A true JP2004095028A (ja) | 2004-03-25 |
| JP4179827B2 JP4179827B2 (ja) | 2008-11-12 |
Family
ID=31492641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002253329A Expired - Fee Related JP4179827B2 (ja) | 2002-08-30 | 2002-08-30 | メモリのテスト回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7275187B2 (ja) |
| EP (1) | EP1394812A1 (ja) |
| JP (1) | JP4179827B2 (ja) |
| KR (1) | KR100597771B1 (ja) |
| CN (1) | CN100359608C (ja) |
| TW (1) | TWI223275B (ja) |
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- 2002-08-30 JP JP2002253329A patent/JP4179827B2/ja not_active Expired - Fee Related
-
2003
- 2003-08-21 EP EP03019022A patent/EP1394812A1/en not_active Withdrawn
- 2003-08-25 US US10/646,868 patent/US7275187B2/en not_active Expired - Fee Related
- 2003-08-27 CN CNB031553389A patent/CN100359608C/zh not_active Expired - Fee Related
- 2003-08-28 KR KR1020030059784A patent/KR100597771B1/ko not_active IP Right Cessation
- 2003-08-28 TW TW092123781A patent/TWI223275B/zh not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100597771B1 (ko) | 2006-07-10 |
| CN100359608C (zh) | 2008-01-02 |
| TWI223275B (en) | 2004-11-01 |
| JP4179827B2 (ja) | 2008-11-12 |
| US7275187B2 (en) | 2007-09-25 |
| US20040151017A1 (en) | 2004-08-05 |
| EP1394812A1 (en) | 2004-03-03 |
| CN1489156A (zh) | 2004-04-14 |
| KR20040019981A (ko) | 2004-03-06 |
| TW200407903A (en) | 2004-05-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20021129 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20030210 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20030210 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040107 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050720 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070703 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080325 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080325 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080708 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080715 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080805 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080826 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120905 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130905 Year of fee payment: 5 |
|
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