JP2001319498A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＲＡＭのテスト手法に自由度をもたせＲＡＭ
の動作解析が容易な半導体集積回路装置を提供すること
を目的とする。 【解決手段】 ＲＡＭ１０３と内部論理回路領域１０２
を内蔵し、テストモード時にＲＡＭ１０３のアドレス信
号１０７と制御信号１０８を、外部端子から入力可能に
する各セレクタ１０４，１０５と、ＲＡＭ１０３のデー
タ入力信号１０９を外部端子１０１から一旦格納するデ
ータレジスタ１１５と、ＲＡＭ１０３のデータ入力信号
１０９をテストモード時にはデータレジスタ１１５から
入力するセレクタ１０６と、ＲＡＭ１０３のデータ出力
信号１１０とデータレジスタ１１５の信号とを比較し、
比較結果信号１１７を外部端子１０１に出力する比較器
１１６を備えることを特徴とする半導体集積回路装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置のテストを容易に実現し、更に通常動作時の読み出し
書き込み可能な記憶回路（以下ＲＡＭとする）の任意の
アドレスのデータをテストモード設定することにより容
易にリード及びライトすることのできる半導体集積回路
装置に関するものである。

【０００２】

【従来の技術】以下に従来の半導体集積回路装置につい
て説明する。図４は、従来の半導体集積回路装置の構成
図を示すものである。

【０００３】図４において、４０１は半導体集積回路装
置の外部端子であり、ここから半導体集積回路装置にデ
ータを入力したり、データが出力される。４０２は半導
体集積回路装置の内部論理回路領域である。４０３は半
導体集積回路装置に内蔵されているＲＡＭである。４０
４はセレクタであり、テストモード時はテスト用アドレ
スがＲＡＭ４０３に入力され、非テストモード時は内部
論理回路領域４０２で発生されるアドレスがＲＡＭ４０
３に入力される。４０５はセレクタであり、テストモー
ド時はテスト用制御信号がＲＡＭ４０３に入力され、非
テストモード時は内部論理回路領域４０２で発生される
制御信号がＲＡＭ４０３に入力される。４０６はセレク
タであり、テストモード時はテスト用データがＲＡＭ４
０３に入力され、非テストモード時は内部論理回路領域
４０２で発生されるデータがＲＡＭ４０３に入力され
る。４０７はＲＡＭ４０３のアドレス信号であり、セレ
クタ４０４の出力である。４０８はＲＡＭ４０３の制御
信号であり、セレクタ４０５の出力である。４０９はＲ
ＡＭ４０３のデータ入力信号であり、セレクタ４０６の
出力である。４１０はＲＡＭ４０３の出力信号であり、
内部論理回路領域４０２に入力される。４１１は外部端
子４０１から入力されるテストモード信号であり、セレ
クタ４０４とセレクタ４０５とセレクタ４０６に入力さ
れる。４１２はアドレス発生器、４１３は制御信号発生
器、４１４は入力データ発生器である。４１５は比較器
であり、ＲＡＭ４０３のデータ出力４１０と入力データ
発生器４１５のデータを比較し結果を１ビットで出力す
る。４１６は比較器４１５の１ビットの比較結果信号で
あり、外部端子４０１から出力される。

【０００４】以上のように構成された半導体集積回路装
置について、以下ＲＡＭのチェッカーボードテスト時の
動作について説明する。まず、外部端子４０１からテス
トモード信号４１１を設定する。これにより、半導体集
積回路装置はＲＡＭのチェッカーボードテストモードに
され、セレクタ４０４はアドレス発生器４１２のデータ
を選択しＲＡＭ４０３のアドレス信号４０７として出力
する。セレクタ４０５は制御信号発生器４１３のデータ
を選択しＲＡＭ４０３に制御信号４０８を出力し、セレ
クタ４０６は入力データ発生器４１４のデータを選択し
ＲＡＭ４０３にデータ入力信号４０９を出力する。

【０００５】次に、ＲＡＭ４０３をチェッカーボード状
態にするため、アドレス発生器４１２はアドレスデータ
「０」から順次所望の最終ＲＡＭアドレスまでインクリ
メントする。この際、制御信号発生器４１３はライト信
号を発生し続け、ＲＡＭ４０３をライト状態にし、入力
データ発生器はデータとして全ビット“０”と全ビット
“１”を交互に発生させる。これにより、ＲＡＭ４０３
はチェッカーボード状態のデータが書き込まれる。

【０００６】次に、ＲＡＭ４０３のデータを読み出すた
め、アドレス発生器４１２はアドレスデータ「０」から
順次所望の最終ＲＡＭアドレスまでインクリメントす
る。この際、制御信号発生器４１３はリード信号を発生
し続け、ＲＡＭ４０３をリード状態にする。これによ
り、順次ＲＡＭ４０３に格納されているデータがデータ
出力信号４１０から読み出される。この時、比較器４１
５は入力データ発生器４１４のデータとデータ出力４１
０のデータを比較判定し、一致または不一致かどうかを
１ビットの比較結果信号４１６として外部端子４０１に
出力する。このようにして、ＲＡＭ４０３のチェッカー
ボードテストを実施する。

【０００７】次にＲＡＭのマーチングテスト時の動作に
ついて説明する。まず、外部端子４０１からテストモー
ド信号４１１を設定し、半導体集積回路装置をＲＡＭの
マーチングテストモードにする。これにより、セレクタ
４０４はアドレス発生器４１２のデータを選択しＲＡＭ
４０３のアドレス信号４０７として出力する。また、セ
レクタ４０５は制御信号発生器４１３のデータを選択し
ＲＡＭ４０３に制御信号４０８を出力し、セレクタ４０
６は入力データ発生器４１４のデータを選択しＲＡＭ４
０３にデータ入力信号４０９を出力する。

【０００８】次に、ＲＡＭ４０３のデータを全ビット
“０”の状態にするため、アドレス発生器４１２はアド
レスデータ「０」から順次所望の最終ＲＡＭアドレスま
でインクリメントする。この際、制御信号発生器４１３
はライト信号を発生し続け、ＲＡＭ４０３をライト状態
にし、入力データ発生器はデータとして全ビット“０”
を発生させる。これにより、ＲＡＭ４０３のデータとし
て全ビット“０”の状態が書き込まれる。

【０００９】次に、アドレス発生器４１２はＲＡＭ４０
３のアドレスを「０」番地から順次所望の最終ＲＡＭア
ドレスまで２サイクルに１回インクリメントし、制御信
号発生器４１３はＲＡＭ４０３のリード信号とライト信
号を交互に有効にする。その際、入力データ発生器４１
５は、制御信号発生器４１３がリード信号有効時には比
較器４１５に期待値を出力し、制御信号発生器４１３が
ライト信号有効時にはセレクタ４０６へ全ビット“１”
のデータを出力する。比較器４１５は制御信号発生器４
１３がリード信号有効時に、入力データ発生器４１４の
データとデータ出力４１０のデータを比較判定し、一致
または不一致かどうかを１ビットの比較結果信号４１６
として外部端子４０１に出力する。

【００１０】つまり、最初全ビット“０”を読み出し、
その読み出したアドレスに全ビット“１”のデータを書
き込む。この操作を繰り返すことで、マーチングテスト
を実施する。

【００１１】以上の動作は、ＲＡＭの物理的構造に合わ
せて細部を調整する必要がある場合がある。次に、通常
動作時について説明する。

【００１２】テストモード信号４１１を無効にすること
で、セレクタ４０４は論理回路領域４０２のアドレスを
選択しアドレス信号４０７として出力する。セレクタ４
０５は論理回路領域４０２のデータを選択し制御信号４
０８として出力し、セレクタ４０６は論理回路領域４０
２のデータを選択しデータ入力信号４０９として出力す
る。

【００１３】

【発明が解決しようとする課題】しかしながら上記の従
来の構成では、ＲＡＭのテスト手法とテストフローをあ
らかじめハードウエアで構成しているため、任意のデー
タを書き込んだり、任意のアドレスのみのリードやライ
トが不可能なため、ＲＡＭの動作解析が困難という問題
点を有していた。

【００１４】本発明は上記従来の問題点を解決するもの
で、簡単な手法でＲＡＭのテストを実現しつつ、ＲＡＭ
のテスト手法に自由度をもたせＲＡＭの動作解析が可能
な半導体集積回路装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】この目的を達成するため
に、本発明の半導体集積回路装置は、外部端子から設定
可能なテストモード信号と、ＲＡＭのアドレス信号をテ
ストモード時には外部端子から入力可能にする第１のセ
レクタと、ＲＡＭの制御信号をテストモード時には外部
端子から入力可能にする第２のセレクタと、ＲＡＭのデ
ータ入力信号をテストモード時には外部端子から一旦格
納可能な第１のデータレジスタと、ＲＡＭのデータ入力
信号をテストモード時には第１のデータレジスタのデー
タを入力可能にする第３のセレクタと、ＲＡＭのデータ
出力信号と第１のデータレジスタの信号とを比較し、比
較結果を外部端子に出力する比較器から構成されてい
る。

【００１６】この構成によって、ＲＡＭのテストを実現
しつつ、ＲＡＭのテスト手法に自由度をもたせＲＡＭの
動作解析が可能な半導体集積回路装置を提供することが
できる。

【００１７】また、第１のデータレジスタのデータに対
してビット反転したデータを同時に保持する第２のデー
タレジスタを備えることが望ましい。この構成により、
一度の書き込み動作で、必要なデータとビット反転した
データをレジスタに保持することができるため、様々な
試験のデータ入力を効率的に行うことができる。

【００１８】さらに、外部端子から設定可能なテストモ
ード発生回路と、テストモード発生回路の状態で制御さ
れるＲＡＭのアドレス発生器と、テストモード発生回路
の状態で制御されるＲＡＭの制御信号発生器を備えてい
ることが望ましい。

【００１９】この構成により、外部端子からテストモー
ド発生回路にて自由に試験の形態を設定でき、あらかじ
め半導体集積回路装置内に必要な試験を実現できるよう
な回路を備えることなく、外部端子の設定により必要な
試験を実現することができる。また、アドレスや制御信
号を外部端子から設定する必要がなくなるため、テスト
モード時に割り当てられた端子数を削減することができ
る。

【００２０】

【発明の実施の形態】以下本発明の第１の実施形態につ
いて、図面を参照しながら説明する。図１は、本発明の
第１の実施形態の構成図であり、半導体集積回路装置を
示すものである。図１において、１０１は半導体集積回
路装置の外部端子であり、ここから半導体集積回路装置
のデータを入力したり、データが出力される。１０２は
半導体集積回路装置の内部論理回路領域である。１０３
は半導体集積回路装置に内蔵されているＲＡＭである。
１０４はセレクタであり、テストモード時はテスト用ア
ドレスがＲＡＭ１０３に入力され、非テストモード時は
内部論理回路領域１０２で発生されるアドレスがＲＡＭ
１０３に入力される。１０５はセレクタであり、テスト
モード時はテスト用制御信号がＲＡＭ１０３に入力さ
れ、非テストモード時は内部論理回路領域１０２で発生
される制御信号がＲＡＭ１０３に入力される。１０６は
セレクタであり、テストモード時はテスト用データがＲ
ＡＭ１０３に入力され、非テストモード時は内部論理回
路領域１０２で発生されるデータがＲＡＭ１０３に入力
される。１０７はＲＡＭ１０３のアドレス信号であり、
セレクタ１０４の出力である。１０８はＲＡＭ１０３の
制御信号であり、セレクタ１０５の出力である。１０９
はＲＡＭ１０３のデータ入力信号であり、セレクタ１０
６の出力である。１１０はＲＡＭ１０３の出力信号であ
り、内部論理回路領域１０２に入力され、同時に外部端
子１０１に出力される。１１１は外部端子１０１から入
力されるテストモード信号であり、セレクタ１０４とセ
レクタ１０５とセレクタ１０６に入力される。１１２
は、外部端子１０１から入力されるアドレス信号であ
り、セレクタ１０４に入力される。１１３は外部端子１
０１から入力される制御信号であり、ＲＡＭ１０３のラ
イト信号やリード信号などの制御信号パルスをセレクタ
１０５に入力する。１１４は、外部端子１０１から入力
されるＲＡＭ１０３のデータ入力信号であり、１１５は
データレジスタである。データレジスタ１１５はデータ
入力信号１１４のデータを蓄え、セレクタ１０６にデー
タを出力する。１１６は比較器である。１１７は比較器
１１６の比較結果信号を出力する１ビットの比較結果信
号であり、外部端子１０１に出力される。比較データ器
１１６はデータレジスタ１１５とデータ出力信号１１０
とを比較し、一致したかどうかを比較結果信号１１７に
出力する。

【００２１】以上のように構成された半導体集積回路装
置について、以下ＲＡＭのテスト時の動作について説明
する。まず、外部端子１０１からテストモード信号１１
１を設定する。これにより、半導体集積回路装置をＲＡ
Ｍのテストモードにし、セレクタ１０４はアドレス信号
１１２のデータを選択してＲＡＭ１０３のアドレス信号
１０７として出力し、セレクタ１０５は制御信号１１３
のデータを選択してＲＡＭ１０３に制御信号１０８を出
力し、セレクタ１０６はデータレジスタ１１５のデータ
を選択してＲＡＭ１０３にデータ入力信号１０９を出力
する。

【００２２】次に、ＲＡＭ１０３にデータを書き込むた
めに、アドレス信号１１２は外部端子１０１からアドレ
スデータを「０」から順次所望の最終ＲＡＭアドレスま
でインクリメントして入力される。この際、制御信号１
１３は外部端子１０１からライト信号として入力し続け
られ、ＲＡＭ１０３をライト状態にし、データレジスタ
１１５には外部端子１０１からのデータ入力信号１１４
によってテストしたいデータを設定しておく。この時チ
ェッカーボードテストを実現するなら、データレジスタ
１１５にデータとして全ビット“０”と全ビット“１”
を交互に設定する。マーチングテストを実施するなら、
データレジスタ１１５にデータとして全ビット“０”を
設定する。これにより、ＲＡＭ１０３に所望のデータが
書き込まれる。この動作の繰り返しが必要な回数分実行
される。

【００２３】次に、ＲＡＭ１０３のデータを読み出すた
め、アドレス信号１１２は外部端子１０１からアドレス
データを「０」から順次所望の最終ＲＡＭアドレスまで
インクリメントして入力される。この際、制御信号１１
３は外部端子１０１からリード信号として入力し続けら
れ、ＲＡＭ１０３をリード状態にし、データレジスタ１
１５には外部端子１０１からのデータ入力信号１１４に
よって期待値データを設定しておく。この時、比較器１
１６は入力データ信号１１４のデータとデータ出力１１
０のデータを比較判定し、一致または不一致かどうかを
１ビットの比較結果信号１１７として外部端子１０１に
出力する。マーチングテストは、外部端子１０１からの
制御信号１１３によりリードとライト状態を交互に発生
させることで実現できる。

【００２４】以上のように本実施形態によれば、アドレ
ス信号１１２や制御信号１１３やデータレジスタが自由
に設定できるため、任意アドレスのデータをリードやラ
イト可能なうえ、書き込みデータの設定も自由である。

【００２５】次に、通常動作時について説明する。テス
トモード信号１１１を無効にすることで、セレクタ１０
４は論理回路領域１０２から出力されたアドレスを選択
してアドレス信号１０７として出力し、セレクタ１０５
は論理回路領域１０２の制御信号を選択して制御信号１
０８として出力し、セレクタ１０６は論理回路領域１０
２のデータを選択してデータ入力信号１０９として出力
する。

【００２６】次に本発明の第２の実施形態について、図
面を参照しながら説明する。図２は、本発明の第２の実
施形態の構成図であり、半導体集積回路装置を示すもの
である。図２において、外部端子１０１と、内部論理回
路領域１０２と、ＲＡＭ１０３と、セレクタ１０４と、
セレクタ１０５と、ＲＡＭ１０３のアドレス信号１０７
と、ＲＡＭ１０３の制御信号１０８と、ＲＡＭ１０３の
出力データ信号１１０と、外部端子１０１から入力され
るテストモード信号１１１と、外部端子１０１から入力
される制御信号１１３と、外部端子１０１から入力され
るデータ入力信号１１４と、比較器１１６と、比較結果
信号１１７は第１の実施形態と同じ構成である。２０１
はセレクタであり、テストモード時はデータレジスタ２
０４，２０５のデータがＲＡＭ１０３に入力され、非テ
ストモード時は内部論理回路領域１０２で発生されるデ
ータがＲＡＭ１０３に入力される。２０２はＲＡＭ１０
３の入力データ信号であり、セレクタ２０１で選択出力
された信号である。２０３はアドレス信号１１２の最下
位１ビットの信号である。２０４はデータレジスタであ
り、データ入力信号１１４のデータを蓄え、セレクタ２
０１に出力される。２０５はレジスタであり、レジスタ
２０４各ビットの反転データが書き込まれ、セレクタ２
０１に出力される。データレジスタ２０４とデータレジ
スタ２０５はアドレスの最下位１ビットの信号２０３の
値に応じて比較器１１６で比較する入力データを決定
し、アドレスの最下位１ビット信号２０３がローレベル
の時はデータレジスタ２０４が選択され、アドレスの最
下位１ビットの信号２０３がハイレベルの時はデータレ
ジスタ２０５が選択される。セレクタ２０１は、テスト
モード信号１１１により、データレジスタ２０４とデー
タレジスタ２０５と内部論理回路領域１０２のデータの
中から１つを選択し、データ入力信号２０２として出力
する。

【００２７】以上のように構成された半導体集積回路装
置について、以下テスト時の動作について説明する。ま
ず、外部端子１０１からテストモード信号１１１を設定
する。これにより、半導体集積回路装置はＲＡＭのテス
トモードにされ、セレクタ１０４はアドレス信号１１２
のデータを選択してＲＡＭ１０３のアドレス信号１０７
として出力する。セレクタ１０５は制御信号１１３のデ
ータを選択してＲＡＭ１０３の制御信号１０８として出
力し、セレクタ２０１はデータレジスタ２０４またはデ
ータレジスタ２０５のデータを選択してＲＡＭ１０３に
データ入力信号２０２を出力する。データレジスタ２０
４またはデータレジスタ２０５のデータのうちどちらを
選択するかはアドレスの最下位１ビット信号２０３の値
に依存する。

【００２８】次に、ＲＡＭ１０３のデータを書き込むた
めに、アドレス信号１１２は外部端子１０１から、アド
レスデータを「０」から順次所望の最終ＲＡＭアドレス
までインクリメントして入力される。この際、制御信号
１１３は外部端子１０１からライト信号として入力し続
けられ、ＲＡＭ１０３をライト状態にし、データレジス
タ２０４には外部端子１０１からのデータ入力信号１１
４によってテストしたいデータを設定しておく。同時に
データレジスタ２０５はデータレジスタ２０４のビット
反転データが設定される。この時、チェッカーボードテ
ストを実現するなら、データレジスタ２０４にデータと
して全ビット“０”を設定すると、データレジスタ２０
５にはデータとして全ビット“１”が設定される。ここ
で、アドレス信号１１２のアドレス最下位１ビットの信
号２０３がローレベルの時はデータレジスタ２０４のデ
ータがＲＡＭ１０３に書き込まれ、アドレス信号１１２
のアドレス下位１ビットの信号２０３がハイレベルの時
はデータレジスタ２０５のデータがＲＡＭ１０３に書き
込まれる。この動作の繰り返しが必要な回数分実行され
る。

【００２９】次に、ＲＡＭ１０３のデータを読み出すた
め、アドレス信号１１２は外部端子１０１から、アドレ
スデータを「０」から順次所望の最終ＲＡＭアドレスま
でインクリメントして入力される。この際、制御信号１
１３は外部端子１０１からリード信号として入力し続け
られ、ＲＡＭ１０３をリード状態にし、データレジスタ
２０４には外部端子１０１からのデータ入力信号１１４
によって期待値データを設定しておく。同時にデータレ
ジスタ２０５はデータレジスタ２０４のビット反転デー
タが設定される。このとき、比較器１１６は入力データ
信号１１４のデータとデータ出力１１０のデータを比較
判定し、一致または不一致かどうかを１ビットの比較結
果信号１１７として外部端子１０１に出力する。

【００３０】以上のように本実施の形態によれば、アド
レス信号１１２や制御信号１１３ならびにデータレジス
タ２０４，２０５が自由に設定できるため、任意アドレ
スのデータをリードやライト可能なうえ、書き込みデー
タの設定も自由である。そのため、マーチングテストも
実現可能である。また、通常ＲＡＭのテストに必要なデ
ータは任意のデータと任意のデータのビット反転データ
が必要であるが、これはデータレジスタ２０４に一度デ
ータを設定しておけば、データレジスタ２０５にも各ビ
ットが反転したデータが設定され容易にＲＡＭのテスト
が実現可能になる。

【００３１】テストモード信号１１１を無効にすること
で、セレクタ１０４は論理回路領域１０２のデータを選
択しアドレス信号１０７として出力する。セレクタ１０
５は論理回路領域１０２のデータを選択し制御信号１０
８として出力し、セレクタ２０１は論理回路領域１０２
のデータを選択しデータ入力信号２０２として出力す
る。

【００３２】次に本発明の第３の実施形態について、図
面を参照しながら説明する。図３は、本発明の第３の実
施形態の構成図であり、半導体集積回路装置を示すもの
である。図３において、外部端子１０１と、内部論理回
路領域１０２と、ＲＡＭ１０３と、ＲＡＭ１０３の出力
データ信号１１０と、外部端子１０１から入力されるデ
ータ入力信号１１４と、比較器１１６と、比較結果信号
１１７は第１の実施形態と同じ構成である。セレクタ２
０１と、ＲＡＭ１０３のデータ入力信号２０２と、アド
レス最下位の１ビット信号２０３と、データレジスタ２
０４と、データレジスタ２０５は第２の実施形態と同じ
構成である。３０１はセレクタであり、テストモード時
はテスト用アドレスがＲＡＭ１０３に入力され、非テス
トモード時は内部論理回路領域１０２で発生されるアド
レス信号がＲＡＭ１０３に入力される。３０２はセレク
タであり、テストモード時はテスト用制御信号がＲＡＭ
１０３に入力され、非テストモード時は内部論理回路領
域１０２で発生される制御信号がＲＡＭ１０３に入力さ
れる。３０３はＲＡＭ１０３のアドレス信号であり、セ
レクタ３０１で選択出力された信号である。３０４はＲ
ＡＭ１０３の制御信号であり、セレクタ３０２で選択出
力された信号である。３０５はテストモード発生回路で
あり、３０６は外部端子１０１から入力されたテストモ
ード発生回路３０５を制御するテストモード信号であ
る。テストモード発生回路３０５はＲＡＭのテストに必
要な状態をハードウエアで実現し、テストモード信号３
０６により、ＲＡＭのテストに必要な連続リードや、連
続ライトや、ライト／リードの繰り返しが自由に設定可
能である。３０７はアドレス発生器であり、テストモー
ド発生回路３０５の信号により、アドレスのインクリメ
ントやデクリメントが実現される。３０８は制御信号発
生器であり、テストモード発生回路３０５の信号によ
り、連続リード時はリード信号を設定しＲＡＭ１０３を
リード状態にし、連続ライト時はライト信号を設定しＲ
ＡＭ１０３をライト状態にし、ライト／リードの繰り返
し時は、ライト信号とリード信号を交互に出力し、ＲＡ
Ｍ１０３をライト／リードの繰り返し状態にする。

【００３３】以上のように構成された半導体集積回路装
置について、以下テスト時の動作について説明する。ま
ず、外部端子１０１からテストモード信号３０６を設定
し、半導体集積回路装置をＲＡＭのテストモードにす
る。これにより、セレクタ３０１はアドレス発生器３０
７の出力信号を選択してＲＡＭ１０３のアドレス信号３
０３として出力し、セレクタ３０２は制御信号発生器３
０８の出力信号を選択してＲＡＭ１０３に制御信号３０
４を出力し、セレクタ２０１はデータレジスタ２０４ま
たはデータレジスタ２０５のデータを選択してＲＡＭ１
０３にデータ入力信号２０２を出力する。データレジス
タ２０４またはデータレジスタ２０５のデータのどちら
を選択するかはアドレスの最下位１ビットの信号２０３
の値に依存する。

【００３４】次に、ＲＡＭ１０３にデータを書き込むた
めに、外部端子１０１はテストモード信号３０６を入力
されテストモード発生回路３０５を連続ライト状態に設
定する。これにより、アドレス発生器３０７はアドレス
データ「０」から順次所望の最終ＲＡＭアドレスまでイ
ンクリメントするデータを発生させる。更に、制御信号
発生器３０８は連続でライト信号を発生させる。また、
データレジスタ２０４には外部端子１０１からのデータ
入力信号１１４によってテストしたいデータを設定して
おく。同時にデータレジスタ２０５はデータレジスタ２
０４のビット反転データが設定される。この時、チェッ
カーボードテストを実現するなら、データレジスタ２０
４にデータとして全ビット“０”を設定すると、データ
レジスタ２０５にはデータとして全ビット“１”が設定
される。ここで、アドレス発生器３０７のアドレス最下
位の１ビットの信号２０３がローレベルの時はデータレ
ジスタ２０４のデータがＲＡＭ１０３に書き込まれ、ア
ドレス発生器３０７のアドレス最下位の１ビットの信号
２０３がハイレベルの時はデータレジスタ２０５のデー
タがＲＡＭ１０３に書き込まれる。この動作の繰り返し
が必要な回数分実行される。

【００３５】次に、ＲＡＭ１０３のデータを読み出すた
め、外部端子１０１はテストモード信号３０６を入力さ
れテストモード発生回路３０５を連続リード状態に設定
する。これにより、アドレス発生器３０７はアドレスデ
ータ「０」から順次所望の最終ＲＡＭアドレスまでイン
クリメントするデータを発生させる。更に制御信号発生
器３０８は連続でリード信号を発生させる。また、デー
タレジスタ２０４には外部端子１０１からのデータ入力
信号１１４によって期待値データを設定しておく。同時
にデータレジスタ２０５はデータレジスタ２０４のビッ
ト反転データが設定される。このとき、比較器１１６は
入力データ信号１１４のデータとデータ出力１１０のデ
ータを比較判定し、一致または不一致かどうかを１ビッ
トの比較結果信号１１７として外部端子１０１に出力す
る。

【００３６】以上のように本実施形態によれば、テスト
モード発生回路３０５の状態の組み合わせで自由にテス
トフローが設定でき、外部端子数の削減にも役立つ。ま
た、通常ＲＡＭのテストは任意のデータと任意のデータ
のビット反転データが必要であるが、これはデータレジ
スタ２０４に一度データを設定しておけば、データレジ
スタ２０５にも反転データが設定され容易にＲＡＭのテ
ストが実現可能になる。

【００３７】テストモード信号３０６を無効にすること
で、セレクタ３０１，セレクタ３０２，セレクタ２０１
は、それぞれ論理回路領域１０２のデータを選択してア
ドレス信号３０３，制御信号３０４，データ入力信号２
０２として出力する。

【００３８】以上の実施の例では、チェッカーボードテ
ストとマーチングテストについて説明したが、本発明の
構造にすれば、その他の任意のテストについても実施可
能である。

【００３９】

【発明の効果】以上のような構成により、本発明の半導
体集積回路装置は、ＲＡＭのアドレスと制御信号を外部
から設定でき、ＲＡＭに書き込むデータはレジスタに蓄
え、またレジスタの値をＲＡＭのリード時の期待値とす
ることにより、簡単な手法でＲＡＭのテストを実現しつ
つ、ＲＡＭのテスト手法に自由度をもたせＲＡＭの動作
解析の多様化を実現するものである。

【００４０】また、本発明はデータレジスタのビット反
転データを蓄えるデータレジスタを設けることで、２種
類の入力データが設定可能になり、ＲＡＭのテスト時に
書き込むデータの設定を最初にしておけば、最後まで設
定が不要になり、簡単な手法でＲＡＭのテストを実現し
つつ、ＲＡＭのテスト手法に自由度をもたせＲＡＭの動
作解析の容易化を実現するものである。

【００４１】さらに、本発明はテストモード発生回路
と、アドレス発生器と制御信号発生器を持たせ、ＲＡＭ
のテスト時に使用される動作シーケンスをテストモード
発生回路を通じて設定できるため、簡単な手法でＲＡＭ
のテストを実現しつつ、ＲＡＭのテスト手法に自由度を
もたせＲＡＭの動作解析の多様化を実現するものであ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体集積回路
装置。

【図２】本発明の第２の実施形態に係る半導体集積回路
装置。

【図３】本発明の第３の実施形態に係る半導体集積回路
装置。

【図４】従来の実施形態に係る半導体集積回路装置。

【符号の説明】

１０１ 外部端子 １０２ 内部論理回路領域 １０３ ＲＡＭ １０４ セレクタ １０５ セレクタ １０６ セレクタ １０７ アドレス信号 １０８ 制御信号 １０９ データ入力信号 １１０ データ出力信号 １１１ テストモード信号 １１２ アドレス信号 １１３ 制御信号 １１４ データ入力信号 １１５ データレジスタ １１６ 比較器 １１７ 比較結果信号 ２０１ セレクタ ２０２ データ入力信号 ２０３ アドレス最下位の１ビットの信号 ２０４ データレジスタ ２０５ データレジスタ ３０１ セレクタ ３０２ セレクタ ３０３ アドレス信号 ３０４ 制御信号 ３０５ テストモード発生回路 ３０６ テストモード信号 ３０７ アドレス発生器 ３０８ 制御信号発生器 ４０１ 外部端子 ４０２ 内部論理回路領域 ４０３ ＲＡＭ ４０４ セレクタ ４０５ セレクタ ４０６ セレクタ ４０７ アドレス信号 ４０８ 制御信号 ４０９ データ入力信号 ４１０ データ出力信号 ４１１ テストモード信号 ４１２ アドレス発生器 ４１３ 制御信号発生器 ４１４ 入力データ発生器 ４１５ 比較器 ４１６ 比較結果信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】読み出し書き込み可能な記憶回路と論理回
   路を内蔵し、テストモード時に前記読み出し書き込み可
   能な記憶回路をテスト可能にする半導体集積回路装置に
   おいて、前記読み出し書き込み可能な記憶回路のアドレ
   ス信号をテストモード時には外部端子から入力可能にす
   る第１のセレクタと、前記読み出し書き込み可能な記憶
   回路の制御信号をテストモード時には外部端子から入力
   可能にする第２のセレクタと、前記読み出し書き込み可
   能な記憶回路のデータ入力信号をテストモード時には外
   部端子から一旦格納可能な第１のデータレジスタと、前
   記読み出し書き込み可能な記憶回路のデータ入力信号を
   テストモード時には前記第１のデータレジスタのデータ
   を入力可能にする第３のセレクタと、前記読み出し書き
   込み可能な記憶回路のデータ出力信号と前記データレジ
   スタの信号とを比較し、比較結果を外部端子に出力する
   比較器を備えていることを特徴とする半導体集積回路装
   置。
2. 【請求項２】請求項１記載の半導体集積回路装置におい
   て、前記第１のデータレジスタのビット反転データを保
   持する第２のデータレジスタを備えていることを特徴と
   する半導体集積回路装置。
3. 【請求項３】請求項２記載の半導体集積回路装置におい
   て、外部端子から設定可能なテストモード発生回路と、
   前記テストモード発生回路の状態で制御される前記読み
   出し書き込み可能な記憶回路のアドレス発生器と、前記
   テストモード発生回路の状態で制御される前記読み出し
   書き込み可能な記憶回路の制御信号発生器を備えている
   ことを特徴とする半導体集積回路装置。