JPH09281192A - 論理集積回路の自己診断回路 - Google Patents

Abstract

(57)【要約】 【課題】論理集積回路の疑似乱数を用いる自己診断回路
において、診断対象回路内部の記憶素子への論理的０出
現確率を任意に制御して、高い検出率を得る。 【解決手段】疑似乱数発生器の出力１０２と乱数の分配
のためのシフトレジスタ１１０との間にセレクタ１２０
を挿入する。重みを付加しない間は、セレクタ１２０は
出力１０２を選択する。診断対象回路部分のレジスタ１
３０〜１５０の、重みを付加したいビット位置に格納さ
れるデータが、クロック１９１のシフト操作で出力１０
２に出現した時に、同じクロック１９１によって制御さ
れる重み付け記憶装置の出力１７２によって、セレクタ
１２０は入力先を出力１７１に切り替え、前記位置に格
納する値を記憶装置１７０に設定した初期値に置き換え
る。前記位置へのデータの出力１０２への出現周期と同
じ周期で重み付けデータが繰り返されるように構成する
ことで任意のビット位置の論理的０出現確率を制御でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】計算機を構成する論理集積回
路および複数の論理集積回路を搭載する基板の製造不良
を検出し、もって製造工程の改善、後戻り工程の削減お
よび製品の品質の維持を図るための技術分野に係わる。

【０００２】

【従来の技術】集積度の高い論理集積回路は、回路内部
の信号線を直接制御観測できない。製造不良を検出する
ためのテストベクトルを外部入力端子だけから印加し、
回路の応答を外部出力端子だけから観測する方法で、実
用的な時間内で十分な検出率を得るためには、テストを
容易にする回路を集積回路内に備える必要がある。これ
に関する様々な技術が提案され、実用化されている。こ
れらの中で、テスト対象である集積回路自体にテストベ
クトルを発生させる回路を組み込むことを特徴とする自
己診断方法は、テストベクトルをテスト装置側に格納す
る必要がないこと、高い周波数でテストする場合でも、
テスト装置とテスト対象回路との間において同期して高
速に動作させる必要のある信号線の数が少なくてすむこ
と等の利点があり、特に大規模で高速な回路のテストを
低いコストで実現するのに有効である。自己診断方法一
般の詳細な記述は文献“Ｂｕｉｌｔ−Ｉｎ Ｔｅｓｔ
ｆｏｒ ＶＬＳＩ：Ｐｓｅｕｄｏｒａｎｄｏｍ Ｔｅｃ
ｈｎｉｑｕｅｓ”，Ｐ．Ｈ．Ｂａｒｄｅｌ他著（１９８
７年発行）に記載されている。

【０００３】従来の自己診断方法の欠点の代表的な一つ
は、実用的な時間内では検出率を必ずしも十分高くでき
ないことにある。この原因は、ある故障を検出するため
には回路内のいくつもの信号線をある特定の論理値の組
合せにする必要があるのに、内蔵した疑似乱数発生器で
はその組合せに到達するのに非常に長い時間がかかる
か、回路内のシフトレジスタの構成によっては永久に到
達できない場合が生ずるためである。これに対処する従
来の方法としては、前記文献ではシフトレジスタの構成
法を工夫して回路内に設定できない状態の数を減らした
り、疑似乱数発生器の出力端子を回路外部からプログラ
ムして論理的０の出現確率を変化させる重み付けの方法
等が記載されている。

【０００４】しかし疑似乱数発生器の出力端子の重みを
調整するだけでは発生率の向上は不十分であり、シフト
レジスタ状に構成された内部記憶装置の１ビット毎に０
の出現確率を制御する必要がある。この制御の必要性と
実現方法については文献“Ｌｏｗ Ｃｏｓｔ Ｔｅｓｔ
ｉｎｇ ｏｆ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｌｏｇｉｃ
Ｃｏｍｐｏｎｅｎｔｓ”，Ｒ．Ｗ．Ｂａｓｓｅｔｔ他
著（１９８９ＩＴＣ）に記載がある。これは、自己診断
回路の一部の疑似乱数発生器をテスト装置側に備え、テ
スト装置のプログラミングによってテスト対象回路への
データのシフト操作を通して回路内部の各記憶素子単位
の重み付けを可能にし、かつテストベクトルをテスト装
置に格納しておく必要性をなくした方法である。

【０００５】

【発明が解決しようとする課題】しかし、この方法では
疑似乱数発生器と重み付けのための十分高速なプログラ
ミング装置を備えた特殊なテスト装置が常に必要であ
り、自己診断方法の特徴である簡単なテスト環境で、場
合によっては製品に集積回路を組み込んだ状態でテスト
できる利点が失われる。本発明は、小規模な記憶装置を
集積回路に付加することによって、テスト装置に格納さ
れたテストベクトルを順次印加し、応答を順次観測する
機能と、一定のクロックを印加する機能だけを有する簡
単なテスト環境においても高い検出率を得ることのでき
る自己診断回路を提供する。

【０００６】

【課題を解決するための手段】本発明は信号セレクタ
（Ａ）と重み付け記憶装置（Ｂ）とを疑似乱数発生器、
シフトレジスタおよび符号レジスタからなる自己診断回
路に、テスト実行のためのクロックを共通に分配し、付
加して構成する。前記重み付け記憶装置（Ｂ）は、自己
診断回路のテスト実行周期のビット数に相当するビット
長さの論理的０，１の列を複数格納する内部記憶装置
（Ｃ）と、格納のための初期化信号伝搬経路と、前記信
号伝搬経路と前記内部記憶装置に格納されたデータを前
記ビット長さの周期で繰り返し出力するためのフィード
バックループとのどちらか一方を選択する信号セレクタ
（Ｄ）と、特定の場合には、論理的０，１の双方が繰り
返し出現する出力端子を持つ順序回路（Ｅ）と、前記内
部記憶装置（Ｃ）と前記順序回路（Ｅ）との間の論理演
算を行うゲートとを備える。前記信号セレクタ（Ａ）
は、選択制御入力信号線を前記重み付け記憶装置（Ｂ）
の第１の出力信号線に接続し、第１のデータ入力信号線
は前記重み付け記憶装置（Ｂ）の第２の出力信号線に接
続し、第２のデータ入力信号線は疑似乱数発生器に接続
する。

【０００７】重み付け記憶装置（Ｂ）の信号セレクタ
（Ｄ）を初期化信号伝搬経路を選択する側に制御し、前
記内部記憶装置（Ｃ）にあらかじめ、論理的０，１の列
（Ｆ）を複数格納する。次に信号セレクタ（Ｄ）をフィ
ードバックループ側を選択するように制御し、自己診断
回路によるテストを実行する。前記信号セレクタ（Ａ）
は疑似乱数発生器の出力する重みの付いていない乱数信
号と前記重み付け記憶装置（Ｂ）の第１の出力信号線か
らのあらかじめ格納した論理的０，１の列とを重み付け
記憶装置（Ｂ）の第２の出力信号線の取る値に従って切
り替えて選択する。重み付け記憶装置（Ｂ）の第１の出
力信号は自己診断回路によるテストの周期と一致してい
るので、もし前記信号セレクタ（Ａ）が重み付け記憶装
置（Ｂ）の第１の出力信号線を選択し、前記列（Ｆ）の
あるビット位置のデータを取り込むと、そのデータは対
応するシフトレジスタのあるビット位置に常に一定の周
期で運ばれる。重み付け記憶装置（Ｂ）の第２の出力信
号線が、重みを付けたいシフトレジスタのあるビット位
置に対応した前記列（Ｆ）のあるビット位置において、
装置（Ｂ）の第１の出力信号線を選択するような値とな
るように初期化しておけば、自己診断実行中に任意のシ
フトレジスタビット位置に任意の値を一定の周期で格納
することができる。前記順序回路（Ｅ）は、重み付け記
憶装置（Ｂ）の第２の出力信号線の値をある確率で無効
にし、前記重みを制御する。

【０００８】

【発明の実施の形態】疑似乱数発生器、シフトレジスタ
および符号レジスタからなる自己診断回路に本発明によ
る信号セレクタと重み付け記憶装置とを付加する実施例
を、図１を用いて説明する。疑似乱数発生器１００、シ
フトレジスタ１１０，１３０，１５０、符号レジスタ１
６０、重み付け記憶装置１７０はスキャンクロックを入
力１９１から供給され、スキャン入力１９０からスキャ
ン操作によって全て任意の初期状態に設定できる。シフ
トレジスタ１３０と１５０とはテスト対象回路内部の記
憶素子を用いて構成される。自己診断実行時は疑似乱数
発生器１００の生成した乱数列がシフトレジスタ１１０
からシフトレジスタ１３０と１５０とにシフト操作によ
って供給され、出力群１３１に組合せ回路部分１４０の
入力群１４１に対するテストベクトルとなって現れる。
回路部分１４０の出力群１４２の応答は入力群１５１か
ら、一定の周期でシステムクロック入力１９３から入力
されるクロックパルスによって、シフトレジスタ１５０
に取り込まれ、システムクロックパルス間のシフト操作
で符号レジスタ１６０へ伝えられ、符号化される。テス
ト結果の判定は、最後に符号レジスタ１６０の符号内容
を故障のない同じ回路の当該符号と比較することによっ
てなされる。前記一定の周期とは、シフトレジスタ１１
０の入力１１１から符号レジスタの何れかの入力１６
１，１６２にいたるシフト段数の内、何れか多い方とす
る。重み付け記憶装置１７０は、制御入力１７５の状態
によって、スキャンデータ入力１７３からの初期化デー
タをクロック入力１７４からのシフト操作によって内部
に取り込むか、取り込んだデータをデータ出力１７１と
選択信号出力１７２とから前記一定の周期で繰り返し出
力するかを切り替える。信号セレクタ１２０は疑似乱数
発生器１００の出力１０２とシフトレジスタ１１０の入
力１１１との間に挿入する。制御入力Ｓが０の時は出力
１０２の値を入力１１１に伝え、Ｓが１の時は出力１７
１の値を入力１１１に伝える。前記制御入力Ｓは選択信
号出力１７２の値によって制御される。

【０００９】重み付け記憶装置１７０を複数のシフトレ
ジスタで構成する実施例を図２を用いて説明する。図２
の符号１００から１７５までは図１の相当する符号と同
一の構成要素を示す。前記シフトレジスタはデータシフ
トレジスタ２１０と選択信号シフトレジスタ２２０の二
つから構成される。ビット段数は前記一定の周期に相当
する。符号‘Ｓ−ｉｎ’，‘Ｓ−ｏｕｔ’および‘Ｃ’
は順にシフトデータ入力、シフトデータ出力およびシフ
トクロック入力を表す。制御入力１７５を論理的１に
し、スキャンクロックを入力１７４から印加することに
よって、スキャンデータ入力１７３からシフトレジスタ
２１０と２２０とに、データを書き込むことができる。
セレクタ２２０と２４０とは図１で述べたセレクタ１２
０と同様な動作をする。自己診断テスト実行時は制御入
力１７５を０にし、シフトレジスタ２１０および２２０
のデータ入力を出力からのフィードバック信号線につな
げる。この結果、シフトレジスタ２１０，２２０の出力
は、初期化で設定したビット列の値を前記一定のテスト
周期に従って繰り返す。順序回路２５０は複数ビットか
らなる疑似乱数発生器やカウンタで構成する。順序回路
２５０のいくつかのビットについて、ＯＲゲート２６０
で論理和を取り、選択信号シフトレジスタ２２０の出力
とＯＲゲート２６０の出力との論理積をＡＮＤゲート２
７０で取り、セレクタ１２０の制御入力とする。図の通
り順序回路２５０の２ビットを使用する場合は、ＯＲゲ
ート２６０の出力は４回に１回の割合で論理的０になる
ので、選択信号シフトレジスタの重みを付けるための信
号は７５％しかセレクタ１２０に到達しない。テスト繰
り返し数の７５％にはシフトレジスタ２１０に格納した
値が確率１で設定され、残りの２５％には疑似乱数発生
器１００の乱数が設定される。すなわち、設定したい値
が所定の位置で出現する確率は０．８７５（＝０．７５
＊１＋０．２５＊０．５）である。同様に、もし３ビッ
ト使用した場合は０．９３７５となる。

【００１０】シフトレジスタ１１０の入力側からｉビッ
ト目の出力１１２に接続されたシフトレジスタ１３０の
第ｍｉビット目の記憶素子１３２に重みを付加する場合
は、データシフトレジスタ２１０の入力側から第Ｍ（＝
ｉ＋ｍｉ）ビット目２１１に設定したい値を、選択信号
シフトレジスタ２２０の同じく第Ｍビット目２２１に論
理的１を格納する。

【００１１】実施例のように、複数のシフトレジスタ並
列に接続してテストベクトルを供給する場合は、複数の
記憶素子に同じ値が同じ重みで設定されるという問題が
ある。図２では、ｉ＋ｍｉ＝ｊ＋ｍｊであると、シフト
レジスタ１５０の第ｍｊビット目の記憶素子１５２は記
憶素子１３２と常に同じ値が設定される。逆の重みを設
定しようとしても不可能である。この制約をある程度回
避する方法の実施例を、図４を用いて説明する。図２と
異なる点は、重み付け記憶装置１７０にデータシフトレ
ジスタ２１０と同じ長さのデータシフトレジスタ４２０
とセレクタ４１０と出力信号線４０１が追加されている
こと、ｎビットシフトレジスタ４３０が追加されている
ことと、シフトレジスタ１１０と４３０との出力をＥＯ
Ｒゲート４４０，４５０にて排他的論理和を取った結果
がシフトレジスタ１３０，１５０に入力されていること
である。データシフトレジスタ４２０は他のレジスタ同
様、制御入力１７５を１にしたときスキャンデータ入力
１７３から初期化され、０にすると、設定されたデータ
をテストの一定の周期と同期して繰り返し信号線４０１
に出力する。シフトレジスタ１５０の入力はシフトレジ
スタ１１０のｊビット目１５２とシフトレジスタ４３０
のｎ＋１−ｊビット目４３３との排他的論理和であるた
め、データシフトレジスタ４２０の入力側から第Ｎ（＝
ｎ＋１−ｊ＋ｍｊ）ビット目４２１に１を設定すること
により、シフトレジスタ１５０の第ｍｊビット目の記憶
素子１５２の設定値と記憶素子１３２の設定値とを互い
に反対の値にすることができる。

【００１２】重み付け記憶装置１７０は集積回路に内蔵
されたメモリを用いて構成することができる。図３に実
施例を示す。内蔵メモリ３００はアドレス発生順序回路
３３０、データ発生順序回路３２０および符号レジスタ
３１０を用いて自己診断可能な構成をとっている。順序
回路３３０はスキャンクロック１７４を印加して１ビッ
トシフトする度に異なるアドレスを順次発生する。アド
レスをリセット入力３３１を有効にすると次に発生する
アドレスを一定の初期値に戻すことができる。リセット
入力３３１と信号線３３２との間にセレクタ３５０を挿
入し、制御入力１７５に論理的０を設定するとデコーダ
３４０の出力でアドレスをリセットするように構成す
る。デコーダ３４０は、順序回路３３０がテストの一定
の周期に相当する数だけアドレスを発生した時に出現す
るアドレスを検知し、次に発生するアドレスを初期アド
レスに戻す信号をリセット入力３３１に送る。順序回路
３３０の発生する順番に、図２のレジスタ２１０と２２
０とに格納する初期データと同じデータをメモリ３００
に格納しておけば、データ出力端子３０１からデータ出
力１７１と選択信号出力１７２とに接続することによ
り、図２と全く同じ制御をする重み付け記憶装置を構成
することができる。

【００１３】

【発明の効果】小規模な自己診断回路を付加するだけ
で、テスト装置と同期を取ることなしに実行できる自己
診断における検出率を高めることができる。組み込む疑
似乱数発生回路の特性と内部シフトレジスタの接続構造
とを分析し、検出率が十分になるように集積回路の論理
を設計する手間を省いて、設計終了後に重みデータの作
成を行うことで、十分になるまで検出率の向上を図るこ
とができる。最も製品の性能に影響する論理の設計に対
する負担を軽くし、かつ十分な診断が可能になる。

【図面の簡単な説明】

【図１】本発明実施時の自己診断回路の全体構成を示
す。

【図２】本発明の１要素である重み付け記憶装置をシフ
トレジスタで実現する場合の実施例を示す。

【図３】本発明の１要素である重み付け記憶装置を自己
診断機能付き内蔵メモリを利用して構成する実施例を示
す。

【図４】重み位置相関の軽減回路の構成図である。

【符号の説明】

１００〜１０２…自己診断用の疑似乱数発生器とその回
路部分の入出力、 １１０〜１１３…回路内にテストベクトルを分配するた
めのシフトレジスタとその入出力、 １６０〜１６３…符号レジスタとその入出力、 １３０〜１５２…診断対象回路部分のテスト時の構成、 １２０…重み付けのための信号セレクタ、 １７０〜１７５…重み付けのための記憶装置とその入出
力、 １９０〜１９４…集積回路外部にでる自己診断用の信号
線、 ２１０〜２１１…重み付けで設定する値を格納するシフ
トレジスタとその中の１ビット、 ２２０〜２２１…重み付けをするビット位置を指定する
データを格納するシフトレジスタとその中の１ビット、 ２３０，２４０，４１０…初期化データのシフトとテス
ト実行のシフトとの経路を切り替えるセレクタ、 ２５０〜２７０…重み付けの重みを変化させるための論
理、 ３００〜３０３…ランダムアクセスメモリとその入出
力、 ３１０…メモリの自己診断時に応答を符号化するレジス
タ、 ３２０…メモリの自己診断時にメモリに書き込むマーチ
ング等のパターンを持ったテストベクトルを生成するレ
ジスタ、 ３３０…メモリの自己診断時にテストベクトルをメモリ
に書き込むアドレスを生成するレジスタ、 ３３１…アドレスを初期化するための信号の入力端子、 ３３２…重み付け自己診断モード以外の動作モードにて
アドレスを初期化するための信号の入力端子、 ３４０…特定のアドレスを検出してアドレスを初期化す
るための信号を発生するデコーダ、 ３５０…重み付け自己診断モードとそれ以外の動作モー
ドとを切り替えるレジスタ、 ４０１…重み付けの設定値を反転させるビット位置を指
定するためのデータの出力信号線、 ４２０〜４２１…重み付けで設定する値を反転させるビ
ット位置を指定するためのデータを格納するレジスタ、 ４３０〜４３３…重み付けで設定する値を反転させるビ
ット位置を指定するためのデータを回路内に分配するた
めのレジスタとそのビット位置、 ４４０，４５０…重み付けの設定値を反転させるための
ＥＯＲゲート。

Claims (1)

【特許請求の範囲】
1. 【請求項１】論理回路内の第１の記憶素子でシフトレジ
   スタを構成し、疑似乱数発生器から出力される第１の論
   理的０，１の列をシフト操作で前記シフトレジスタに伝
   搬させ、回路の内部状態を決定することによって前記論
   理回路を診断する自己診断回路において、論理回路内の
   記憶装置に任意の第２の論理的０，１の列を格納し、前
   記シフト操作に同期して一定周期で第２の論理的０，１
   の列を繰り返し出力させ、第１の論理的０，１の列と論
   理演算を行った結果を前記シフトレジスタのデータ入力
   信号線に入力することにより、診断対象回路部分の内部
   記憶素子の状態を第２の論理的０，１の列によっても制
   御することを特徴とする論理集積回路の自己診断回路。