JP2021050924A - 自己診断回路 - Google Patents

Abstract

【課題】自己診断回路の故障検出率及び故障検出時間をＬＳＩ実装後も任意に調整する。【解決手段】自己診断回路１０は、テスト対象回路２０に組み込まれたスキャンチェーン１１と、テストパタンＳ１を順次生成してスキャンチェーン１１に入力するテストパタン生成部１２と、テストパタンＳ１のパタン数を可変的に設定する制御部１５とを有する。例えば、制御部１５は、書き換え可能な設定値を格納するレジスタ１５１と、テストパタンＳ１のパタン数をカウントするカウンタ１５２と、を含み、テストパタンＳ１のパタン数がレジスタ１５１に格納された設定値に達するまでテストパタンＳ１を順次生成するようにテストパタン生成部１２を制御するとよい。【選択図】図４

Description

本明細書中に開示されている発明は、半導体装置（車載ＬＳＩなど）に実装される自己診断回路（いわゆるＢＩＳＴ［built in self test］回路）に関する。

従来、半導体装置の量産テストや起動時または動作中の故障診断に使用される自己診断回路が種々提案されている。

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。

特開２０１６−１７６８４３号公報

近年、車載ＬＳＩの分野では、車両の機能安全を達成するためのプロセスを規定したＩＳＯ２６２６２規格への準拠が必須となってきている。車両の機能安全を達成するためには、安全機構として使われる故障診断が非常に重要となる。この故障診断手法の一つとして自己診断回路が使用されることも多いが、ＩＳＯ２６２６２規格では、故障が与える影響の大きさにより、達成しなければならない故障カバレッジが規定されている。

図１３は、ＡＳＩＬ［automotive safety integrity］レベル毎に設定されたＳＰＦＭ［single point fault metrics］及びＬＦＭ［latent fault metrics］を示す図である。

ＳＰＦＭ及びＬＦＭは、自己診断回路の故障検出率そのものではないが、故障検出率に非常に大きく依存する指標であり、ＡＳＩＬレベル毎に目標値が設定されている。

ＡＳＩＬレベルは、システムが非安全状態になったときの影響の深刻度を示す指標であり、Ｂレベル（ＡＳＩＬ Ｂ）、Ｃレベル（ＡＳＩＬ Ｃ）、Ｄレベル（ＡＳＩＬ Ｄ）の順に、影響の深刻度が増していく。そのため、最も深刻度の高いＤレベル（ＡＳＩＬ Ｄ）では、必然的に最も高い故障検出率が求められる。

一方、故障検出時間についてもシステム毎に要求があり、車載ＬＳＩはこれを満たす必要がある。そのため、従来の半導体装置には、システムから要求される故障検出率及び故障検出時間を満たすことのできる自己診断回路が実装されている。

しかしながら、従来の自己診断回路では、その故障検出率及び故障検出時間が半導体装置への実装前（自己診断回路の設計時）に予め決定されており、半導体装置への実装後に故障検出率及び故障検出時間を調整することは一切できなかった。そのため、半導体装置の用途は、基本的に、予め想定されたシステムでの使用に限られていた。

本明細書中に開示されている発明は、本願の発明者により見出された上記課題に鑑み、半導体装置への実装後も故障検出率及び故障検出時間を任意に調整することのできる自己診断回路を提供することを目的とする。

本明細書中に開示されている自己診断回路は、テスト対象回路に組み込まれたスキャンチェーンと、テストパタンを順次生成して前記スキャンチェーンに入力するテストパタン生成部と、前記テストパタンのパタン数を可変的に設定する制御部と、を有する構成（第１の構成）とされている。

なお、上記第１の構成から成る自己診断回路において、前記制御部は、書き換え可能な設定値を格納するレジスタと、前記テストパタンのパタン数をカウントするカウンタと、を含み、前記テストパタンのパタン数が前記設定値に達するまで前記テストパタンを順次生成するように前記テストパタン生成部を制御する構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る自己診断回路において、前記テストパタン生成部は、疑似乱数パタンを順次生成する疑似乱数パタン生成部を含み、前記疑似乱数パタンを前記テストパタンとして出力する、若しくは、前記疑似乱数パタンから前記テストパタンを生成する構成（第３の構成）にするとよい。

また、上記第３の構成から成る自己診断回路において、前記テストパタン生成部は、追加重みに応じて前記疑似乱数パタンに重み付け処理を施す重み付け処理部をさらに含む構成（第４の構成）にするとよい。

また、上記第４の構成から成る自己診断回路において、前記制御部は、前記疑似乱数パタンを用いたスキャンテストの実施中に前記追加重みを切り替えるように前記重み付け処理部を制御する構成（第５の構成）にするとよい。

また、上記第３〜第５いずれかの構成から成る自己診断回路において、前記テストパタン生成部は、符号化された追加パタンを順次展開するパタン展開部と、前記疑似乱数パタン及び前記追加パタンの一方を選択パタンとして出力するセレクタと、をさらに含み、前記選択パタンを前記テストパタンとして出力する、若しくは、前記選択パタンから前記テストパタンを生成する構成（第６の構成）にするとよい。

また、上記第６の構成から成る自己診断回路において、前記制御部は、前記疑似乱数パタンを用いたスキャンテストを実施してから前記追加パタンを用いたスキャンテストを実施するように前記疑似乱数パタン生成部及び前記セレクタを制御する構成（第７の構成）にするとよい。

また、上記第１〜第７いずれかの構成から成る自己診断回路は、前記スキャンチェーンから出力されるテスト応答パタンを圧縮してシグネチャを生成するテスト応答圧縮部と、前記シグネチャと期待値とを比較する比較部と、をさらに有し、前記制御部は、前記テストパタンのパタン数及び前記期待値の双方を可変的に設定する構成（第８の構成）にするとよい。

また、本明細書中に開示されている半導体装置は、上記第１〜第８いずれかの構成から成る自己診断回路と、前記テスト対象回路とを有する構成（第９の構成）とされている。

また、本明細書中に開示されている半導体装置は、上記第４または第６の構成から成る自己診断回路と、前記テスト対象回路と、前記追加重みまたは前記追加パタンの外部入力を受け付ける外部インタフェイスと、を有する構成（第１０の構成）とされている。

本明細書中に開示されている発明によれば、半導体装置への実装後も故障検出率及び故障検出時間を任意に調整することのできる自己診断回路を提供することが可能となる。

自己診断回路の基本構成を示す図 疑似乱数パタン生成部の一構成例を示す図 スキャンテストの概要を示す図 自己診断回路の第１実施形態を示す図 第１実施形態における自己診断動作の一例を示す図 疑似乱数パタンで検出しにくい故障の一例を示す図 自己診断回路の第２実施形態を示す図 第２実施形態における自己診断動作の一例を示す図 自己診断回路の第３実施形態を示す図 第３実施形態における自己診断動作の一例を示す図 外部インタフェイスの導入例を示す図 車両の外観を示す図 ＡＳＩＬレベル毎に設定されたＳＰＦＭ及びＬＦＭを示す図

＜自己診断回路（基本構成）＞
図１は、自己診断回路の基本構成を示す図である。本構成例の半導体装置１には、自己診断回路１０とテスト対象回路（ＣＵＴ［circuit under test］）２０が実装（集積化）されている。

自己診断回路１０は、半導体装置１の起動時または動作中（若しくは、半導体装置１の量産テスト時）において、テスト対象回路２０のスキャンテストを実施する主体であり、スキャンチェーン１１と、テストパタン生成部１２と、テスト応答圧縮部１３（いわゆるＴＲＣ［test response compactor］）と、比較部１４と、制御部１５と、を有する。

スキャンチェーン１１は、複数のスキャンフリップフロップ２１から成る。スキャンフリップフロップ２１は、テスト対象回路２０に組み込まれた全部（または一部）のフリップフロップを代替する順序回路であり、スキャンテスト実施中（特にスキャンイン動作時及びスキャンアウト動作時）にシリアル接続されることでシフトレジスタを形成する。なお、スキャンチェーン１１の本数を増やすほど、１本当たりのフリップフロップ数（＝シフトレジスタのビット長）が減るので、スキャンテストの所要時間（延いては故障検出時間）を短縮することができる。

テストパタン生成部１２は、疑似乱数パタン生成部１２ａ（いわゆるＰＲＰＧ［pseudo random pattern generator］）と、フェイズシフタ１２ｂを含み、テストパタンＳ１を順次生成してスキャンチェーン１１に入力する。

疑似乱数パタン生成部１２ａは、少なくとも１系統（本構成例では複数系統）の疑似乱数パタンＳ０を生成する。疑似乱数パタン生成部１２ａとしては、例えば、線形帰還シフトレジスタ（いわゆるＬＦＳＲ［linear feedback shift register］）が好適である。

フェイズシフタ１２ｂは、複数系統の疑似乱数パタンＳ０に所定の論理演算（例えば排他的論理和演算）を施すことにより、隣接系統同士の相関が低減されたテストパタンＳ１を生成する。なお、疑似乱数パタンＳ０（延いてはテストパタンＳ１）が１系統である場合には、フェイズシフタ１２ｂを割愛し、疑似乱数パタンＳ０をテストパタンＳ１としてそのまま出力することもできる。

テスト応答圧縮部１３は、スキャンチェーン１１から出力されるテスト応答パタンＳ２を圧縮してシグネチャＳ３を生成する。テスト応答圧縮部１３としては、例えば、多入力シフトレジスタ（いわゆるＭＩＳＲ［multiple input shift register］）が好適である。

比較部１４は、シグネチャＳ３と期待値（＝テスト対象回路２０の故障がない場合に得られるべきシグネチャに相当）とを比較することにより、テスト対象回路２０の故障有無を判定する。

制御部１５は、上記各部１１〜１４を統括的に制御する。

＜疑似乱数パタン生成部＞
図２は、疑似乱数パタン生成部１２ａの一構成例を示す図である。本構成例の疑似乱数パタン生成部１２ａは、Ｄフリップフロップａ１〜ａ５とＸＯＲゲートａ６を含む。

Ｄフリップフロップａ１のデータ入力端（Ｄ）は、ＸＯＲゲートａ６の出力端に接続されている。Ｄフリップフロップａ１の出力端（Ｑ）は、論理信号Ｘ１の出力端として、Ｄフリップフロップａ２のデータ入力端（Ｄ）に接続されている。Ｄフリップフロップａ２の出力端（Ｑ）は、論理信号Ｘ２の出力端として、Ｄフリップフロップａ３のデータ入力端（Ｄ）に接続されている。Ｄフリップフロップａ３の出力端（Ｑ）は、論理信号Ｘ３の出力端として、Ｄフリップフロップａ４のデータ入力端（Ｄ）とＸＯＲゲートａ６の第１入力端に接続されている。Ｄフリップフロップａ４の出力端（Ｑ）は、論理信号Ｘ４の出力端として、Ｄフリップフロップａ５のデータ入力端（Ｄ）に接続されている。Ｄフリップフロップａ５の出力端（Ｑ）は、論理信号Ｘ５の出力端として、ＸＯＲゲートａ６の第２入力端に接続されている。

このように接続されたＤフリップフロップａ１〜ａ５及びＸＯＲゲートａ６は、５ビットのＬＦＳＲとして機能し、帰還多項式Ｘ^５＋Ｘ^３＋１（３１周期）で表される疑似乱数パタンＳ０（＝Ｘ１Ｘ２Ｘ３Ｘ４Ｘ５）をクロック入力に同期して順次生成する。

なお、擬似乱数パタンＳ０の初期値は、シードデータＳＥＥＤ［４：０］（＝Ｄフリップフロップａ１〜ａ５それぞれの初期出力値）により決定される。

なお、本図では、説明を簡単とするために、５ビットのＬＦＳＲを例に挙げたが、実際の疑似乱数パタン生成部１２ａは、例示よりも遥かに多ビットのＬＦＳＲで構成される。従って、僅かなデータ量（シードデータＳＥＥＤのみ）で多くの疑似乱数パタンＳ０を生成することができる。

＜スキャンテスト＞
図３は、スキャンテストの概要を示す図である。本図で示すように、スキャンテストにより故障の有無が判定されるテスト対象回路２０は、スキャンフリップフロップ２１と、組み合わせ論理回路２２（いわゆるＣＬＣ［combinational logic circuit］）を含む。

スキャンフリップフロップ２１は、それぞれ、Ｄフリップフロップ２１１とマルチプレクサ２１２を含む（吹き出し枠を参照）。

Ｄフリップフロップ２１１のデータ入力端（Ｄ）には、マルチプレクサ２１２の出力信号が入力されている。Ｄフリップフロップ２１１のクロック入力端（＞）には、クロック信号ＣＫが入力されている。Ｄフリップフロップ２１１の出力端（Ｑ）から出力されるラッチ信号は、データ出力信号ＤＯとして組み合わせ論理回路２２または回路外部に出力され、或いは、スキャン出力信号ＳＯ（延いてはテスト応答パタンＳ２）として後段のスキャンフリップフロップ２１またはテスト応答圧縮部１３に出力される。

マルチプレクサ２１２は、例えば、スキャンイネーブル信号ＳＥがローレベル（＝通常モード時の論理レベル）であるときにデータ入力信号ＤＩを選択し、スキャンイネーブル信号ＳＥがハイレベル（＝スキャンモード時の論理レベル）であるときにスキャン入力信号ＳＩを選択する。なお、データ入力信号ＤＩは、回路外部または組み合わせ論理回路２２から入力される信号である。一方、スキャン入力信号ＳＩは、テストパタン生成部１２で生成されるテストパタンＳ１、若しくは、前段のスキャンフリップフロップ２１から出力されるスキャン出力信号ＳＯである。

なお、テスト対象回路２０のスキャンテストでは、（１）スキャンイン動作、（２）キャプチャ動作、及び、（３）スキャンアウト動作、という３つの動作状態が順次繰り返される。以下では、それぞれの動作状態について説明する。

まず、スキャンイン動作では、テスト対象回路２０がスキャンモード（ＳＥ＝Ｈ）となる。このとき、複数のスキャンフリップフロップ２１がシリアル接続された状態となり、一連のスキャンチェーン１１（＝シフトレジスタ）が形成される。このスキャンチェーン１１には、クロック信号ＣＫに同期してテストパタンＳ１がシリアル入力される。

次に、キャプチャ動作では、テスト対象回路２０が通常モード（ＳＥ＝Ｌ）となり、組み合わせ論理回路２２の通常動作が実施される。このとき、複数のスキャンフリップフロップ２１には、それぞれ、クロック信号ＣＫに同期してテストパタンＳ１に応じた組み合わせ論理回路２２の出力結果がキャプチャされる。

最後に、スキャンアウト動作では、テスト対象回路２０が再びスキャンモード（ＳＥ＝Ｈ）となり、先出のスキャンチェーン１１が再形成される。このスキャンチェーン１１から、クロック信号ＣＫに同期してテスト応答パタンＳ２（＝テストパタンＳ１に応じた組み合わせ論理回路２２の出力結果）がシリアル出力される。

このようにして生成されたテスト応答パタンＳ２（ないしシグネチャＳ３）を期待値と比較することにより、テスト対象回路２０の故障有無を判定することができる。

以下では、自己診断回路１０を半導体装置１に実装した後でも、自己診断回路１０の故障検出率及び故障検出時間を任意に調整することのできる新規な実施形態を提案する。

＜自己診断回路（第１実施形態）＞
図４は、自己診断回路１０の第１実施形態を示す図である。本実施形態の自己診断回路１０は、先の図１を基本としつつ、制御部１５に新規な機能ブロックが追加されている。

より具体的に述べると、制御部１５は、テストパタンＳ１のパタン数を可変的に設定するための手段として、パタン数レジスタ１５１と、パタン数カウンタ１５２と、期待値レジスタ１５３と、を含む。

パタン数レジスタ１５１は、スキャンテストで用いられるテストパタンＳ１（＝疑似乱数パタンＳ０）のパタン数を格納する。なお、パタン数レジスタ１５１の設定値は、自己診断回路１０が半導体装置１に実装された後でも任意に書き換えることが可能である。

パタン数カウンタ１５２は、スキャンテストで実際に生成されたテストパタンＳ１（＝疑似乱数パタンＳ０）のパタン数をカウントする。

期待値レジスタ１５３は、スキャンテストの最後にシグネチャＳ３と比較される期待値を格納する。なお、期待値レジスタ１５３の設定値は、自己診断回路１０が半導体装置１に実装された後でも任意に書き換えることが可能である。

上記のように、パタン数レジスタ１５１を用いてテストパタンＳ１のパタン数を変えると、テスト応答パタンＳ２が変化するので、シグネチャＳ３も変化する。そのため、制御部１５は、パタン数レジスタ１５１のほかに期待値レジスタ１５３を備え、テストパタンのパタン数及び期待値の双方を可変的に設定し得る構成としておくことが望ましい。

なお、本図では、説明を簡単とすべく、スキャンチェーン１１が１系統である場合を例示している。この場合、テストパタン生成部１２は、疑似乱数パタン生成部１２ａで生成される疑似乱数パタンＳ０をそのままテストパタンＳ１として出力する。ただし、スキャンチェーン１１は、複数系統でも構わない。その場合には、先の図１と同様、フェイズシフタ１２ｂを介して疑似乱数パタンＳ０からテストパタンＳ１が生成されることになる。

図５は、第１実施形態における自己診断動作の一例を示す図であり、上から順に、自己診断開始信号ＢＩＳＴ＿ＳＴＡＲＴ、故障検出信号ＢＩＳＴ＿ＦＡＩＬ、及び、パタン数カウンタ１５２のカウント値ＣＮＴが描写されている。

なお、本図では、パタン数レジスタ１５１の設定値（＝ＬＦＳＲにより生成されるテストパタンＳ１のパタン数）をｍとする。

自己診断開始信号ＢＩＳＴ＿ＳＴＡＲＴにパルスが生成されると、カウント値ＣＮＴが０に初期化されるとともに、第１番目のテストパタンＳ１（＝ＰＴＮ１）を用いたスキャンテストが開始される。このスキャンテストが完了すると、カウント値ＣＮＴが１つインクリメント（０→１）されるとともに、第２番目のテストパタンＳ１（＝ＰＴＮ２）を用いたスキャンテストが開始される。

上記と同様の動作がｍ回繰り返された後、第ｍ番目のテストパタンＳ１（＝ＰＴＮｍ）を用いたスキャンテストが完了すると、カウント値ＣＮＴが設定値ｍに達する。この時点で、上記一連のスキャンテストが全て終了となり、故障検出信号ＢＩＳＴ＿ＦＡＩＬの論理レベルが確定する（例えば、正常時＝Ｌ、故障時＝Ｈ）。

このように、制御部１５は、テストパタンＳ１のパタン数が設定値ｍに達するまでテストパタンＳ１を順次生成するように、テストパタン生成部１２を制御する。すなわち、制御部１５は、パタン数レジスタ１５１の設定値ｍに応じて、テストパタンＳ１のパタン数を可変的に設定する機能を備えている。

なお、テストパタンＳ１のパタン数を増やすほど、故障検出時間は長くなるが、故障検出率を高めることができる。逆に、テストパタンＳ１のパタン数を減らすほど、故障検出率は下がるが、故障検出時間を短縮することができる。

すなわち、本実施形態の自己診断回路１０によれば、半導体装置１への実装前はもちろん、半導体装置１への実装後であっても、半導体装置１の用途に合わせて、その故障検出率及び故障検出時間を任意に設定することができる。従って、半導体装置１の用途を大幅に広げることが可能となる。

例えば、高いＡＳＩＬレベル（例えばＡＳＩＬ Ｄ）への対応が必要である場合には、テストパタンＳ１のパタン数を増やすことにより、故障検出時間の短縮よりも故障検出率の向上を優先するとよい。逆に、低いＡＳＩＬレベル（例えばＡＳＩＬ Ｂ）への対応で足りる場合には、テストパタンＳ１のパタン数を減らすことにより、故障検出率を多少犠牲にしても故障検出時間の短縮を優先することができる。

＜疑似乱数パタンの問題点＞
上記のように、疑似乱数パタンＳ０を用いてスキャンテストを実施する自己診断回路１０であれば、テストパタンＳ１を記憶しておく必要がないので、面積のオーバーヘッドが少ない。ただし、疑似乱数パタンＳ０では検出しにくい故障も存在し、これを実用的な時間で検出することは必ずしも容易でない。

図６は、疑似乱数パタンＳ０で検出しにくい故障の一例を示す図である。例えば、組み合わせ論理回路２２を多入力（本図では５入力）のＡＮＤゲートとし、その入力端子の一つに生じた１縮退故障（stuck-at-1）を検出する場合を考える。

このような１縮退故障を検出するためには、或る特定のテストパタンＳ１（＝「１１１１０」）を入力した上で、組み合わせ論理回路２２（＝ＡＮＤゲート）の出力信号を確認する必要がある。すなわち、上記特定のテストパタンＳ１が入力された場合には、組み合わせ論理回路２２の出力信号が正常時に「０」となり異常時に「１」となるので、１縮退故障を検出することが可能となる。一方、上記以外のテストパタンＳ１が入力された場合には、出力信号の論理レベルが正常時でも「１」となったり、逆に、異常時でも「０」となったりするので、１縮退故障を検出することができなくなる。

もちろん、テストパタンＳ１を全パタン入力すれば、上記のような１縮退故障も検出できるが、背反としてスキャンテストの所要時間（延いては故障検出時間）が長くなり過ぎてしまうので、必ずしも実用的ではない。

以下では、疑似乱数パタンＳ０で検出しにくい故障を迅速に検出することのできる第２実施形態及び第３実施形態を提案する。

＜自己診断回路（第２実施形態）＞
図７は、自己診断回路１０の第２実施形態を示す図である。本実施形態の自己診断回路１０は、先出の第１実施形態（図４）を基本としつつ、テストパタン生成部１２及び制御部１５にそれぞれ新規な機能ブロックが追加されている。

より具体的に述べると、テストパタン生成部１２は、疑似乱数パタン生成部１２ａのほかに、重み付け処理部１２ｃを含む。

重み付け処理部１２ｃは、追加重みＷＴに応じて疑似乱数パタンＳ０に重み付け処理を施すことにより、テストパタンＳ１を生成する。なお、追加重みＷＴは、テストパタンＳ１における所定のビット値が「０」または「１」となり易いように、言い換えれば、特定のテストパタンＳ１（図６を参照）が出現し易いように、疑似乱数パタンＳ０の発生確率に重み付け処理を行うための設定値である。なお、追加重みＷＴとして、重みゼロ（＝疑似乱数パタンＳ０に重み付け処理を行わないための設定値）を供給することもできる。

また、制御部１５は、パタン数レジスタ１５１、パタン数カウンタ１５２、及び、期待値レジスタ１５３に加えて、パタン数レジスタ１５４と重み切替機能部１５５を含む。

パタン数レジスタ１５４は、追加重みＷＴの切替タイミングに相当するテストパタンＳ１（＝疑似乱数パタンＳ０）のパタン数を格納する。なお、パタン数レジスタ１５４の設定値は、パタン数レジスタ１５１の設定値や期待値レジスタ１５２の設定値と同じく、自己診断回路１０が半導体装置１に実装された後でも任意に書き換えることが可能である。

重み切替機能部１５５は、パタン数レジスタ１５４の設定値に応じて、疑似乱数パタンＳ０を用いたスキャンテストの実施中に追加重みＷＴを切り替えるように重み付け処理部１２ｃを制御する。

図８は、第２実施形態における自己診断動作の一例を示す図であり、上から順に、自己診断開始信号ＢＩＳＴ＿ＳＴＡＲＴ、故障検出信号ＢＩＳＴ＿ＦＡＩＬ、及び、パタン数カウンタ１５２のカウント値ＣＮＴが描写されている。

なお、本図では、パタン数レジスタ１５１の設定値（＝ＬＦＳＲにより生成されるテストパタンＳ１のパタン数）をｍとし、パタン数レジスタ１５４の設定値（＝追加重みＷＴの切替タイミングに相当するパタン数）をｉ，ｊ，…（ただしｉ＜ｊ＜…≦ｍ）とする。

本図の場合、まず、第１番目のテストパタンＳ１（＝ＰＴＮ１）を用いたスキャンテストが開始されてから、第ｉ番目のテストパタンＳ１（＝ＰＴＮｉ）を用いたスキャンテストが完了するまでの間、すなわち、カウント値ＣＮＴが設定値ｉに達するまでの間、追加重みＷＴ１による重み付け処理が実施される。

その後、カウント値ＣＮＴが設定値ｉに達すると、追加重みＷＴの切替処理（ＷＴ１→ＷＴ２）が行われ、第ｊ番目のテストパタンＳ１（＝ＰＴＮｊ）を用いたスキャンテストが完了するまでの間、すなわち、カウント値ＣＮＴが設定値ｊに達するまでの間、追加重みＷＴ２による重み付け処理が実施される。

以降も追加重みＷＴの切替処理を繰り返しつつ、カウント値ＣＮＴが設定値ｍに達した時点で、上記一連のスキャンテストが全て終了となる。

このように、疑似乱数パタンＳ０に任意の重み付け処理を施してテストパタンＳ１を生成する構成であれば、テストパタンＳ１のパタン数を不必要に増やすことなく、疑似乱数パタンＳ０で検出しにくい故障を迅速に検出することが可能となる。

なお、上記では、複数の追加重みＷＴ１、ＷＴ２、…を順次切り替える例を挙げたが、一連のスキャンテストに亘って単一の追加重みＷＴを一貫して用いることも可能である。

＜自己診断回路（第３実施形態）＞
図９は、自己診断回路１０の第３実施形態を示す図である。本実施形態の自己診断回路１０は、先出の第１実施形態（図４）を基本としつつ、テストパタン生成部１２及び制御部１５にそれぞれ新規な機能ブロックが追加されている。

より具体的に述べると、テストパタン生成部１２は、疑似乱数パタン生成部１２ａのほかに、パタン展開部１２ｄとセレクタ１２ｅを含む。

パタン展開部１２ｄは、符号化された追加パタンＴＰを順次展開してセレクタ１２ｅに順次出力する。追加パタンＴＰは、ＡＴＰＧ［automatic test pattern generator］を用いて自動的に生成すればよい。

セレクタ１２ｅは、疑似乱数パタンＳ０及び追加パタンＴＰ（展開済み）の一方を選択パタン（本図ではテストパタンＳ１）として出力する。なお、スキャンチェーン１１が複数系統である場合には、先の図１と同様、フェイズシフタ１２ｂを介してセレクタ１２ｅの選択パタンからテストパタンＳ１が生成されることになる。

また、制御部１５は、パタン数レジスタ１５１、パタン数カウンタ１５２、及び、期待値レジスタ１５３に加えて、パタン数レジスタ１５６とモード切替機能部１５７を含む。

パタン数レジスタ１５６は、ＡＴＰＧを用いて生成されるテストパタンＳ１（＝追加パタンパタンＴＰ）のパタン数を格納する。なお、パタン数レジスタ１５６の設定値は、パタン数レジスタ１５１の設定値や期待値レジスタ１５２の設定値と同じく、自己診断回路１０が半導体装置１に実装された後でも任意に書き換えることが可能である。

モード切替機能部１５７は、疑似乱数パタンＳ０を用いたスキャンテストを実施してから追加パタンＴＰを用いたスキャンテストを実施するように、疑似乱数パタン生成部１２ａ及びセレクタ１２ｅを制御する。

図１０は、第３実施形態における自己診断動作の一例を示す図であり、上から順に、自己診断開始信号ＢＩＳＴ＿ＳＴＡＲＴ、故障検出信号ＢＩＳＴ＿ＦＡＩＬ、及び、パタン数カウンタ１５２のカウント値ＣＮＴが描写されている。

なお、本図では、パタン数レジスタ１５１の設定値（＝ＬＦＳＲにより生成されるテストパタンＳ１のパタン数）をｍとし、パタン数レジスタ１５６の設定値（＝ＡＴＰＧにより生成されるテストパタンＳ１のパタン数）をｎとする。

本図の場合には、まず、カウント値ＣＮＴが設定値ｍに達するまでの間、セレクタ１２ｅが疑似乱数パタンＳ０をテストパタンＳ１として出力する第１モード（ＭＯＤＥ１）となる。従って、第１モード（ＭＯＤＥ１）では、ＬＦＳＲにより生成されるテストパタンＳ１（＝ＰＴＮ１〜ＰＴＮｍ）を用いたスキャンテストが順次実施される。

カウント値ＣＮＴが設定値ｍに達すると、セレクタ１２ｅは、追加パタンＴＰをテストパタンＳ１として出力する第２モード（ＭＯＤＥ２）に切り替わる。従って、第２モード（ＭＯＤＥ２）では、ＡＴＰＧにより生成されるテストパタンＳ１（＝ＰＴＮ１〜ＰＴＮｎ）を用いたスキャンテストが順次実施される。

その後、カウント値ＣＮＴが設定値（ｍ＋ｎ）に達した時点で、上記一連のスキャンテストが全て終了となる。なお、本図中のカウント値ＣＮＴに括弧を付して示したように、カウント値ＣＮＴが設定値ｍに達した時点で一旦ゼロ値にリセットしてもよい。その場合には、リセット後のインクリメントによりカウント値ＣＮＴが設定値ｎに達した時点で、上記一連のスキャンテストが全て終了となる。

このように、第３実施形態の自己診断回路１０は、まず疑似乱数パタンＳ０を用いたスキャンテストを実施した後、疑似乱数パタンＳ０では検出しにくい故障については、追加パタンＴＰを用いたスキャンテストで検出する構成とされている。このような構成を採用することにより、テストパタンＳ１のパタン数を不必要に増やすことなく、疑似乱数パタンＳ０で検出しにくい故障を迅速に検出することが可能となる。

なお、上記では、ＬＦＳＲにより生成されるテストパタンＳ１のパタン数ｍ、及び、ＡＴＰＧにより生成されるテストパタンＳ１のパタン数ｎの双方が可変的に設定される構成を例に挙げたが、パタン数ｍ及びｎの一方を固定値としても構わない。

また、先出の第２実施形態（図７）と組み合わせることにより、第１モード（ＭＯＤＥ１）において、疑似乱数パタンＳ０に任意の重み付け処理を施すことも可能である。

＜外部インタフェイスの導入＞
先出の第１実施形態（図４）では、疑似乱数パタン生成部１２ａ（例えばＬＦＳＲ）を用いてテストパタンＳ１が自動的に生成されるので、テストパタンＳ１のパタン数を増やしても、半導体装置１の外部から追加パタンを供給する必要がない。

一方、疑似乱数パタンＳ０に重み付け処理を行う第２実施形態（図７）、及び、ＡＴＰＧを用いる第３実施形態（図９）では、それぞれ、半導体装置１の外部から追加重みＷＴ及び追加パタンＴＰを供給する必要がある。

例えば、上記の追加パタンＴＰは、半導体装置１の内部に記憶しておくことも可能である。ただし、その場合には、ＡＴＰＧによるスキャンテストの最大パタン数を想定して、設定され得る追加パタンＴＰの全てを予め記憶しておかねばない。そのため、実際に設定された追加パタンＴＰが少ないときには、面積のオーバーヘッドが大きくなる。これを回避するためには、外部インタフェイスの導入が有効である。

図１１は、外部インタフェイスの導入例を示す図である。本構成例の半導体装置１は、これまでに説明してきた自己診断回路１０に加えて、追加重みＷＴまたは追加パタンＴＰの外部入力を受け付ける外部インタフェイス３０を有する。

なお、複数の追加重みＷＴまたは追加パタンＰＴを切り替えながらスキャンテストを繰り返し実施する場合、外部インタフェイス３０では、必ずしも全ての追加重みＷＴまたは追加パタンＰＴを一括で受け付ける必要はなく、スキャンテストの実施に必要な分ずつ、追加重みＷＴまたは追加パタンＰＴを逐次受け付ければよい。

この場合、外部インタフェイス３０の仕様としては、スキャンテストの開始前に同スキャンテストで用いられる追加重みＷＴまたは追加パタンＰＴを供給可能であること以外、特段の制限はない。

このように、半導体装置１の外部から追加重みＷＴまたは追加パタンＴＰを逐次供給する仕組みを実装することにより、面積のオーバーヘッドをなくすことができるので、最適なシステムを構築することが可能となる。

＜車両への適用＞
図１２は、車両Ｘの一構成例を示す外観図である。本構成例の車両Ｘは、不図示のバッテリから電力の供給を受けて動作する種々の電子機器Ｘ１１〜Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１〜Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］やＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

電子機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体装置１は、車載ＬＳＩとして、電子機器Ｘ１１〜Ｘ１８のいずれにも組み込むことが可能である。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

本明細書中に開示されている発明は、例えば、車載用の半導体装置に実装される自己診断回路に利用することが可能である。

１ 半導体装置（車載ＬＳＩ）
１０ 自己診断回路
１１ スキャンチェーン
１２ テストパタン生成部
１２ａ 疑似乱数パタン生成部
１２ｂ フェイズシフタ
１２ｃ 重み付け処理部
１２ｄ パタン展開部
１２ｅ セレクタ
１３ テスト応答圧縮部
１４ 比較部
１５ 制御部
１５１ パタン数レジスタ（ＬＦＳＲテスト用）
１５２ パタン数カウンタ
１５３ 期待値レジスタ
１５４ パタン数レジスタ（重み切替用）
１５５ 重み切替機能部
１５６ パタン数レジスタ（ＡＴＰＧテスト用）
１５７ モード切替機能部
２０ テスト対象回路
２１ スキャンフロップフロップ
２１１ Ｄフリップフロップ
２１２ マルチプレクサ
２２ 組み合わせ論理回路
３０ 外部インタフェイス
ａ１〜ｓ５ Ｄフリップフロップ
ａ６ ＸＯＲゲート
Ｘ 車両
Ｘ１１〜Ｘ１８ 電子機器

Claims (10)

1. テスト対象回路に組み込まれたスキャンチェーンと、
   テストパタンを順次生成して前記スキャンチェーンに入力するテストパタン生成部と、
   前記テストパタンのパタン数を可変的に設定する制御部と、
   を有することを特徴とする自己診断回路。
2. 前記制御部は、書き換え可能な設定値を格納するレジスタと、前記テストパタンのパタン数をカウントするカウンタと、を含み、前記テストパタンのパタン数が前記設定値に達するまで前記テストパタンを順次生成するように前記テストパタン生成部を制御することを特徴とする請求項１に記載の自己診断回路。
3. 前記テストパタン生成部は、疑似乱数パタンを順次生成する疑似乱数パタン生成部を含み、前記疑似乱数パタンを前記テストパタンとして出力する、若しくは、前記疑似乱数パタンから前記テストパタンを生成することを特徴とする請求項１または請求項２に記載の自己診断回路。
4. 前記テストパタン生成部は、追加重みに応じて前記疑似乱数パタンに重み付け処理を施す重み付け処理部をさらに含むことを特徴とする請求項３に記載の自己診断回路。
5. 前記制御部は、前記疑似乱数パタンを用いたスキャンテストの実施中に前記追加重みを切り替えるように前記重み付け処理部を制御することを特徴とする請求項４に記載の自己診断回路。
6. 前記テストパタン生成部は、符号化された追加パタンを順次展開するパタン展開部と、前記疑似乱数パタン及び前記追加パタンの一方を選択パタンとして出力するセレクタと、をさらに含み、前記選択パタンを前記テストパタンとして出力する、若しくは、前記選択パタンから前記テストパタンを生成することを特徴とする請求項３〜請求項５のいずれか一項に記載の自己診断回路。
7. 前記制御部は、前記疑似乱数パタンを用いたスキャンテストを実施してから前記追加パタンを用いたスキャンテストを実施するように前記疑似乱数パタン生成部及び前記セレクタを制御することを特徴とする請求項６に記載の自己診断回路。
8. 前記スキャンチェーンから出力されるテスト応答パタンを圧縮してシグネチャを生成するテスト応答圧縮部と、
   前記シグネチャと期待値とを比較する比較部と、
   をさらに有し、
   前記制御部は、前記テストパタンのパタン数及び前記期待値の双方を可変的に設定することを特徴とする請求項１〜請求項７のいずれか一項に記載の自己診断回路。
9. 請求項１〜請求項８のいずれか一項に記載の自己診断回路と、
   前記テスト対象回路と、
   を有することを特徴とする半導体装置。
10. 請求項４または請求項６に記載の自己診断回路と、
    前記テスト対象回路と、
    前記追加重みまたは前記追加パタンの外部入力を受け付ける外部インタフェイスと、
    を有することを特徴とする半導体装置。

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