JPH05134015A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05134015A JPH05134015A JP3294088A JP29408891A JPH05134015A JP H05134015 A JPH05134015 A JP H05134015A JP 3294088 A JP3294088 A JP 3294088A JP 29408891 A JP29408891 A JP 29408891A JP H05134015 A JPH05134015 A JP H05134015A
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Abstract
(57)【要約】
【目的】 半導体集積回路に対するテストにおいて、小
規模な回路で重み付きランダムパターンを発生する回路
を組み込むことで、一般のランダムパターンによるテス
トが有効でない集積回路に対して自己テストを行うこと
ができるようにする。 【構成】 疑似ランダムパターン発生部１０３の出力に
複数の論理ゲートで構成される重みビット生成部１３１
−１３５を付加することで、被テスト回路１０２に応じ
た重み付きランダムパターンを生成する。また、重みビ
ット生成部に重み制御用レジスタ１０５を接続し、ラン
ダムパターン発生部１０３のシフトレジスタと接続する
ことで、特別な外部入力を設けずに発生するランダムパ
ターンの重みを設定、変更できる。
規模な回路で重み付きランダムパターンを発生する回路
を組み込むことで、一般のランダムパターンによるテス
トが有効でない集積回路に対して自己テストを行うこと
ができるようにする。 【構成】 疑似ランダムパターン発生部１０３の出力に
複数の論理ゲートで構成される重みビット生成部１３１
−１３５を付加することで、被テスト回路１０２に応じ
た重み付きランダムパターンを生成する。また、重みビ
ット生成部に重み制御用レジスタ１０５を接続し、ラン
ダムパターン発生部１０３のシフトレジスタと接続する
ことで、特別な外部入力を設けずに発生するランダムパ
ターンの重みを設定、変更できる。
Description
【０００１】
【産業上の利用分野】本発明はテスト回路を有する半導
体集積回路に関する。
体集積回路に関する。
【０００２】
【従来の技術】近年の半導体集積回路の大規模化に伴
い、それに対するテストに要する費用は膨大なものとな
ってきている。テストに要する費用は、１）テストデー
タを生成するのに要する費用、２）テストを実行するの
に要する費用、の２つがあげられる。前者を解決する手
段として、線形フィードバック・シフトレジスタ（ Lin
ear Feedback Shift Register ）等を回路内部に有する
疑似ランダムパターンによる組み込み自己テスト（Buil
t-In Self Test）が報告されている。しかし、ランダム
パターンが有効でない回路に対して高い故障検出率を得
るためには多くのパターンを必要とし、後者の問題を解
決することすなわちテスト実行時間の短縮を妨げること
になる。
い、それに対するテストに要する費用は膨大なものとな
ってきている。テストに要する費用は、１）テストデー
タを生成するのに要する費用、２）テストを実行するの
に要する費用、の２つがあげられる。前者を解決する手
段として、線形フィードバック・シフトレジスタ（ Lin
ear Feedback Shift Register ）等を回路内部に有する
疑似ランダムパターンによる組み込み自己テスト（Buil
t-In Self Test）が報告されている。しかし、ランダム
パターンが有効でない回路に対して高い故障検出率を得
るためには多くのパターンを必要とし、後者の問題を解
決することすなわちテスト実行時間の短縮を妨げること
になる。
【０００３】このような回路に対しては、論理値１と論
理値０を等確率で発生させずに、回路の構造に応じて論
理値１あるいは０の発生確率を片寄らせた、いわゆる重
み付きランダムパターンを発生させて回路に与える手法
が有効であることが知られているが、そのようなパター
ンを生成するのは困難であり、コンピュータ・プログラ
ムであらかじめ生成したり、重み付きランダムパターン
を生成する専用回路を設計して被テスト回路に与える方
法が一般的である（例えば、アイ・ティー・シー１９８
９ プロシーディング 第２６４ページから第２７４ペ
ージ，(ITC1989, Proceedings, pp.264-274)）。
理値０を等確率で発生させずに、回路の構造に応じて論
理値１あるいは０の発生確率を片寄らせた、いわゆる重
み付きランダムパターンを発生させて回路に与える手法
が有効であることが知られているが、そのようなパター
ンを生成するのは困難であり、コンピュータ・プログラ
ムであらかじめ生成したり、重み付きランダムパターン
を生成する専用回路を設計して被テスト回路に与える方
法が一般的である（例えば、アイ・ティー・シー１９８
９ プロシーディング 第２６４ページから第２７４ペ
ージ，(ITC1989, Proceedings, pp.264-274)）。
【０００４】
【発明が解決しようとする課題】しかしこのような方法
では、外部にテストを行うための特別の装置を必要とす
る。組み込み自己テストの利点は、テストを行う際に特
別な装置を用いずに高速に実行できることである。この
ような装置を集積回路内部に組み込むには回路規模が大
きすぎて、組み込みテスト回路としては適さないという
問題があった。
では、外部にテストを行うための特別の装置を必要とす
る。組み込み自己テストの利点は、テストを行う際に特
別な装置を用いずに高速に実行できることである。この
ような装置を集積回路内部に組み込むには回路規模が大
きすぎて、組み込みテスト回路としては適さないという
問題があった。
【０００５】本発明は、半導体集積回路に対するテスト
において、小規模な回路で重み付きランダムパターンを
発生する回路を組み込むことで、一般のランダムパター
ンによるテストが有効でない集積回路に対して自己テス
トを行うことができる半導体集積回路を提供するとこと
を目的とする。
において、小規模な回路で重み付きランダムパターンを
発生する回路を組み込むことで、一般のランダムパター
ンによるテストが有効でない集積回路に対して自己テス
トを行うことができる半導体集積回路を提供するとこと
を目的とする。
【０００６】
【課題を解決するための手段】本発明の請求項１記載の
半導体集積回路は、疑似ランダムパターン発生器の出力
に簡単な複数の論理回路を接続し、必要なビット幅の重
み付きランダムパターンを発生する自己テスト回路を有
したものである。つまり、疑似ランダムパターン発生回
路と、前記疑似ランダムパターン発生回路の出力の一部
または全部を入力とする、複数個の重みビット生成部を
有する重み生成部と、前記重みビット生成部の出力を入
力とする被テスト回路とを備え、前記重みビット生成部
が複数個の論理ゲートによって構成される。
半導体集積回路は、疑似ランダムパターン発生器の出力
に簡単な複数の論理回路を接続し、必要なビット幅の重
み付きランダムパターンを発生する自己テスト回路を有
したものである。つまり、疑似ランダムパターン発生回
路と、前記疑似ランダムパターン発生回路の出力の一部
または全部を入力とする、複数個の重みビット生成部を
有する重み生成部と、前記重みビット生成部の出力を入
力とする被テスト回路とを備え、前記重みビット生成部
が複数個の論理ゲートによって構成される。
【０００７】本発明の請求項２記載の半導体集積回路
は、さらに、このテスト回路に、発生するランダムパタ
ーンの重みを設定する機能を有したものである。つま
り、請求項１記載の重みビット生成部の一部または全て
に重み制御回路を備え、この重み制御回路から出力され
る重み制御信号を論理ゲートに入力する。
は、さらに、このテスト回路に、発生するランダムパタ
ーンの重みを設定する機能を有したものである。つま
り、請求項１記載の重みビット生成部の一部または全て
に重み制御回路を備え、この重み制御回路から出力され
る重み制御信号を論理ゲートに入力する。
【０００８】本発明の請求項３記載の半導体集積回路
は、前記重み制御回路が重み制御レジスタによって構成
され、前記重み制御レジスタがシフトレジスタとして構
成されている。
は、前記重み制御回路が重み制御レジスタによって構成
され、前記重み制御レジスタがシフトレジスタとして構
成されている。
【０００９】本発明の請求項４記載の半導体集積回路
は、疑似ランダムパターン発生回路がシフトレジスタに
よって構成され、前記シフトレジスタと重み制御レジス
タとが一つのシフトレジスタとして接続されている。
は、疑似ランダムパターン発生回路がシフトレジスタに
よって構成され、前記シフトレジスタと重み制御レジス
タとが一つのシフトレジスタとして接続されている。
【００１０】
【作用】請求項１記載の半導体集積回路は、被テスト回
路に応じた重み付きランダムパターンを複数ビット幅で
生成し、自己テストを行うことのできる機能を有したも
のとなる。
路に応じた重み付きランダムパターンを複数ビット幅で
生成し、自己テストを行うことのできる機能を有したも
のとなる。
【００１１】請求項２記載の半導体集積回路は、一部ま
たは全てのビットに対して、発生させるランダムパター
ンの重みをビットごとに設定するための入力を有するこ
とにより、特定のビットに対してランダムパターンの重
みを設定変更できることとなる。
たは全てのビットに対して、発生させるランダムパター
ンの重みをビットごとに設定するための入力を有するこ
とにより、特定のビットに対してランダムパターンの重
みを設定変更できることとなる。
【００１２】請求項３記載の半導体集積回路は、ランダ
ムパターンの重みを設定するための入力部にシフトレジ
スタを接続し、そのシフトレジスタの入力を外部入力に
することで、重み設定のための入力を１個にしたもので
ある。
ムパターンの重みを設定するための入力部にシフトレジ
スタを接続し、そのシフトレジスタの入力を外部入力に
することで、重み設定のための入力を１個にしたもので
ある。
【００１３】請求項４記載の半導体集積回路は、前記シ
フトレジスタの入力部を外部に設けずに疑似ランダム発
生部のシフトレジスタの最終段と接続することで、重み
設定のための外部入力ピンを削除できる。
フトレジスタの入力部を外部に設けずに疑似ランダム発
生部のシフトレジスタの最終段と接続することで、重み
設定のための外部入力ピンを削除できる。
【００１４】
【実施例】以下、具体的例について詳細に述べる。図１
は、重み付きランダムパターン発生回路を有する集積回
路の一実施例である。本回路は、ビットの重み付きラン
ダムパターン発生回路１０１と被テスト回路１０２から
構成される。重み付きランダムパターン発生回路１０１
は５ビットの出力を有し、被テスト回路１０２の５ビッ
トの入力と接続されている。
は、重み付きランダムパターン発生回路を有する集積回
路の一実施例である。本回路は、ビットの重み付きラン
ダムパターン発生回路１０１と被テスト回路１０２から
構成される。重み付きランダムパターン発生回路１０１
は５ビットの出力を有し、被テスト回路１０２の５ビッ
トの入力と接続されている。
【００１５】重み付きランダムパターン発生回路１０１
は、５ビットの疑似ランダムパターン発生部１０３と重
み生成部１０４から成る。疑似ランダムパターン発生部
１０３は５ビットの線形フィードバックレジスタ（Line
ar Feedback Shift Register: 以下、LFSRと略す）で構
成されており、３１の周期で疑似ランダムパターンを発
生する。
は、５ビットの疑似ランダムパターン発生部１０３と重
み生成部１０４から成る。疑似ランダムパターン発生部
１０３は５ビットの線形フィードバックレジスタ（Line
ar Feedback Shift Register: 以下、LFSRと略す）で構
成されており、３１の周期で疑似ランダムパターンを発
生する。
【００１６】重み生成部１０４は、複数の論理ゲートと
１つのフリップフロップから成る重みビット生成部１３
１〜１３５の５個で構成される。各重みビット生成部１
３１〜１３５の論理回路の構成は被テスト回路１０２の
構造に応じて決定される。また、各重みビット生成部１
３１〜１３５が有するフリップフロップは、生成される
ビットの重みを制御するためのレジスタであり、設定す
る値に応じた重みでビットが生成される。これらのレジ
スタは１つのシフトレジスタとして接続されている（１
０５）。このシフトレジスタの入力部１２２は、疑似ラ
ンダムパターン発生部１０３のＬＦＳＲの出力部１２１
と接続されており、外部のシフトイン入力（shift-in）
１１２より設定を行えるようになっている。またシフト
レジスタの入力部１２２は外部入力としても良い。
１つのフリップフロップから成る重みビット生成部１３
１〜１３５の５個で構成される。各重みビット生成部１
３１〜１３５の論理回路の構成は被テスト回路１０２の
構造に応じて決定される。また、各重みビット生成部１
３１〜１３５が有するフリップフロップは、生成される
ビットの重みを制御するためのレジスタであり、設定す
る値に応じた重みでビットが生成される。これらのレジ
スタは１つのシフトレジスタとして接続されている（１
０５）。このシフトレジスタの入力部１２２は、疑似ラ
ンダムパターン発生部１０３のＬＦＳＲの出力部１２１
と接続されており、外部のシフトイン入力（shift-in）
１１２より設定を行えるようになっている。またシフト
レジスタの入力部１２２は外部入力としても良い。
【００１７】重みビット生成部１３１〜１３５の構成方
法について述べる。論理値１または論理値０の発生確率
を重みという。重みを表す尺度として論理値１の発生確
率を用いることができる。例えば、論理値１、論理値０
を等確率で発生するランダムパターン発生器からの出力
は１／２となる。
法について述べる。論理値１または論理値０の発生確率
を重みという。重みを表す尺度として論理値１の発生確
率を用いることができる。例えば、論理値１、論理値０
を等確率で発生するランダムパターン発生器からの出力
は１／２となる。
【００１８】重みの計算方法を（表１）に示す。この表
に基づいた計算例を（数１）、図２に示す。
に基づいた計算例を（数１）、図２に示す。
【００１９】
【表１】
【００２０】
【数１】
【００２１】各重みビット生成部１３１〜１３５のフリ
ップフロップ（レジスタ）に接続された重み制御入力に
対しても同様の計算で求めることができる。例えば、第
１重みビット生成部１３１において、その出力ｙ１は疑
似ランダム発生部１０３の出力ｘ１及びｘ３をもとに生
成される。重み制御レジスタｃ１が０のとき、出力ｙ１
へはｘ１のみ影響する。重み制御レジスタｃ１が１のと
き、出力ｙ１へはｘ１及びｘ３をもとに出力が生成され
ることになる。また、第３重みビット１３３が有する２
入力ＸＯＲ（排他的論理和）ゲート（ｇ３２）は重み制
御レジスタｃ３からの入力に応じて、もう一方の入力か
らの値を反転するかそのまま出力するかを制御する機能
を果たす。すなわち、重み制御レジスタｃ３の値が０の
ときは、ｘ３とｘ５をもとに重み付きランダムビットを
生成するゲートｇ３１からの出力はそのまま、出力ｙ３
へ出力される。このとき出力される値の重みをｐとする
と、重み制御レジスタｃ３の値が１のとき、ゲートｇ３
１からの出力は反転され、重みは１−ｐとなる。
ップフロップ（レジスタ）に接続された重み制御入力に
対しても同様の計算で求めることができる。例えば、第
１重みビット生成部１３１において、その出力ｙ１は疑
似ランダム発生部１０３の出力ｘ１及びｘ３をもとに生
成される。重み制御レジスタｃ１が０のとき、出力ｙ１
へはｘ１のみ影響する。重み制御レジスタｃ１が１のと
き、出力ｙ１へはｘ１及びｘ３をもとに出力が生成され
ることになる。また、第３重みビット１３３が有する２
入力ＸＯＲ（排他的論理和）ゲート（ｇ３２）は重み制
御レジスタｃ３からの入力に応じて、もう一方の入力か
らの値を反転するかそのまま出力するかを制御する機能
を果たす。すなわち、重み制御レジスタｃ３の値が０の
ときは、ｘ３とｘ５をもとに重み付きランダムビットを
生成するゲートｇ３１からの出力はそのまま、出力ｙ３
へ出力される。このとき出力される値の重みをｐとする
と、重み制御レジスタｃ３の値が１のとき、ゲートｇ３
１からの出力は反転され、重みは１−ｐとなる。
【００２２】（表２）に、図１の重み生成部１０４の入
力ビット（ｘ１〜ｘ５）からの入力すべてが１／２の重
みで入力された場合の出力ビット（ｙ１〜ｙ５）の重み
の計算結果を、重み制御レジスタ（ｃ１〜ｃ５）の値が
０、１それぞれの場合について示す。
力ビット（ｘ１〜ｘ５）からの入力すべてが１／２の重
みで入力された場合の出力ビット（ｙ１〜ｙ５）の重み
の計算結果を、重み制御レジスタ（ｃ１〜ｃ５）の値が
０、１それぞれの場合について示す。
【００２３】
【表２】
【００２４】図１の重み付きランダムパターン発生回路
１０１の動作例を以下に述べる。 １）モード切り替え入力（bist/shift）１１１への入力
を０にして、シフトモードにする。
１０１の動作例を以下に述べる。 １）モード切り替え入力（bist/shift）１１１への入力
を０にして、シフトモードにする。
【００２５】２）クロック入力（clock ）１１３にクロ
ックを入力しながら、シフトイン入力（shift-in）１１
２から内部レジスタへの設定値をｃ１，ｃ２，．．．，
ｃ５，ｒ５，ｒ４，．．．，ｒ１の順でシフトインす
る。
ックを入力しながら、シフトイン入力（shift-in）１１
２から内部レジスタへの設定値をｃ１，ｃ２，．．．，
ｃ５，ｒ５，ｒ４，．．．，ｒ１の順でシフトインす
る。
【００２６】３）モード切り替え入力（bist/shift）１
１１への入力を１にして、ビストモードにする。
１１への入力を１にして、ビストモードにする。
【００２７】４）クロック入力（clock ）１１３にクロ
ックを入力することで、重み付きランダムパターンがｙ
１〜ｙ５から出力される。
ックを入力することで、重み付きランダムパターンがｙ
１〜ｙ５から出力される。
【００２８】以上のようにして、疑似ランダムパターン
発生部１０３から発生されるすべての３１パターンをも
とに生成される重み付きランダムパターンの重みを（表
３）に示す。
発生部１０３から発生されるすべての３１パターンをも
とに生成される重み付きランダムパターンの重みを（表
３）に示す。
【００２９】
【表３】
【００３０】重み付きランダムパターンは、入力数が大
きいために考えられる入力の組み合わせすべてを網羅的
に入力することができないような回路に対して有効であ
る。したがって、前述の実施例で示したような、比較的
短時間ですべての入力パターンの組合せを発生できる規
模の回路に対する重み付きランダムパターンの有効性は
低い。より実用的な実施例を以下に説明する。
きいために考えられる入力の組み合わせすべてを網羅的
に入力することができないような回路に対して有効であ
る。したがって、前述の実施例で示したような、比較的
短時間ですべての入力パターンの組合せを発生できる規
模の回路に対する重み付きランダムパターンの有効性は
低い。より実用的な実施例を以下に説明する。
【００３１】図３は１６ビットの重み付きランダムパタ
ーン発生回路を有した半導体集積回路である。本回路は
重み付きランダムパターン発生回路３０１と被テスト回
路３０２から成る。重み付きランダムパターン発生回路
３０１は２０ビットの疑似ランダムパターン発生部３０
３と１６ビットの重み生成部３０４から成る。重み生成
部３０４は２個の重み制御レジスタｃａ,ｃｂを備えた
重みビット生成部１６個（３１１〜３２６）で構成され
る。１６個の重みビット生成部はすべて同一の論理回路
で構成されており、その重み生成論理の構成は図４のよ
うになっている。図４の重みビット生成回路は、３個の
ランダムビット入力（６０１，６０２，６０３）、２個
の重み制御入力（６０４，６０５）、１個の重みビット
出力（６０６）を有する。３個のランダムビット入力
は、図３の疑似ランダムパターン発生部３０３からの出
力２０個のうちの３個と接続されている。２個の重み制
御入力は２個の制御レジスタｃａ,ｃｂと接続されてい
る。
ーン発生回路を有した半導体集積回路である。本回路は
重み付きランダムパターン発生回路３０１と被テスト回
路３０２から成る。重み付きランダムパターン発生回路
３０１は２０ビットの疑似ランダムパターン発生部３０
３と１６ビットの重み生成部３０４から成る。重み生成
部３０４は２個の重み制御レジスタｃａ,ｃｂを備えた
重みビット生成部１６個（３１１〜３２６）で構成され
る。１６個の重みビット生成部はすべて同一の論理回路
で構成されており、その重み生成論理の構成は図４のよ
うになっている。図４の重みビット生成回路は、３個の
ランダムビット入力（６０１，６０２，６０３）、２個
の重み制御入力（６０４，６０５）、１個の重みビット
出力（６０６）を有する。３個のランダムビット入力
は、図３の疑似ランダムパターン発生部３０３からの出
力２０個のうちの３個と接続されている。２個の重み制
御入力は２個の制御レジスタｃａ,ｃｂと接続されてい
る。
【００３２】図４の回路において、３個のランダムビッ
ト入力にそれぞれ１／２の重みでランダムビットが入力
されたときの、２個の重み制御入力の入力値に対する出
力の重みを（表４）に示す。
ト入力にそれぞれ１／２の重みでランダムビットが入力
されたときの、２個の重み制御入力の入力値に対する出
力の重みを（表４）に示す。
【００３３】
【表４】
【００３４】
【表５】
【００３５】図３の回路において、すべての重み制御レ
ジスタ３２個（ｃａ１，ｃｂ１，ｃａ２，ｃｂ
２，．．．，ｃａ１６，ｃｂ１６）の値を（表５）に示
すように、１０００パターンごとに計３回設定し、合計
３０００パターン発生させるとき、得られるランダムパ
ターンのビットそれぞれの重みの計算値を（表６）に示
す。
ジスタ３２個（ｃａ１，ｃｂ１，ｃａ２，ｃｂ
２，．．．，ｃａ１６，ｃｂ１６）の値を（表５）に示
すように、１０００パターンごとに計３回設定し、合計
３０００パターン発生させるとき、得られるランダムパ
ターンのビットそれぞれの重みの計算値を（表６）に示
す。
【００３６】
【表６】
【００３７】
【表７】
【００３８】また、実際にシミュレーションを行って得
られる結果を（表７）に示す。なお、（表６）,（表
７）ともに、１０００パターン毎の重みと計３０００パ
ターンの重みを表している。また、それぞれの重みは論
理値１の割合を百分率（％）で表している。
られる結果を（表７）に示す。なお、（表６）,（表
７）ともに、１０００パターン毎の重みと計３０００パ
ターンの重みを表している。また、それぞれの重みは論
理値１の割合を百分率（％）で表している。
【００３９】
【発明の効果】請求項１記載の半導体集積回路は、被テ
スト回路に応じた重み付きランダムパターンを複数ビッ
ト幅で生成し、比較的小規模な論理回路の付加で重み付
きランダムパターンを発生できるようにしたものであ
り、一般のランダムパターンによるテストが有効でない
ような回路に対して効果的な組み込み自己テストを行え
る。
スト回路に応じた重み付きランダムパターンを複数ビッ
ト幅で生成し、比較的小規模な論理回路の付加で重み付
きランダムパターンを発生できるようにしたものであ
り、一般のランダムパターンによるテストが有効でない
ような回路に対して効果的な組み込み自己テストを行え
る。
【００４０】請求項２記載の半導体集積回路は、一部ま
たは全てのビットに対して、発生させるランダムパター
ンの重みをビットごとに設定するための入力を有するこ
とにより、特定のビットに対してランダムパターンの重
みを設定変更できることとなり、一種類ではなく複数種
類の重み付きランダムパターンを発生できる。
たは全てのビットに対して、発生させるランダムパター
ンの重みをビットごとに設定するための入力を有するこ
とにより、特定のビットに対してランダムパターンの重
みを設定変更できることとなり、一種類ではなく複数種
類の重み付きランダムパターンを発生できる。
【００４１】請求項３記載の半導体集積回路は、ランダ
ムパターンの重みを設定するための入力部にシフトレジ
スタを接続し、そのシフトレジスタの入力を外部入力に
することで、重み制御のための複数個の入力が１個とな
り、外部入力ピン数を削減できる。
ムパターンの重みを設定するための入力部にシフトレジ
スタを接続し、そのシフトレジスタの入力を外部入力に
することで、重み制御のための複数個の入力が１個とな
り、外部入力ピン数を削減できる。
【００４２】請求項４記載の半導体集積回路は、前記シ
フトレジスタの入力部を外部に設けずに疑似ランダム発
生部のシフトレジスタの最終段と接続することで、重み
制御のための外部入力ピンを特別に設けることなく重み
制御を行える。
フトレジスタの入力部を外部に設けずに疑似ランダム発
生部のシフトレジスタの最終段と接続することで、重み
制御のための外部入力ピンを特別に設けることなく重み
制御を行える。
【図面の簡単な説明】
【図１】本発明の一実施例における５ビット重み付きラ
ンダムパターン発生回路を有する半導体集積回路の構成
図
ンダムパターン発生回路を有する半導体集積回路の構成
図
【図２】本発明における重み生成論理の計算例を示した
図
図
【図３】本発明の一実施例における１６ビット重み付き
ランダムパターン発生回路を有する半導体集積回路の構
成図
ランダムパターン発生回路を有する半導体集積回路の構
成図
【図４】図３に示す実施例の半導体集積回路内部の重み
生成論理部の論理図
生成論理部の論理図
１０１,３０１ 重み付きランダムパターン発生回路 １０２,３０２ 被テスト回路 １０３,３０３ 疑似ランダムパターン発生部 １０４,３０４ 重み生成部 １０５ 重み制御シフトレジスタ １１１ ビスト／シフトモード切り替え入力 １１２ シフトイン入力 １１３ クロック入力 １２１ ＬＦＳＲ出力部 １２２ 重み制御シフトレジスタ入力部 １３１−１３５,３１１−３２６ 重みビット生成部 ３３１−３３６ 重み生成論理 ６０１−６０３ ランダムビット入力 ６０４，６０５ 重み制御入力 ６０６ 重みビット出力
Claims (4)
- 【請求項１】疑似ランダムパターン発生回路と、前記疑
似ランダムパターン発生回路の出力の一部または全部を
入力とする、複数個の重みビット生成部を有する重み生
成部と、前記重みビット生成部の出力を入力とする被テ
スト回路とを備え、前記重みビット生成部が複数個の論
理ゲートによって構成されることを特徴とする半導体集
積回路。 - 【請求項２】請求項１記載の重みビット生成部の一部ま
たは全てに重み制御回路を備え、この重み制御回路から
出力される重み制御信号を論理ゲートに入力することを
特徴とする半導体集積回路。 - 【請求項３】請求項２記載の重み制御回路が重み制御レ
ジスタによって構成され、前記重み制御レジスタがシフ
トレジスタとして構成されていることを特徴とする半導
体集積回路。 - 【請求項４】請求項３記載において、疑似ランダムパタ
ーン発生回路がシフトレジスタによって構成され、前記
シフトレジスタと重み制御レジスタとが一つのシフトレ
ジスタとして接続されていることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294088A JPH05134015A (ja) | 1991-11-11 | 1991-11-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294088A JPH05134015A (ja) | 1991-11-11 | 1991-11-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134015A true JPH05134015A (ja) | 1993-05-28 |
Family
ID=17803134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3294088A Pending JPH05134015A (ja) | 1991-11-11 | 1991-11-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134015A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6658616B1 (en) * | 1999-11-22 | 2003-12-02 | Cadence Design Systems, Inc. | Method for improving the efficiency of weighted random pattern tests through reverse weight simulation using effective pattern masks |
| JP2021050924A (ja) * | 2019-09-20 | 2021-04-01 | ローム株式会社 | 自己診断回路 |
-
1991
- 1991-11-11 JP JP3294088A patent/JPH05134015A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6658616B1 (en) * | 1999-11-22 | 2003-12-02 | Cadence Design Systems, Inc. | Method for improving the efficiency of weighted random pattern tests through reverse weight simulation using effective pattern masks |
| JP2021050924A (ja) * | 2019-09-20 | 2021-04-01 | ローム株式会社 | 自己診断回路 |
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