JP3139742B2 - 故障シミュレーション方法 - Google Patents
故障シミュレーション方法Info
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- JP3139742B2 JP3139742B2 JP09164078A JP16407897A JP3139742B2 JP 3139742 B2 JP3139742 B2 JP 3139742B2 JP 09164078 A JP09164078 A JP 09164078A JP 16407897 A JP16407897 A JP 16407897A JP 3139742 B2 JP3139742 B2 JP 3139742B2
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Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩのテスト技術
に関し、特に故障検出率を向上させた故障シミュレーシ
ョン方法に関する。
に関し、特に故障検出率を向上させた故障シミュレーシ
ョン方法に関する。
【０００２】
【従来の技術】図１０は、故障シミュレーションにおけ
る従来技術の一例を示すフローチャートである。設計者
はステップ１０１、１０２において第１の回路接続情報
及び第１の回路接続情報を検査する第１のテストパター
ンを設計する。ステップ１０３において、第１の回路接
続情報と第１のテストパターンを用いて故障シミュレー
ションを実行し、第１のテストパターンにより回路内の
故障定義をどれだけ検出できているかを調べ、その結果
を、どれだけの故障検出率を持っているかを示す故障検
出率サマリと、回路内のどのブロックが故障定義されて
いないかを示す未故障検出リストを出力する。
る従来技術の一例を示すフローチャートである。設計者
はステップ１０１、１０２において第１の回路接続情報
及び第１の回路接続情報を検査する第１のテストパター
ンを設計する。ステップ１０３において、第１の回路接
続情報と第１のテストパターンを用いて故障シミュレー
ションを実行し、第１のテストパターンにより回路内の
故障定義をどれだけ検出できているかを調べ、その結果
を、どれだけの故障検出率を持っているかを示す故障検
出率サマリと、回路内のどのブロックが故障定義されて
いないかを示す未故障検出リストを出力する。
【０００３】ステップ１２０において、故障検出率サマ
リから故障検出率が要求水準に達しているか否かを判定
する。答えがＹｅｓならば終了し、Ｎｏならばステップ
１２１に進み、故障検出率を向上させるにはテストパタ
ーンの修正のみで良いか否かを判定する。答えがＹｅｓ
ならばステップ１０２に戻ってテストパターンを変更す
る。Ｎｏならば双方とも修正を要するので開始へ戻り、
回路接続情報についてはステップ１０１で、テストパタ
ーンについてはステップ１０２で変更を行う。
リから故障検出率が要求水準に達しているか否かを判定
する。答えがＹｅｓならば終了し、Ｎｏならばステップ
１２１に進み、故障検出率を向上させるにはテストパタ
ーンの修正のみで良いか否かを判定する。答えがＹｅｓ
ならばステップ１０２に戻ってテストパターンを変更す
る。Ｎｏならば双方とも修正を要するので開始へ戻り、
回路接続情報についてはステップ１０１で、テストパタ
ーンについてはステップ１０２で変更を行う。
【０００４】修正した回路接続情報及びテストパターン
を用いて再びステップ１０３を実行し、ステップ１２０
で故障検出率について判定を行い、要求する故障検出率
に到達するまで、上記各ステップを繰り返す。
を用いて再びステップ１０３を実行し、ステップ１２０
で故障検出率について判定を行い、要求する故障検出率
に到達するまで、上記各ステップを繰り返す。
【０００５】しかしながら、上記の従来技術では、回路
規模が大きくなるに従って故障検出率を上げるための検
出作業量、未故障検出ブロックの入出力ピンへの信号の
変更回数が増大する。従って、回路規模が大きいほど、
要求する故障検出率を達成するための変更数が増大し、
必要な変更数を予測することが困難になる。そこで、故
障検出率が要求に達するまでシミュレーションを繰り返
すことになる。また、故障検出できていたブロックであ
ても、他のブロックの故障検出を行うためのテストパタ
ーンの変更や回路変更により、検出できなくなる場合が
ある。
規模が大きくなるに従って故障検出率を上げるための検
出作業量、未故障検出ブロックの入出力ピンへの信号の
変更回数が増大する。従って、回路規模が大きいほど、
要求する故障検出率を達成するための変更数が増大し、
必要な変更数を予測することが困難になる。そこで、故
障検出率が要求に達するまでシミュレーションを繰り返
すことになる。また、故障検出できていたブロックであ
ても、他のブロックの故障検出を行うためのテストパタ
ーンの変更や回路変更により、検出できなくなる場合が
ある。
【０００６】上記の一般的傾向に加えて、故障検出率向
上のための回路変更において、対象とする回路の論理が
深い場合は、入力端子から対象とする回路まで信号が伝
達する経路の信号設定の検討に長時間を必要とするとい
う問題点がある。
上のための回路変更において、対象とする回路の論理が
深い場合は、入力端子から対象とする回路まで信号が伝
達する経路の信号設定の検討に長時間を必要とするとい
う問題点がある。
【０００７】さらに、故障検出率向上のためのテストパ
ターン変更において、対象とする回路の信号が多ビット
カウンタのキャリ信号である場合は、キャリ信号を発生
させるだけで多くのパターンを必要とする。また、カウ
ンタに伝達するまでのタイミングを考慮してキャリ信号
を発生させるのであれば、さらに多くのテストパターン
が必要である。このように、その信号自体を発生させる
のに多くのテストパターンを必要とするブロックがあれ
ば、故障検出のためのテストパターン数が多くなり、故
障シミュレーションの所要期間が増大するという問題点
も指摘される。
ターン変更において、対象とする回路の信号が多ビット
カウンタのキャリ信号である場合は、キャリ信号を発生
させるだけで多くのパターンを必要とする。また、カウ
ンタに伝達するまでのタイミングを考慮してキャリ信号
を発生させるのであれば、さらに多くのテストパターン
が必要である。このように、その信号自体を発生させる
のに多くのテストパターンを必要とするブロックがあれ
ば、故障検出のためのテストパターン数が多くなり、故
障シミュレーションの所要期間が増大するという問題点
も指摘される。
【０００８】
【発明が解決しようとする課題】本発明の課題は、上記
の問題点から、第１の回路接続情報及びこれを検査する
第１のテストパターンを用いて故障シミュレーションを
実行し、少なくとも未故障検出リストを生成する故障シ
ミュレーション方法において、設計者が設計する第１の
回路接続情報及び第１のテストパターンの変更を検討す
ることなしに、未故障検出ブロックの故障検出を可能と
する回路接続情報及びテストパターンを生成することで
ある。
の問題点から、第１の回路接続情報及びこれを検査する
第１のテストパターンを用いて故障シミュレーションを
実行し、少なくとも未故障検出リストを生成する故障シ
ミュレーション方法において、設計者が設計する第１の
回路接続情報及び第１のテストパターンの変更を検討す
ることなしに、未故障検出ブロックの故障検出を可能と
する回路接続情報及びテストパターンを生成することで
ある。
【０００９】
【課題を解決するための手段】上記の課題は、第１の回
路接続情報及び前記第１の回路接続情報を検査する第１
のテストパターンを用い、故障シミュレーションを実行
し、少なくとも未故障検出リストを生成する故障シミュ
レーション方法において、前記第１の回路接続情報と、
第２の回路接続情報と、前記未故障検出リストとを用い
て、第３の回路接続情報を生成し、前記第１のテストパ
ターンと、あらかじめ用意しておいた第２のテストパタ
ーンとを用いて、第３のテストパターンを生成し、及
び、前記第３の回路接続情報と前記第３のテストパター
ンとを用いて、１以上の未故障を検出する、各処理手順
を有する故障シミュレーション方法であって、前記第２
のテストパターンが、前記未故障検出リスト中の最大入
力端子数がｍ（ｍは自然数）である未検出ブロックに対
し、２のｍ乗ビットのパターンの組み合わせによって構
成されているテストパターンであることを特徴とする故
障シミュレーション方法によって達成される。
路接続情報及び前記第１の回路接続情報を検査する第１
のテストパターンを用い、故障シミュレーションを実行
し、少なくとも未故障検出リストを生成する故障シミュ
レーション方法において、前記第１の回路接続情報と、
第２の回路接続情報と、前記未故障検出リストとを用い
て、第３の回路接続情報を生成し、前記第１のテストパ
ターンと、あらかじめ用意しておいた第２のテストパタ
ーンとを用いて、第３のテストパターンを生成し、及
び、前記第３の回路接続情報と前記第３のテストパター
ンとを用いて、１以上の未故障を検出する、各処理手順
を有する故障シミュレーション方法であって、前記第２
のテストパターンが、前記未故障検出リスト中の最大入
力端子数がｍ（ｍは自然数）である未検出ブロックに対
し、２のｍ乗ビットのパターンの組み合わせによって構
成されているテストパターンであることを特徴とする故
障シミュレーション方法によって達成される。
【００１０】また、第１の回路接続情報及び前記第１の
回路接続情報を検査する第１のテストパターンを用い、
故障シミュレーションを実行し、少なくとも未故障検出
リストを生成する故障シミュレーション方法において、
前記第１の回路接続情報と、第２の回路接続情報と、前
記未故障検出リストとを用いて、第３の回路接続情報を
生成し、前記第１のテストパターンと、あらかじめ用意
しておいた第２のテストパターンとを用いて、第３のテ
ストパターンを生成し、及び、前記第３の回路接続情報
と前記第３のテストパターンとを用いて、１以上の未故
障を検出する、各処理手順を有する故障シミュレーショ
ン方法であって、前記第３の回路接続情報を生成する処
理手順が、前記第１の回路接続情報から前記未故障検出
リストの未検出ブロック名と同名の回路接続情報を抽出
する第１ステップと、前記第２の回路接続情報の入力ネ
ット名に前記第１ステップで抽出された回路接続情報の
入力ネット名を入れる第２ステップと、前記第１の回路
接続情報の入力ネット名を第２の回路接続情報の出力ネ
ット名に入れ換える第３ステップと、前記第１の回路接
続情報に前記第２の回路接続情報を追加する第４ステッ
プとを有することを特徴とする故障シミュレーション方
法によっても達成される。
回路接続情報を検査する第１のテストパターンを用い、
故障シミュレーションを実行し、少なくとも未故障検出
リストを生成する故障シミュレーション方法において、
前記第１の回路接続情報と、第２の回路接続情報と、前
記未故障検出リストとを用いて、第３の回路接続情報を
生成し、前記第１のテストパターンと、あらかじめ用意
しておいた第２のテストパターンとを用いて、第３のテ
ストパターンを生成し、及び、前記第３の回路接続情報
と前記第３のテストパターンとを用いて、１以上の未故
障を検出する、各処理手順を有する故障シミュレーショ
ン方法であって、前記第３の回路接続情報を生成する処
理手順が、前記第１の回路接続情報から前記未故障検出
リストの未検出ブロック名と同名の回路接続情報を抽出
する第１ステップと、前記第２の回路接続情報の入力ネ
ット名に前記第１ステップで抽出された回路接続情報の
入力ネット名を入れる第２ステップと、前記第１の回路
接続情報の入力ネット名を第２の回路接続情報の出力ネ
ット名に入れ換える第３ステップと、前記第１の回路接
続情報に前記第２の回路接続情報を追加する第４ステッ
プとを有することを特徴とする故障シミュレーション方
法によっても達成される。
【００１１】更に、第１の回路接続情報及び前記第１の
回路接続情報を検査する第１のテストパターンを用い、
故障シミュレーションを実行し、少なくとも未故障検出
リストを生成する故障シミュレーション方法において、
前記第１の回路接続情報と、第２の回路接続情報と、前
記未故障検出リストとを用いて、第３の回路接続情報を
生成し、前記第１のテストパターンと、あらかじめ用意
しておいた第２のテストパターンとを用いて、第３のテ
ストパターンを生成し、及び、前記第３の回路接続情報
と前記第３のテストパターンとを用いて、１以上の未故
障を検出する、各処理手順を有する故障シミュレーショ
ン方法であって前記第３のテストパターンが、前記第１
のテストパターンに、前記未故障検出リスト中の最大入
力端子数がｍ（ｍは自然数）である未検出ブロックに対
し、２のｍ乗ビットのパターンの組み合わせによって構
成される第２のテストパターンを、並列に又は順次追加
されたテストパターンであることを特徴とする故障シミ
ュレーション方法によっても達成される。ここで、前記
第２の回路接続情報は、前記未故障検出リスト中の未検
出ブロックの入力端子とテスト入力端子とがセレクタ回
路を介して接続された接続情報であることが好ましい。
回路接続情報を検査する第１のテストパターンを用い、
故障シミュレーションを実行し、少なくとも未故障検出
リストを生成する故障シミュレーション方法において、
前記第１の回路接続情報と、第２の回路接続情報と、前
記未故障検出リストとを用いて、第３の回路接続情報を
生成し、前記第１のテストパターンと、あらかじめ用意
しておいた第２のテストパターンとを用いて、第３のテ
ストパターンを生成し、及び、前記第３の回路接続情報
と前記第３のテストパターンとを用いて、１以上の未故
障を検出する、各処理手順を有する故障シミュレーショ
ン方法であって前記第３のテストパターンが、前記第１
のテストパターンに、前記未故障検出リスト中の最大入
力端子数がｍ（ｍは自然数）である未検出ブロックに対
し、２のｍ乗ビットのパターンの組み合わせによって構
成される第２のテストパターンを、並列に又は順次追加
されたテストパターンであることを特徴とする故障シミ
ュレーション方法によっても達成される。ここで、前記
第２の回路接続情報は、前記未故障検出リスト中の未検
出ブロックの入力端子とテスト入力端子とがセレクタ回
路を介して接続された接続情報であることが好ましい。
【００１２】すなわち、本発明の故障シミュレーション
方法では、設計者が設計した第１の回路接続情報と第１
のテストパターンを用いて第１回目の故障シミュレーシ
ョンを実行し、その結果を故障検出率サマリと未故障検
出リストとして出力する。続いて、第１の回路接続情報
に、上記のようにして用意した第２の回路接続情報と、
上で出力された未故障検出リストとを用いて第３の回路
接続情報を生成し、また、第１のテストパターンと、上
記のようにして用意した第２のテストパターンを用いて
第３のテストパターンを生成し、これら第３の回路接続
情報と第３のテストパターンを用いて第２回目の故障シ
ミュレーションを実行し、回路接続情報とテストパター
ンの修正を行うことなく、故障シミュレーションを完了
する。
方法では、設計者が設計した第１の回路接続情報と第１
のテストパターンを用いて第１回目の故障シミュレーシ
ョンを実行し、その結果を故障検出率サマリと未故障検
出リストとして出力する。続いて、第１の回路接続情報
に、上記のようにして用意した第２の回路接続情報と、
上で出力された未故障検出リストとを用いて第３の回路
接続情報を生成し、また、第１のテストパターンと、上
記のようにして用意した第２のテストパターンを用いて
第３のテストパターンを生成し、これら第３の回路接続
情報と第３のテストパターンを用いて第２回目の故障シ
ミュレーションを実行し、回路接続情報とテストパター
ンの修正を行うことなく、故障シミュレーションを完了
する。
【００１３】
【発明の実施の形態】本発明の好適な一実施形態を図１
を用いて説明する。図１において、ステップ１０１と１
０２で設計者が設計する第１の回路接続情報を検査する
第１のテストパターンを生成し、ステップ１０３で故障
シミュレーションを実行する。ステップ１０４で第１の
回路接続情報と、予め用意しておいた第２の回路接続情
報と、故障シミュレーションの実行結果である未故障検
出リストとを用いて、第３の回路接続情報を生成する。
を用いて説明する。図１において、ステップ１０１と１
０２で設計者が設計する第１の回路接続情報を検査する
第１のテストパターンを生成し、ステップ１０３で故障
シミュレーションを実行する。ステップ１０４で第１の
回路接続情報と、予め用意しておいた第２の回路接続情
報と、故障シミュレーションの実行結果である未故障検
出リストとを用いて、第３の回路接続情報を生成する。
【００１４】また、ステップ１０５で前記第１のテスト
パターンと、予め用意しておいた第２のテストパターン
を用いて第３のテストパターンを生成し、前記第３の回
路接続情報と第３のテストパターンを用いて、ステップ
１０６で２回目の故障シミュレーションを実行する。こ
れにより、前記未故障検出リストの未検出ブロックの故
障検出ができる。
パターンと、予め用意しておいた第２のテストパターン
を用いて第３のテストパターンを生成し、前記第３の回
路接続情報と第３のテストパターンを用いて、ステップ
１０６で２回目の故障シミュレーションを実行する。こ
れにより、前記未故障検出リストの未検出ブロックの故
障検出ができる。
【００１５】第３の回路接続情報を生成手順（１０４）
について図２〜図４を用いて説明する。図２は第３の回
路接続情報を生成手順を示すフローチャートである。図
３（Ａ）は第１の回路接続情報、図３（Ｂ）は第２の回
路接続情報、図４は第３の回路接続情報の構成図であ
る。
について図２〜図４を用いて説明する。図２は第３の回
路接続情報を生成手順を示すフローチャートである。図
３（Ａ）は第１の回路接続情報、図３（Ｂ）は第２の回
路接続情報、図４は第３の回路接続情報の構成図であ
る。
【００１６】図３，図４の回路接続情報の記述形式につ
いて説明すると、内部回路の場合は ＣＥＬＬ 回路名 ＣＯＭＰ ブロックタイプ，，ブロック名 ＰＩＮ Ｈピン番号，入力ネット名 Ｎピン番号，出力ネット名 入出力回路の場合は、 ＣＯＭＰ ブロックタイプ，，端子名 ＰＩＮ ，入力回路では出力ネット名、出力回路では入
力ネット名 である。
いて説明すると、内部回路の場合は ＣＥＬＬ 回路名 ＣＯＭＰ ブロックタイプ，，ブロック名 ＰＩＮ Ｈピン番号，入力ネット名 Ｎピン番号，出力ネット名 入出力回路の場合は、 ＣＯＭＰ ブロックタイプ，，端子名 ＰＩＮ ，入力回路では出力ネット名、出力回路では入
力ネット名 である。
【００１７】図２のステップ２０１で、第１の回路接続
情報から未故障検出リスト中の未検出ブロック名と同名
の回路接続情報を抽出する。未故障検出リストにおける
未検出ブロックが、図８（Ａ）の回路図に示す、入力端
子Ａ、Ｂと出力端子Ｃを有する２入力ＡＮＤゲート（８
０３）であったとする。このブロックは第１の回路接続
情報（図３（Ａ））では、 ＣＯＭＰ ２入力ＡＮＤ，，Ａ００１ ＰＩＮ Ｈ０１，ネットＡ ＰＩＮ Ｈ０２，ネットＢ ＰＩＮ Ｎ０１，ネット３ と記述されており、これが図２のステップ２０１で抽出
される。
情報から未故障検出リスト中の未検出ブロック名と同名
の回路接続情報を抽出する。未故障検出リストにおける
未検出ブロックが、図８（Ａ）の回路図に示す、入力端
子Ａ、Ｂと出力端子Ｃを有する２入力ＡＮＤゲート（８
０３）であったとする。このブロックは第１の回路接続
情報（図３（Ａ））では、 ＣＯＭＰ ２入力ＡＮＤ，，Ａ００１ ＰＩＮ Ｈ０１，ネットＡ ＰＩＮ Ｈ０２，ネットＢ ＰＩＮ Ｎ０１，ネット３ と記述されており、これが図２のステップ２０１で抽出
される。
【００１８】ステップ２０２で、第２の回路接続情報の
テスト回路１、２の出力ネット名をステップ２０１で抽
出された第１の回路接続情報の入力ネット名に入れる。
これにより、図３（Ａ）のＰＩＮ Ｈ０１の「ネット
Ａ」、ＰＩＮ Ｈ０２の「ネットＢ」が、第２の回路接
続情報の入力ネット名（空欄）に挿入される。その結
果、図４の参照符号４０３，４０４で示す記述が生成さ
れる。
テスト回路１、２の出力ネット名をステップ２０１で抽
出された第１の回路接続情報の入力ネット名に入れる。
これにより、図３（Ａ）のＰＩＮ Ｈ０１の「ネット
Ａ」、ＰＩＮ Ｈ０２の「ネットＢ」が、第２の回路接
続情報の入力ネット名（空欄）に挿入される。その結
果、図４の参照符号４０３，４０４で示す記述が生成さ
れる。
【００１９】さらに、ステップ２０３で、第１の回路接
続情報の入力ネット名を第２の回路接続情報の出力ネッ
ト名に入れ換えるから、図３（Ａ）のＰＩＮ Ｈ０１の
「ネットＡ」、ＰＩＮ Ｈ０２の「ネットＢ」が、図３
（Ｂ）におけるテスト回路１中のＰＩＮ Ｎ０１の「ネ
ットＣ」、テスト回路２中のＰＩＮ Ｎ０１の「ネット
Ｄ」によって置換され、その結果、図４の参照符号４０
１，４０２で示す記述が生成される。
続情報の入力ネット名を第２の回路接続情報の出力ネッ
ト名に入れ換えるから、図３（Ａ）のＰＩＮ Ｈ０１の
「ネットＡ」、ＰＩＮ Ｈ０２の「ネットＢ」が、図３
（Ｂ）におけるテスト回路１中のＰＩＮ Ｎ０１の「ネ
ットＣ」、テスト回路２中のＰＩＮ Ｎ０１の「ネット
Ｄ」によって置換され、その結果、図４の参照符号４０
１，４０２で示す記述が生成される。
【００２０】図８は本実施形態の一適用例を示す回路図
である。図８（Ａ）は第１の回路接続情報（図３
（Ａ））に対応する回路図、図８（Ｂ）は第３の回路接
続情報（図４）に対応する回路図である。図８では回路
要素８０３の前段に、故障検出率を向上させるための回
路８０１が追加される。
である。図８（Ａ）は第１の回路接続情報（図３
（Ａ））に対応する回路図、図８（Ｂ）は第３の回路接
続情報（図４）に対応する回路図である。図８では回路
要素８０３の前段に、故障検出率を向上させるための回
路８０１が追加される。
【００２１】次に、第３のテストパターンを生成手順
（１０５）について図５〜図７を用いて説明する。図５
はステップ１０５の詳細を示すフローチャートであっ
て、内部ステップ５０１〜５０５を含む。図６は第２の
テストパターンを、図７は第３のテストパターンを示す
構成図である。なお、図６におけるｍは未故障検出リス
ト中の未検出ブロックの最大入力数（自然数）である。
図７にはｍ＝２の場合を示しており、第１のテストパタ
ーン、第２のテストパターンと順次追加した場合を示
す。
（１０５）について図５〜図７を用いて説明する。図５
はステップ１０５の詳細を示すフローチャートであっ
て、内部ステップ５０１〜５０５を含む。図６は第２の
テストパターンを、図７は第３のテストパターンを示す
構成図である。なお、図６におけるｍは未故障検出リス
ト中の未検出ブロックの最大入力数（自然数）である。
図７にはｍ＝２の場合を示しており、第１のテストパタ
ーン、第２のテストパターンと順次追加した場合を示
す。
【００２２】図５のステップ５０１で、第２のテストパ
ターンは未検出ブロックの最大入力数ｍに対して、ｍの
２乗のテストパターンを作成する。図６の６０１はｍ＝
１、６０２はｍ＝２、６０３はｍ＝３のテストパターン
を示す。ステップ５０２で第１のテストパターン（図７
の７０１）に第２のテストパターン（図７の７０２）を
順次追加し、ステップ５０３で第１のテストパターン入
力信号動作時、第２のテストパターンの入力信号はレベ
ル固定（図７の７０４）、テスト制御信号入力端子は第
２のテストパターン（図７の７０８）の反転信号（図７
の７０５）を入力する。ステップ５０４で第２のテスト
パターン入力信号動作時、第１のテストパターン入力信
号は最終パターンの信号レベルを保持し（図７の７０
９）、出力信号は、出力される信号のシミュレーション
予測値を挿入する（図７の７０３）。以上のステップに
より第３のテストパターン（図７の７０３）が生成され
る。
ターンは未検出ブロックの最大入力数ｍに対して、ｍの
２乗のテストパターンを作成する。図６の６０１はｍ＝
１、６０２はｍ＝２、６０３はｍ＝３のテストパターン
を示す。ステップ５０２で第１のテストパターン（図７
の７０１）に第２のテストパターン（図７の７０２）を
順次追加し、ステップ５０３で第１のテストパターン入
力信号動作時、第２のテストパターンの入力信号はレベ
ル固定（図７の７０４）、テスト制御信号入力端子は第
２のテストパターン（図７の７０８）の反転信号（図７
の７０５）を入力する。ステップ５０４で第２のテスト
パターン入力信号動作時、第１のテストパターン入力信
号は最終パターンの信号レベルを保持し（図７の７０
９）、出力信号は、出力される信号のシミュレーション
予測値を挿入する（図７の７０３）。以上のステップに
より第３のテストパターン（図７の７０３）が生成され
る。
【００２３】
【実施例】本発明に係る故障シミュレーション方法の適
用例２例を、図８，図９を参照して説明する。
用例２例を、図８，図９を参照して説明する。
【００２４】図８（Ａ）は第１の回路接続情報（図３
（Ａ））に対応する回路である。入力端子Ａ、Ｂと出力
端子Ｃを有する２入力ＡＮＤゲートが未故障検出リスト
中の未検出ブロックであるとすると、この未検出ブロッ
クの前段に、第２の回路接続情報に対応する回路８０１
が追加される。図８（Ｂ）は追加後の回路であり、第３
の回路接続情報（図４）に対応している。本適用例は、
未検出ブロックの入力端子数ｎがＴ１とＴ２の２本の例
であり、切り替え手段の回路は２ｔｏｌセレクタ回路
（８０２）を用いている。
（Ａ））に対応する回路である。入力端子Ａ、Ｂと出力
端子Ｃを有する２入力ＡＮＤゲートが未故障検出リスト
中の未検出ブロックであるとすると、この未検出ブロッ
クの前段に、第２の回路接続情報に対応する回路８０１
が追加される。図８（Ｂ）は追加後の回路であり、第３
の回路接続情報（図４）に対応している。本適用例は、
未検出ブロックの入力端子数ｎがＴ１とＴ２の２本の例
であり、切り替え手段の回路は２ｔｏｌセレクタ回路
（８０２）を用いている。
【００２５】図９は、本発明における第２の適用例を説
明する回路図である。未故障検出リストにおける未検出
ブロックが、図９（Ａ）に示す回路であったとする。こ
れは図８（Ｂ）のセレクタ回路（８０２）をメモリマク
ロ（９０２）で構成した回路に相当する。図９（Ｂ）は
未故障検出ブロックがブロックタイプの違う３種類の２
入力ＡＮＤ（９０３）、３入力ＯＲ（９０４）、４入力
ＡＮＤ（９０５）に対する回路である。図９（Ａ）、
（Ｂ）の回路は８個のメモリ出力を備えているので、８
入力までの未検出ブロックの故障検出が可能である。
明する回路図である。未故障検出リストにおける未検出
ブロックが、図９（Ａ）に示す回路であったとする。こ
れは図８（Ｂ）のセレクタ回路（８０２）をメモリマク
ロ（９０２）で構成した回路に相当する。図９（Ｂ）は
未故障検出ブロックがブロックタイプの違う３種類の２
入力ＡＮＤ（９０３）、３入力ＯＲ（９０４）、４入力
ＡＮＤ（９０５）に対する回路である。図９（Ａ）、
（Ｂ）の回路は８個のメモリ出力を備えているので、８
入力までの未検出ブロックの故障検出が可能である。
【００２６】なお、ＲＯＭマクロを用いて、未故障検出
リストの未検出ブロックの入力端子数ｎをＲＯＭの入力
コードで表し、その情報で生成される２のｎ乗の第２の
テストパターンを出力コードに表せば、第３のテストパ
ターンが自動生成されるので図１のステップ１０５は不
要となる。
リストの未検出ブロックの入力端子数ｎをＲＯＭの入力
コードで表し、その情報で生成される２のｎ乗の第２の
テストパターンを出力コードに表せば、第３のテストパ
ターンが自動生成されるので図１のステップ１０５は不
要となる。
【００２７】
【発明の効果】本発明によれば、故障シミュレーション
結果である未故障検出リストの情報から、第１の回路接
続情報を修正、追加し、第１のテストパターンに他のテ
ストパターンを付加する方法でテストパターンを生成す
るので、設計者が設計する第１の回路接続情報、第１の
テストパターンの変更を検討することなしに、未故障検
出ブロックの故障検出を可能とする回路接続情報とテス
トパターンを生成することができる。
結果である未故障検出リストの情報から、第１の回路接
続情報を修正、追加し、第１のテストパターンに他のテ
ストパターンを付加する方法でテストパターンを生成す
るので、設計者が設計する第１の回路接続情報、第１の
テストパターンの変更を検討することなしに、未故障検
出ブロックの故障検出を可能とする回路接続情報とテス
トパターンを生成することができる。
【００２８】また、故障シミュレーション結果である未
故障検出リストの情報から、故障検出のための回路接続
情報、テストパターンを生成するので、１回の故障シミ
ュレーション結果から故障検出のための回路接続情報、
テストパターンを生成することができる。
故障検出リストの情報から、故障検出のための回路接続
情報、テストパターンを生成するので、１回の故障シミ
ュレーション結果から故障検出のための回路接続情報、
テストパターンを生成することができる。
【００２９】さらに、１回の故障シミュレーションの実
行からテストパターン、回路の変更を検討することなし
に、故障検出ができる回路接続情報、テストパターンが
生成されるので、短時間で故障検出ができ、製品出荷時
のテスター選別によるテストパターンの故障検出率が向
上する。
行からテストパターン、回路の変更を検討することなし
に、故障検出ができる回路接続情報、テストパターンが
生成されるので、短時間で故障検出ができ、製品出荷時
のテスター選別によるテストパターンの故障検出率が向
上する。
【図１】本発明における一実施形態の動作を説明するフ
ローチャートである。
ローチャートである。
【図２】第３の回路接続情報生成手順を説明するフロー
チャートである。
チャートである。
【図３】第１の回路接続情報の構成（Ａ）、及び第２の
回路接続情報の構成（Ｂ）を示す構成図である。
回路接続情報の構成（Ｂ）を示す構成図である。
【図４】第３の回路接続情報の構成を示す構成図であ
る。
る。
【図５】第３のテストパターン生成手順を説明するフロ
ーチャートである。
ーチャートである。
【図６】第２のテストパターンの形態を示す構成図であ
る。
る。
【図７】第３のテストパターンの形態を示す構成図であ
る。
る。
【図８】本発明の一適用例（セレクタ回路）の構成を示
す回路図である。
す回路図である。
【図９】本発明の他の適用例（メモリマクロ）の構成を
示す回路図である。
示す回路図である。
【図１０】故障シミュレーションにおける従来技術の一
例を示すフローチャートである。
例を示すフローチャートである。
１０１…第１の回路接続情報作成ステップ １０２…第１のテストパターン作成ステップ １０３…第１回目の故障シミュレーション実行ステップ １０４…第３の回路接続情報生成ステップ １０５…第３のテストパターン生成ステップ １０６…第２回目の故障シミュレーション実行ステップ ２０１…ステップ１０４の詳細第１ステップ ２０２…ステップ１０４の詳細第２ステップ ２０３…ステップ１０４の詳細第３ステップ ２０４…ステップ１０４の詳細第４ステップ ４０１…第１回路接続の入力ネット名 ４０２…第１回路接続の入力ネット名 ４０３…第２回路接続の入力ネット名 ４０４…第２回路接続の入力ネット名 ５０１…ステップ１０５の詳細第１ステップ ５０２…ステップ１０５の詳細第２ステップ ５０３…ステップ１０５の詳細第３ステップ ５０４…ステップ１０５の詳細第４ステップ ６０１…ｍ＝１の時の第２のテストパターン ６０２…ｍ＝２の時の第２のテストパターン ６０３…ｍ＝３の時の第２のテストパターン ７０１…第１のテストパターン ７０２…第２のテストパターン ７０３…第３のテストパターン ７０４…第１テストパターン動作時の第２テストパター
ンの入力端子信号レベル ７０５…第１テストパターン動作時の第２テストパター
ンのテスト制御信号端子信号レベル ７０６…第２テストパターン動作時の第１テストパター
ンの入力端子信号レベル ７０７…第２テストパターン動作時の第１テストパター
ンの出力端子信号レベル ７０８…第２テストパターン動作時のテスト制御信号端
子信号レベル ７０９…第１テストパターンの最終パターンの信号レベ
ル ８０１…第１の回路接続情報の回路図 ８０２…２ｔｏｌセレクタ回路 ８０３…未検出ブロック ９０１…未検出ブロック ９０２…メモリマクロ ９０３…未検出ブロック ９０４…未検出ブロック ９０５…未検出ブロック １２０…故障検出率の要求達成判断ステップ １２１…テストパタン変更のみでよいかの判断ステップ
ンの入力端子信号レベル ７０５…第１テストパターン動作時の第２テストパター
ンのテスト制御信号端子信号レベル ７０６…第２テストパターン動作時の第１テストパター
ンの入力端子信号レベル ７０７…第２テストパターン動作時の第１テストパター
ンの出力端子信号レベル ７０８…第２テストパターン動作時のテスト制御信号端
子信号レベル ７０９…第１テストパターンの最終パターンの信号レベ
ル ８０１…第１の回路接続情報の回路図 ８０２…２ｔｏｌセレクタ回路 ８０３…未検出ブロック ９０１…未検出ブロック ９０２…メモリマクロ ９０３…未検出ブロック ９０４…未検出ブロック ９０５…未検出ブロック １２０…故障検出率の要求達成判断ステップ １２１…テストパタン変更のみでよいかの判断ステップ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−140969（ＪＰ，Ａ) 特開 平７−36722（ＪＰ，Ａ) 特開 平４−142475（ＪＰ，Ａ) 特開 平４−310185（ＪＰ，Ａ) 特開 平４−260939（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/277 G01R 31/28 - 31/30 G06F 17/50
Claims (4)
- 【請求項１】 第１の回路接続情報及び前記第１の回路
接続情報を検査する第１のテストパターンを用い、故障
シミュレーションを実行し、少なくとも未故障検出リス
トを生成する故障シミュレーション方法において、 前記第１の回路接続情報と、第２の回路接続情報と、前
記未故障検出リストとを用いて、第３の回路接続情報を
生成し、前記第１のテストパターンと、あらかじめ用意
しておいた第２のテストパターンとを用いて、第３のテ
ストパターンを生成し、及び、前記第３の回路接続情報
と前記第３のテストパターンとを用いて、１以上の未故
障を検出する、各処理手順を有する故障シミュレーショ
ン方法であって、 前記第２のテストパターンが、前記未故障検出リスト中
の最大入力端子数がｍ（ｍは自然数）である未検出ブロ
ックに対し、２のｍ乗ビットのパターンの組み合わせに
よって構成されているテストパターンであることを特徴
とする故障シミュレーション方法。 - 【請求項２】 第１の回路接続情報及び前記第１の回路
接続情報を検査する第１のテストパターンを用い、故障
シミュレーションを実行し、少なくとも未故障検出リス
トを生成する故障シミュレーション方法において、 前記第１の回路接続情報と、第２の回路接続情報と、前
記未故障検出リストとを用いて、第３の回路接続情報を
生成し、前記第１のテストパターンと、あらかじめ用意
しておいた第２のテストパターンとを用いて、第３のテ
ストパターンを生成し、及び、前記第３の回路接続情報
と前記第３のテストパターンとを用いて、１以上の未故
障を検出する、各処理手順を有する故障シミュレーショ
ン方法であって、 前記第３の回路接続情報を生成する処理手順が、前記第
１の回路接続情報から前記未故障検出リストの未検出ブ
ロック名と同名の回路接続情報を抽出する第１ステップ
と、前記第２の回路接続情報の入力ネット名に前記第１
ステップで抽出された回路接続情報の入力ネット名を入
れる第２ステップと、前記第１の回路接続情報の入力ネ
ット名を第２の回路接続情報の出力ネット名に入れ換え
る第３ステップと、前記第１の回路接続情報に前記第２
の回路接続情報を追加する第４ステップとを有すること
を特徴とする故障シミュレーション方法。 - 【請求項３】 第１の回路接続情報及び前記第１の回路
接続情報を検査する第１のテストパターンを用い、故障
シミュレーションを実行し、少なくとも未故障検出リス
トを生成する故障シミュレーション方法において、 前記第１の回路接続情報と、第２の回路接続情報と、前
記未故障検出リストとを用いて、第３の回路接続情報を
生成し、 前記第１のテストパターンと、あらかじめ用意しておい
た第２のテストパターンとを用いて、第３のテストパタ
ーンを生成し、及び、前記第３の回路接続情報と前記第
３のテストパターンとを用いて、１以上の未故障を検出
する、各処理手順を有する故障シミュレーション方法で
あって、前記第３のテストパターンが、前記第１のテス
トパターンに、前記未故障検出リスト中の最大入力端子
数がｍ（ｍは自然数）である未検出ブロックに対し、２
のｍ乗ビットのパターンの組み合わせによって構成され
る第２のテストパターンを、並列に又は順次追加された
テストパターンであることを特徴とする故障シミュレー
ション方法。 - 【請求項４】 前記第２の回路接続情報は、前記未故障
検出リスト中の未検出ブロックの入力端子とテスト入力
端子とがセレクタ回路を介して接続された接続情報であ
ることを特徴とする請求項１、請求項２又は請求項３の
いずれか一に記載の故障シミュレーション方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09164078A JP3139742B2 (ja) | 1997-06-20 | 1997-06-20 | 故障シミュレーション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09164078A JP3139742B2 (ja) | 1997-06-20 | 1997-06-20 | 故障シミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1115686A JPH1115686A (ja) | 1999-01-22 |
| JP3139742B2 true JP3139742B2 (ja) | 2001-03-05 |
Family
ID=15786372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09164078A Expired - Fee Related JP3139742B2 (ja) | 1997-06-20 | 1997-06-20 | 故障シミュレーション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139742B2 (ja) |
-
1997
- 1997-06-20 JP JP09164078A patent/JP3139742B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1115686A (ja) | 1999-01-22 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |