JP2004185550A

JP2004185550A - 半導体集積回路のテスト容易化設計方法および装置

Info

Publication number: JP2004185550A
Application number: JP2002354934A
Authority: JP
Inventors: Kenichiro Azuma; 健一郎東
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-12-06
Filing date: 2002-12-06
Publication date: 2004-07-02

Abstract

【課題】故障検出率向上効果の高い検査点挿入箇所を指摘できる半導体集積回路のテスト容易化設計方法を実現する。
【解決手段】回路情報、目標故障検出率、目標テストパタン数を入力し、目標テストパタン数分のランダムパタンを生成し、故障シミュレーションが実施される。その結果、目標故障検出率が達成されていれば処理を終了し、達成されていなければ故障シミュレーションの未検出故障情報を利用し、未検出故障群が形成する部分回路を抽出し、その部分回路の出力信号線を検査点挿入箇所の対象候補として抽出する。この抽出した対象候補の中から１つを選択し、選択した対象候補に対して挿入すべき検査点の種類（観測点か制御点か）を決定し、検査点を挿入する。故障シミュレーション後に未検出故障の情報のみを用いて検査点挿入箇所の対象候補を決定することで、効果の高い検査点挿入箇所を指摘できる。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（ＬＳＩ）のテスト容易化設計方法および装置に関する。
【０００２】
【従来の技術】
ＬＳＩの検査においては、テスタを用いてテストパタンの印加、出力応答の観測を行う。しかし、近年のＬＳＩの大規模化、高速化に伴い、テスタの動作周波数がＬＳＩの動作周波数に追いつかないといった問題や、テストパタンのデータがテスタメモリに対して大きすぎて格納できない等の問題が生じてきている。そこで、これらの問題を回避するためのテスト容易化設計方法の一つとして、組み込み自己検査（ＢＩＳＴ：Ｂｕｉｌｔ−ｉｎＳｅｌｆＴｅｓｔ）手法が提案されている。
【０００３】
組み込み自己検査とは、ＬＳＩに検査用回路を内蔵させ、ＬＳＩ内部でテストパタンの生成や出力応答と期待値の比較を行うことにより、外部からテストパタンを与えることなく、ＬＳＩ自身で検査を行う事ができるようにしたものである（非特許文献１を参照）。
【０００４】
組み込み自己検査回路を内蔵したＬＳＩの検査においては、テストパタンの生成、出力応答の観測が回路内部で行われるため、回路本来の動作周波数で検査することができ、また、回路内部からの良否判定信号のみを観測すれば検査が行えるなどの利点がある。しかし、テストパタンの生成はランダムパタン発生器で行われるため、生成されたパタンは必ずしも故障の検出に有効なパタンとは限らず、効率的に高故障検出率を得られないという問題がある。
【０００５】
組み込み自己検査回路の故障検出率を改善する方法は多数提案されており、検査点（テストポイント）挿入方式では、検査点と呼ぶ回路をテスト対象回路内に付加する事により、ランダムパタンでも高い故障検出率を得る事ができる（例えば、特許文献１、特許文献２を参照）。
【０００６】
検査点の挿入では付加回路の挿入による回路のオーバヘッドがあるため、できるだけ少ない挿入箇所で高い効果を得られるように検査点挿入箇所を決定することが望ましい。効果の高い検査点挿入箇所の選択方法としては、故障を検出する際の阻害要因となる箇所を求める方法がある。従来の阻害要因の計算方法としては、与えられたテストパタンを故障シミュレーションする際に、入力までは故障が伝播できたが、その出力には故障が伝播できなかった論理素子に対し、その素子で故障が伝播できなくなった故障数をカウントする方法がある（例えば、特許文献３を参照）。
【０００７】
【特許文献１】
特開平１１−１４２４８１号公報
【特許文献２】
特開平１０−１９７６０１号公報
【特許文献３】
特開２０００−２５０９４６号公報
【非特許文献１】
“ＤｉｇｉｔａｌＳｙｓｔｅｍｓＴｅｓｔｉｎｇａｎｄＴｅｓｔａｂｌｅＤＥＳＩＧＮ” １１章、ビルト‐インセルフ‐テスト（Ｂｕｉｌｔ−ＩｎＳｅｌｆ−Ｔｅｓｔ）コンピュータサイエンスプレス（ＣｏｍｐｕｔｅｒＳｃｉｅｎｃｅＰｒｅｓｓ）刊１９９０年
【０００８】
【発明が解決しようとする課題】
しかし、上記のように阻害要因の計算方法として、与えられたテストパタンを故障シミュレーションする際に故障数をカウントする方法では、各パタンをシミュレーションしながら動的に故障数のカウントを行うため、与えられた全てのパタン印加後も検出できない故障と、現パタンでは検出できないが後のパタンでは検出できる故障との区別ができないため、誤った箇所を検査点挿入箇所として指摘してしまう可能性がある。検査点の挿入は回路のオーバヘッドとなるため、できるだけ検査点の挿入箇所を抑えて効率的に故障検出率向上を図る必要がある。また、ＢＩＳＴ回路では挿入した検査点に対してもランダムパタンを印加するため、かならずしも検査点が設定したい値になるとは限らない。
【０００９】
この問題を解決する為に、本発明は、故障検出率向上効果の高い検査点挿入箇所を指摘できる、またさらには挿入した検査点を効率的に機能させることのできる半導体集積回路のテスト容易化設計方法および装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の請求項１記載の半導体集積回路のテスト容易化設計方法は、複数の論理素子と複数の信号線とそれらの接続関係とを示す回路情報に基づいてモデル回路をコンピュータ上に構築する第１のステップと、モデル回路にテストパタンを入力して故障シミュレーションを実施し、故障検出率および未検出故障情報を求める第２のステップと、故障検出率が目標値に達していないときに未検出故障情報に基づいてそれぞれ未検出故障群によって形成される１つ以上の部分回路およびそれぞれの部分回路の出力信号線を求める第３のステップと、１つ以上の部分回路の出力信号線のうちの１つを選択し、その選択した出力信号線を対象とする検査点をモデル回路に挿入する第４のステップとを含み、故障検出率が目標値に達するまで第４のステップの次に第２のステップを繰り返すようにしている。
【００１１】
この請求項１によれば、与えられたテストパタンに対して故障シミュレーションを行った後に未検出故障情報に基づく静的な処理により検査点挿入箇所の対象候補（部分回路の出力信号線）を求めるので、検出できる故障は検査点挿入箇所の探索に影響しない。これにより、検査点挿入箇所の探索を高精度に行なう事ができる。また、未検出故障群の形成する部分回路の出力信号線を求めることで、未検出故障群を代表する故障箇所のみが検査点挿入箇所の対象候補となるので検査点挿入箇所を絞り込むことができる。なお、検査点挿入箇所は、選択された１つの検査点挿入箇所の対象候補である部分回路の出力信号線（観測用の検査点の場合）、あるいは、その出力信号線を一の入力信号線とする論理素子の他の入力信号線（制御用の検査点の場合）である。
【００１２】
本発明の請求項２記載の半導体集積回路のテスト容易化設計方法は、請求項１記載の半導体集積回路のテスト容易化設計方法において、第３のステップで求めた部分回路が複数ある場合に、第４のステップで複数の部分回路の出力信号線のうちの１つを選択する際、それぞれの部分回路内の未検出故障数に基づいて優先順位を決定し、その優先順位に基づいて選択することを特徴とする。
【００１３】
この請求項２によれば、請求項１の効果に加え、未検出故障数を多く含む部分回路の出力信号線を対象として検査点を挿入することにより、上記部分回路内の未検出故障は同時に多くの故障が検出できるようになる。従って、部分回路内の未検出故障数を指標とする事で故障検出率向上効果のより高い検査点挿入箇所を指摘できる。
【００１４】
本発明の請求項３記載の半導体集積回路のテスト容易化設計方法は、請求項１または請求項２記載の半導体集積回路のテスト容易化設計方法において、第４のステップでは、選択した出力信号線を一の入力信号線とする論理素子の他の入力信号線に制御用の検査点を挿入し、さらに制御用の検査点に対して予め設定した値を入力可能なモデル回路に修正することを特徴とする。
【００１５】
この請求項３によれば、請求項１または請求項２の効果に加え、検査点に対して予め設定した値を入力することで、故障検出に必要な入力組み合わせ状態が発生する確率が高まり、ランダムパタンであっても高い故障検出率が得られるようになる。すなわち、検査点に対して故障伝播経路を活性化させるための入力値を与えることで、故障伝播経路が活性化しやすい状態になり、故障の励起を行うだけで故障の検出が可能となる。検査点に与える入力値としては、故障伝播経路が完全に活性化する様に、必要な全ての入力を与えても良いし、活性化しやすい様に一部の入力を与えるだけでも良い。これにより、故障の検出に必要な入力組み合わせ状態が成立しやすくなるため、ランダムパタンであっても効率的に故障が検出できる。
【００１６】
本発明の請求項４記載の半導体集積回路のテスト容易化設計方法は、請求項１または請求項２記載の半導体集積回路のテスト容易化設計方法において、第４のステップでは、選択した出力信号線を一の入力信号線とする論理素子の他の入力信号線に制御用の検査点を挿入し、さらに制御用の検査点に対して予め設定した値とランダムパタンとを選択的に入力可能なモデル回路に修正することを特徴とする。
【００１７】
この請求項４によれば、請求項３と同様、請求項１または請求項２の効果に加え、検査点に対して予め設定した値を入力することで、故障検出に必要な入力組み合わせ状態が発生する確率が高まり、ランダムパタンであっても高い故障検出率が得られるようになる。さらに、モードを切り替えることで予め設定した値とランダムパタンとを選択して検査点に入力できるため、ランダムパタンでは成立しにくい入力組み合わせ状態のみを予め設定しておく値とし、この予め設定した値を回路内部に記憶させる場合に必要最低限の情報のみ記憶すればよくなるため、記憶容量を削減できる。
【００１８】
本発明の請求項５記載の半導体集積回路のテスト容易化設計装置は、複数の論理素子と複数の信号線とそれらの接続関係とを示す回路情報に基づいてモデル回路をコンピュータ上に構築するモデル回路構築部と、モデル回路にテストパタンを入力して故障シミュレーションを実施し、故障検出率および未検出故障情報を求める故障シミュレーション部と、故障シミュレーション部で求めた故障検出率が目標値に達していないときに未検出故障情報に基づいてそれぞれ未検出故障群によって形成される１つ以上の部分回路およびそれぞれの部分回路の出力信号線を求める部分回路探索部と、モデル回路に挿入する検査点の対象となる信号線として、部分回路探索部で求めた１つ以上の部分回路の出力信号線のうちの１つを選択する検査点対象信号線決定部とを備え、故障シミュレーション部は、検査点対象信号線決定部によって選択された出力信号線を対象とする検査点を挿入したモデル回路に対しても故障シミュレーションを実施するようにしている。
【００１９】
この請求項５の設計装置は、請求項１の設計方法を実施する装置であり、請求項１と同様の効果が得られる。
【００２０】
【発明の実施の形態】
（第１の実施の形態）
図１は本発明の第１の実施の形態（請求項１に対応）における処理の流れを示すフローチャートである。
【００２１】
まず、ＳＴＥＰ１に示す様に回路情報、目標とする故障検出率、目標とするテストパタン数を入力する。ここで、回路情報は、設計回路を構成する複数の論理素子と複数の信号線とそれらの接続関係とを示す情報である。
【００２２】
次に、ＳＴＥＰ２では、上記目標テストパタン数分のランダムパタンを生成し、上記回路情報に基づいてコンピュータ上に構築されたモデル回路にランダムパタンを入力して故障シミュレーションが実施される。故障シミュレーションは、モデル回路の少なくとも一点（ノード）に故障を想定し、テストパタンを入力する事によって、想定した故障の影響が外部出力端子で観測できるかどうかのシミュレーションを行い、それをモデル回路内の全ノードに対して繰り返し行うものである。
【００２３】
次にＳＴＥＰ３では、ＳＴＥＰ２の故障シミュレーションの結果、ＳＴＥＰ１で入力された目標故障検出率を達成しているかどうかが確認される。目標故障検出率が達成されていれば、新たな検査点挿入の必要はないため処理を終了する。目標故障検出率が達成されていなければＳＴＥＰ４に進む。
【００２４】
ＳＴＥＰ４では、ＳＴＥＰ２の故障シミュレーションの未検出故障情報を利用し、未検出故障群が形成する部分回路を抽出し、その頂点（部分回路の出力信号線）を検査点の挿入箇所の対象候補としてレポートする。
【００２５】
ここでは、与えられたテストパタンに対して故障シミュレーションを実施した結果、外部出力端子でその影響を観測する事ができなかった故障の内、冗長故障を除いたものを未検出故障と呼び、未検出故障のリストを未検出故障情報と呼ぶ。なお、冗長故障とは、いかなるテストパタンを用いてもその故障の影響を外部出力端子で観測する事が出来ない故障の事である。そして、未検出故障が複数存在する時、それらの故障の影響が到達するモデル回路内部のノードを調べ、同一のノードに到達するものごとにグループ化したものを未検出故障群と呼ぶ。またこのとき、未検出故障群に属する故障信号線を入力信号線とする部分回路を未検出故障群の形成する部分回路と呼ぶ。
【００２６】
ＳＴＥＰ４における未検出故障群による部分回路の抽出の計算方法を図２〜図４を参照して説明する。計算は論理素子の入力側から出力側へと未検出故障の数を重み値として加算して行く事で行われる。なお、入力側の重み値は加算後、０に初期化する。
【００２７】
図２は計算開始時の初期状態を示す図である。未検出故障が存在する信号線には初期値１、存在しない信号線には初期値０を与える。図２では、信号線２０，２１，２２，２３，２６，２７，２８に未検出故障が存在しているため、それぞれ初期値は１となっている。
【００２８】
図３は図２のＡＮＤゲートＧ１の入力信号線２０，２１について出力側に重み値を加算した状態を示す図である。信号線２０，２１はそれぞれ重み値１であるため、ゲートＧ１の出力信号線２６の値は２が加算され３となる。加算後、入力信号線２０，２１の値は０に初期化される。図４は図３と同様の計算をゲートＧ３まで繰り返し行った状態を示す図である。ゲートＧ３の出力信号線２８には、ゲートＧ３以下の部分回路に存在する未検出故障数が重み値として加算されており、ゲートＧ３の入力側信号線の重み値は全て０に初期化されている。重み値が０に初期化された信号線は、より大きな部分回路に包含されることを示す。
【００２９】
重み値の加算は、出力側信号線の重み値が０の場合にはそれ以上の計算を行わない。この計算を回路全体に対して計算対象がなくなるまで繰り返し行う。その結果、図４に示される様に重み値が０より大きい信号線２８が対象とすべき部分回路の頂点である事が分かる。ＳＴＥＰ４では上記部分回路の頂点を検査点挿入箇所の対象候補としてリストアップする。
【００３０】
次にＳＴＥＰ５では、ＳＴＥＰ４で抽出した検査点挿入箇所の対象候補の中から１つを選択する。この選択方法は、この第１の実施の形態ではどんな方法でもよく、ＳＴＥＰ４で抽出した対象候補の中からいずれか１つを選択すればよい。そしてさらに、選択した検査点挿入箇所の対象候補（部分回路の頂点）に対して挿入すべき検査点の種類（観測点か制御点か）を決定する。これにより挿入すべき検査点の種類と挿入箇所が決定する。挿入すべき検査点としては、検査点挿入箇所の対象候補である部分回路の頂点に対して観測点を挿入する方法と、対象候補である部分回路の頂点が入力する論理素子の他の入力に制御点を挿入する方法があるが、挿入した場合の回路に対するオーバヘッドと故障検出率向上効果のトレードオフを比較してどちらかを選択する。
【００３１】
ＳＴＥＰ６では、与えられたモデル回路に対してＳＴＥＰ５で決定した検査点（観測点または制御点）をその挿入箇所に挿入する。
【００３２】
その次に、ＳＴＥＰ２に戻り、新たに検査点が挿入されたモデル回路に対し再び故障シミュレーションを行う。以上の処理を、設定した目標故障検出率に達するまで繰り返し行う。
【００３３】
このように、本実施の形態によれば、故障シミュレーションした後に未検出故障の情報のみを使用して検査点挿入箇所の対象候補を決定するので検出可能故障の情報による計算誤差が生じず、精度良く検査点挿入箇所の対象候補を決定する事ができる。また、未検出故障群が形成する部分回路の頂点を求める事で、故障が未検出となる根本原因の存在箇所を指摘する事ができ、効果の高い検査点挿入箇所を指摘できる。
【００３４】
（第２の実施の形態）
図５は本発明の第２の実施の形態（請求項２に対応）における処理の流れを示すフローチャートである。
【００３５】
本実施の形態は、第１の実施の形態に対して、ＳＴＥＰ５において、検査点挿入箇所の対象候補の優先順位決定処理が加わっていることが異なる。ＳＴＥＰ１〜ＳＴＥＰ４、ＳＴＥＰ６は第１の実施の形態と同様のため説明を省略する。
【００３６】
ＳＴＥＰ５において、第１の実施の形態の場合、検査点挿入箇所の対象候補の選択方法はどんな方法でもよいものとしたが、本実施の形態では、検査点挿入箇所の対象候補の優先順位を決定し、その優先順位が最高のものを選択する。
【００３７】
このＳＴＥＰ５における優先順位決定処理では、ＳＴＥＰ４で用いた未検出故障群の部分回路抽出処理で求めた未検出故障数による重み値を指標とする。未検出故障群の部分回路抽出による検査点挿入箇所の対象候補が複数ある場合には、未検出故障数による重み値が大きい順に優先順位を決定する。
【００３８】
図６は未検出故障数による優先順位の決定方法を説明する図である。部分回路Ｃ１内には６個、部分回路Ｃ２内には３個の未検出故障が存在する。部分回路Ｃ１に対して検査点を挿入すれば６個の故障を検出することが可能になるのに対し、部分回路Ｃ２に対して検査点を挿入しても３個の故障が検出できるようになるだけである。したがって部分回路Ｃ１に対する検査点挿入の優先順位を高くする。
【００３９】
そして優先順位の最も高い検査点挿入箇所の対象候補を選択し、その対象候補（部分回路の頂点）に対して挿入すべき検査点の種類（観測点か制御点か）を決定する。挿入すべき検査点としては、第１の実施の形態と同様、図７（ａ）の様に選択した部分回路Ｃ１の頂点に対して観測点ＴＰ０を挿入する方法と、図７（ｂ）の様に選択した部分回路Ｃ１の頂点が入力する論理素子の他の入力に制御点ＴＰ１，ＴＰ２，ＴＰ３を挿入する方法があるが、挿入した場合の回路に対するオーバヘッドと故障検出率向上効果のトレードオフを比較してどちらかを選択する。
【００４０】
このように、本実施の形態によれば、第１の実施の形態と同様の効果に加え、より故障検出率向上効果の高い検査点挿入箇所の対象候補を優先することが可能となる。
【００４１】
上記第１、第２の実施の形態の方法を実施するテスト容易化設計装置について、図１０を用いて説明する。目標条件入力部１００により、ＳＴＥＰ１の目標故障検出率、目標テストパタン数の入力が行われ、入力された回路情報を基にモデル回路構築部１０１により、コンピュータ上にモデル回路が構築される。構築されたモデル回路に対し、ランダムパタン生成・故障シミュレーション部１０２により、ＳＴＥＰ２のランダムパタン生成と故障シミュレーションが実行される。故障シミュレーションで得られた結果から、目標条件判定部１０３によりＳＴＥＰ３の故障検出率が目標値に達しているかどうかの判定が行われる。故障検出率が目標値に達していない場合は、故障シミュレーション部１０２で得られた未検出故障情報１０４を基に、検査点挿入箇所抽出部１０５でＳＴＥＰ４の部分回路の抽出、検査点挿入箇所対象候補の抽出が行われ、さらにＳＴＥＰ５の検査点挿入箇所対象候補の選択と、挿入する検査点の種類の決定を行う。検査点挿入箇所抽出部１０５で決定した検査点挿入箇所情報１０６に対し、検査点挿入処理部１０７で、モデル回路に対してＳＴＥＰ６の検査点挿入を行い、検査点挿入済みのモデル回路は回路情報１０８として出力される。これらの処理を目標条件を達成するまで繰り返し行う。
【００４２】
なお、第２の実施の形態における検査点挿入箇所の対象候補に対する優先順位の決定は検査点挿入箇所抽出部１０５で行う。
【００４３】
（第３の実施の形態）
図８は本発明の第３の実施の形態（請求項３に対応）における検査点の入力値設定方法を示す図である。検査点ＴＰ１，ＴＰ２，ＴＰ３は、第１または第２の実施の形態の方法によって挿入された制御点である。
【００４４】
検査点ＴＰ１，ＴＰ２，ＴＰ３にはＲＯＭが接続されており、記憶された設定値を検査点の入力値とすることができる。検査点ＴＰ１，ＴＰ２，ＴＰ３に対してＲＯＭから読み出した１，１，１の組み合わせを設定することにより、部分回路Ｃ１内の故障の伝播経路が活性化されているため、部分回路Ｃ１内の故障はランダムパタンで故障状態が励起できれば検出することができる。なお、この例では部分回路Ｃ１の故障伝播経路が完全に活性化される様にＴＰ１，ＴＰ２，ＴＰ３の全てに値を設定しているが、ＴＰ１，ＴＰ２，ＴＰ３のいずれか１つ以上に値を設定して、故障伝播経路の活性化が起きやすくなるようにするだけでも良い。
【００４５】
この図８の検査点ＴＰ１，ＴＰ２，ＴＰ３をＲＯＭに接続する構成は、第１または第２の実施の形態におけるＳＴＥＰ６でモデル回路に検査点を挿入した後、付加される。
【００４６】
このように、本実施の形態によれば、検査点に対して記憶した設定値を入力することで故障の伝播経路が活性化されやすい状態を作ることができる。したがってランダムパタンでも故障を検出できる可能性が高まり、高い故障検出率が得られるようになる。
【００４７】
（第４の実施の形態）
図９は本発明における第４の実施の形態（請求項４に対応）における検査点の入力値設定方法を示す図である。検査点ＴＰ１，ＴＰ２，ＴＰ３は、第１または第２の実施の形態の方法によって挿入された制御点である。
【００４８】
検査点ＴＰ１，ＴＰ２，ＴＰ３はそれぞれセレクタＳ１，Ｓ２，Ｓ３を介してランダムパタン発生器とＲＯＭに接続されている。これにより、検査点ＴＰ１，ＴＰ２，ＴＰ３は、セレクタＳ１，Ｓ２，Ｓ３のモードを切り替えることでランダムパタン発生器からの入力値とＲＯＭに記憶された入力値を選択して設定できる。
【００４９】
この図９の検査点ＴＰ１，ＴＰ２，ＴＰ３をセレクタＳ１，Ｓ２，Ｓ３を介してランダムパタン発生器とＲＯＭに接続する構成は、第１または第２の実施の形態におけるＳＴＥＰ６でモデル回路に検査点を挿入した後、付加される。
【００５０】
このように、本実施の形態によれば、第３の実施の形態同様に高い故障検出率が得られることに加え、必要時のみＲＯＭに記憶された値を検査点の入力値とすることができるので、全ての入力組み合わせをＲＯＭに記憶させる必要がなくＲＯＭの記憶容量を削減することができる。
【００５１】
上記第３、第４の実施の形態の方法を実施するテスト容易化設計装置について、図１１を用いて説明する。図１１に示すテスト容易化設計装置は、第１、第２の実施の形態を実施する図１０のテスト容易化設計装置に対して、挿入した検査点に対して入力値設定を行う回路を付加する、入力値設定回路付加部１０９を備えている点が異なる。この図１１のテスト容易化設計装置では、検査点挿入処理部１０７で検査点を挿入したモデル回路に対し、さらに検査点への入力値を設定する為の付加回路を入力値設定回路付加部１０９により付加した後、付加回路挿入後のモデル回路を回路情報１０８として出力する。第３の実施の形態の場合においては、挿入する付加回路は入力値設定回路のみであるが、第４の実施の形態の場合においては、検査点への入力値設定はランダムパタン生成器と入力値設定回路のいずれかを切り替えて行えるように、ランダムパタン生成器と入力値設定回路を切り替える選択回路の挿入も行われる。
【００５２】
【発明の効果】
以上のように、請求項１の発明では、与えられたテストパタンに対して故障シミュレーションを行った後の未検出故障の情報を用いて静的に計算を行うことで、検出可能な故障の情報の影響を排除し高精度に検査点挿入箇所の対象候補を求めることができる。また未検出故障群の形成する部分回路の出力信号線を検査点挿入箇所の対象候補とすることで効果の高い検査点挿入箇所を指摘できる。
【００５３】
また、請求項２の発明では、検査点挿入箇所の対象候補が複数存在する場合の優先順位決定指標として、部分回路内の未検出故障数を用いることで、最も故障検出率向上効果の高い検査点挿入箇所を優先的に選択できるようになる。
【００５４】
また、請求項３の発明では、検査点に対する入力値として予め設定した値を与える事ができるようにしたことで、故障検出に必要な入力組み合わせ状態が発生する確率が高まり、ランダムパタンであっても高い故障検出率が得られるようになる。
【００５５】
また、請求項４の発明では、検査点に対する入力値としてランダムパタンと予め設定した値とを選択できるようにしたことにより、予め設定した値を回路内部に記憶させる場合に必要最低限の情報のみ記憶すればよくなるため、記憶容量を削減できる。
【００５６】
また、請求項５の発明では、請求項１の発明と同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における処理の流れを示すフローチャートである。
【図２】本発明の第１の実施の形態における未検出故障部分回路計算処理の初期状態を示す図である。
【図３】本発明の第１の実施の形態における未検出故障部分回路計算処理の途中経過を示す図である。
【図４】本発明の第１の実施の形態における未検出故障部分回路計算処理の終了状態を示す図である。
【図５】本発明の第２の実施の形態における処理の流れを示すフローチャートである。
【図６】本発明の第２の実施の形態における検査点挿入箇所の対象候補の未検出故障数による優先順位決定方法を示す図である。
【図７】（ａ）は本発明の第２の実施の形態において検査点挿入箇所の対象候補に対し観測点の挿入を行った様子を示す図であり、（ｂ）は検査点挿入箇所の対象候補に対し制御点の挿入を行った様子を示す図である。
【図８】本発明の第３の実施の形態における検査点の入力値設定方法を示す図である。
【図９】本発明の第４の実施の形態における検査点の入力値設定方法を示す図である。
【図１０】本発明の第１、第２の実施の形態を実施するテスト容易化設計装置の構成を示す図である。
【図１１】本発明の第３、第４の実施の形態を実施するテスト容易化設計装置の構成を示す図である。
【符号の説明】
Ｃ１，Ｃ２部分回路
ＴＰ０検査点（観測点）
ＴＰ１，ＴＰ２，ＴＰ３検査点（制御点）
１００目標条件入力部
１０１モデル回路構築部
１０２ランダムパタン生成・故障シミュレーション部
１０３目標条件判定部
１０４未検出故障情報
１０５検査点挿入箇所抽出部
１０６検査点挿入箇所情報
１０７検査点挿入処理部
１０８回路情報
１０９入力値設定回路付加部

Claims

複数の論理素子と複数の信号線とそれらの接続関係とを示す回路情報に基づいてモデル回路をコンピュータ上に構築する第１のステップと、
前記モデル回路にテストパタンを入力して故障シミュレーションを実施し、故障検出率および未検出故障情報を求める第２のステップと、
前記故障検出率が目標値に達していないときに前記未検出故障情報に基づいてそれぞれ未検出故障群によって形成される１つ以上の部分回路およびそれぞれの前記部分回路の出力信号線を求める第３のステップと、
１つ以上の前記部分回路の出力信号線のうちの１つを選択し、その選択した出力信号線を対象とする検査点を前記モデル回路に挿入する第４のステップとを含み、
前記故障検出率が目標値に達するまで前記第４のステップの次に前記第２のステップを繰り返す半導体集積回路のテスト容易化設計方法。
前記第３のステップで求めた部分回路が複数ある場合に、前記第４のステップで複数の前記部分回路の出力信号線のうちの１つを選択する際、それぞれの前記部分回路内の未検出故障数に基づいて優先順位を決定し、その優先順位に基づいて選択することを特徴とする請求項１記載の半導体集積回路のテスト容易化設計方法。
前記第４のステップでは、前記選択した出力信号線を一の入力信号線とする論理素子の他の入力信号線に制御用の前記検査点を挿入し、さらに前記制御用の検査点に対して予め設定した値を入力可能なモデル回路に修正することを特徴とする請求項１または請求項２記載の半導体集積回路のテスト容易化設計方法。
前記第４のステップでは、前記選択した出力信号線を一の入力信号線とする論理素子の他の入力信号線に制御用の前記検査点を挿入し、さらに前記制御用の検査点に対して予め設定した値とランダムパタンとを選択的に入力可能なモデル回路に修正することを特徴とする請求項１または請求項２記載の半導体集積回路のテスト容易化設計方法。
複数の論理素子と複数の信号線とそれらの接続関係とを示す回路情報に基づいてモデル回路をコンピュータ上に構築するモデル回路構築部と、
前記モデル回路にテストパタンを入力して故障シミュレーションを実施し、故障検出率および未検出故障情報を求める故障シミュレーション部と、
前記故障シミュレーション部で求めた故障検出率が目標値に達していないときに前記未検出故障情報に基づいてそれぞれ未検出故障群によって形成される１つ以上の部分回路およびそれぞれの前記部分回路の出力信号線を求める部分回路探索部と、
前記モデル回路に挿入する検査点の対象となる信号線として、前記部分回路探索部で求めた１つ以上の前記部分回路の出力信号線のうちの１つを選択する検査点対象信号線決定部とを備え、
前記故障シミュレーション部は、前記検査点対象信号線決定部によって選択された前記出力信号線を対象とする検査点を挿入したモデル回路に対しても故障シミュレーションを実施するようにした半導体集積回路のテスト容易化設計装置。