JP2957546B1 - 半導体集積回路のテストパターン生成装置及び半導体集積回路のテストパターン生成方法 - Google Patents

Abstract

【要約】 【課題】 安定した半導体集積回路の試験、特に、半導
体集積回路の出力バッファ特性試験や入力バッファ特性
試験に効果的なテストパターンを生成する。 【解決手段】 半導体集積回路のテストパターン生成装
置は、組み合わせパターン生成部１０が生成した組み合
わせパターンから出力信号が論理０と論理１のいずれか
により構成されるテストパターンよりなる組み合わせパ
ターンを、組み合わせパターン取得部１１により取得す
る。さらに、組み合わせパターン決定部１３により、上
記取得した組み合わせパターンのうち、出力同時変化数
が所定の許容可能な出力変化数を満たすようにテストパ
ターンを削除、或いは、実行順序を変更して半導体集積
回路の出力同時変化数を抑えたテストパターンを生成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
試験用テストパターンを生成する装置、及び、半導体集
積回路のテストパターンを生成する方法に関わるもので
ある。特に、テストパターンの実行順序が変更可能であ
るテスト容易化回路を備えた半導体集積回路のテストを
行うテストパターンを生成する装置及び方法に関するも
のである。

【０００２】

【従来の技術】従来の技術として、特開平２−９００７
７に入力データ生成方式が開示されている。上記特開平
２−９００７７は、半導体集積回路の出力信号の同時変
化数を抑えて入力データを生成する発明である。図１９
に従来技術における入力データ生成手順を示す。まず、
第１ステップ（１００）として、ＬＳＩ（半導体集積回
路）に発生しうる全ての故障を仮定する。第２ステップ
（１０１）として、上記第１ステップ（１００）で仮定
した全故障の中から１つの故障を選択する。第３ステッ
プ（１０２）として、上記第２ステップで選択した故障
に対して入力データを生成する。第４ステップ（１０
４）として、上記第３ステップ（１０２）で生成した入
力データをメモリに格納する。第１ステップから第４ス
テップまでを繰り返し行い、第１ステップで仮定した全
ての故障について入力データを作成した後、第５ステッ
プ（１０５）として、生成した全ての入力データについ
て出力同時変化数に対する禁止条件をチックする。第６
ステップ（１０６）、第７ステップ（１０７）として、
禁止条件が成立した場合、上記第４ステップ（１０４）
でメモリに格納した入力データの組み替えを行う。上記
組み替えた入力データについて全ての禁止条件が成り立
つ場合、処理を終了する。

【０００３】

【発明が解決しようとする課題】このように従来技術
は、入力データの組み替えを行い、出力同時変化数を抑
制した入力データを生成する。しかし、入力バッファ特
性試験や出力バッファ特性試験では、全ての半導体集積
回路の入力信号や出力信号が論理０と論理１にトグルす
る必要があるが、特開平２−９００７７においては、出
力同時変化数の抑制した入力データ生成についてのみ記
載がされているため、入力バッファ及び出力バッファの
特性試験を行うことができないという問題がある。

【０００４】また、半導体集積回路の試験では半導体集
積回路の出力信号が同時に多数変化すると、グランドバ
ウンスの電気的な要因により半導体集積回路が誤動作す
ることがある。これにより安定した試験ができなくなる
という問題がある。

【０００５】更に、半導体集積回路の入力特性、出力特
性を評価する試験は、機能試験や故障検出を目的とした
試験と比べて時間がかかる。試験時間が長いと半導体集
積回路の製造コストに反映するという問題がある。

【０００６】本発明は、この問題を解決するためになさ
れたもので、以下のことを目的とする。半導体集積回路
の出力信号の同時変化数を抑えたテストパターンを生成
することを目的にしている。特に、上記目的を実現する
ために、半導体集積回路にテストパターンの実行順序が
変更可能であるテスト容易化回路を備える。また、出力
同時変化数抑制の為にテストパターンを削除した場合
に、最終的な故障検出率を効率的に算出し、故障検出率
が目標の値に達していない場合、未検出の故障について
テストパターンを生成することを目的にしている。ま
た、周期数の小さい、つまり、テストパターン数の少な
いテストパターンの組み合わせを作成することを目的に
している。

【０００７】

【課題を解決するための手段】この発明に係わる半導体
集積回路のテストパターン生成装置は、テストパターン
の実行順序が変更可能であるテスト容易化回路を備えた
半導体集積回路のテストを行うテストパターンを生成す
る半導体集積回路のテストパターン生成装置において、
以下の要素を備えることを特徴とする。 （ａ）上記半導体集積回路を試験するためのテストパタ
ーンとして少なくともテスト順と入力データと入力デー
タに対する半導体集積回路の出力期待値とを生成する第
１のテストパターン生成部、 （ｂ）故障シュミレーションを実行して上記半導体集積
回路に発生し得る故障を検出するとともに、上記第１の
テストパターン生成部により生成されたテストパターン
を実行することにより、上記検出した故障が検出可能で
あるかを判断して、上記検出された故障と上記判断した
結果とを故障情報として記憶する故障検出部、 （ｃ）上記第１のテストパターン生成部により生成され
た出力期待値について、上記テスト順に従い先に行うテ
ストパターンの出力期待値と次に行うテストパターンの
出力期待値とを比較し、出力期待値の変化数をカウント
する変化数カウント部、 （ｄ）上記変化数カウント部によりカウントされた出力
期待値の変化数が所定の許容可能な出力変化数を越えて
いるテストパターンでのみ検出可能な故障を求め、上記
求めた故障が検出不可能な故障となるように上記故障検
出部に記憶されている故障情報を更新する故障情報更新
部、 （ｅ）上記故障情報更新部により更新された故障情報よ
り故障検出率を求め、上記故障検出率が規定した故障検
出率を満足するように、上記故障情報のうち故障検出不
可能である故障についてテストパターンを生成する第２
のテストパターン生成部、 （ｆ）上記第２のテストパターン生成部により生成され
たテストパターンと、上記第１のテストパターン生成部
により生成されたテストパターンの内出力期待値の変化
数が所定の許容可能な出力変化数を満たすテストパター
ンとを合わせたテストパターンの出力期待値について、
先に実行するテストパターンの出力期待値と次に実行す
るテストパターンの出力期待値とを比較して出力期待値
の変化数をカウントし、上記カウントされた出力期待値
の変化数が所定の許容可能な出力変化数を越えないよう
に上記合わせたテストパターンの実行順序を変更する第
３のテストパターン生成部。

【０００８】また、上記半導体集積回路は、上記テスト
パターンの実行順序が変更可能であるテスト容易化回路
として、少なくともスキャン回路及びバウンダリスキャ
ン回路のいずれかを備えることを特徴とする。

【０００９】また、この発明に係わる半導体集積回路の
テストパターン生成方法は、テストパターンの実行順序
が変更可能であるテスト容易化回路を備えた半導体集積
回路のテストを行うテストパターンを生成する半導体集
積回路のテストパターン生成方法において、以下の工程
を備えることを特徴とする。 （ａ）上記半導体集積回路を試験するためのテストパタ
ーンとして少なくともテスト順と入力データと入力デー
タに対する半導体集積回路の出力期待値とを生成する第
１のテストパターン生成工程、 （ｂ）故障シュミレーションを実行して上記半導体集積
回路に発生し得る故障を検出するとともに、上記第１の
テストパターン生成工程により生成されたテストパター
ンを実行することにより、上記検出した故障が検出可能
であるかを判断して、上記検出された故障と、上記判断
した結果とを故障情報として記憶する故障検出工程、 （ｃ）上記第１のテストパターン生成工程により生成さ
れた出力期待値について、上記テスト順に従い先に行う
テストパターンの出力期待値と次に行うテストパターン
の出力期待値とを比較し、出力期待値の変化数をカウン
トする変化数カウント工程、 （ｄ）上記変化数カウント工程によりカウントされた出
力期待値の変化数が所定の許容可能な出力変化数を越え
ているテストパターンでのみ検出可能な故障を求め、上
記求めた故障が検出不可能な故障となるように上記故障
検出工程により記憶された故障情報を更新する故障情報
更新工程、 （ｅ）上記故障情報更新工程により更新された故障情報
より故障検出率を求め、上記故障検出率が規定した故障
検出率を満足するように、上記故障情報のうち故障検出
不可能である故障についてテストパターンを生成する第
２のテストパターン生成工程、 （ｆ）上記第２のテストパターン生成工程により生成さ
れたテストパターンと上記第１のテストパターン生成工
程により生成されたテストパターンのうち出力期待値の
変化数が所定の許容可能な出力変化数を満たすテストパ
ターンとを合わせたテストパターンの出力期待値につい
て、先に実行するテストパターンの出力期待値と次に実
行するテストパターンの出力期待値とを比較して出力期
待値の変化数をカウントし、上記カウントとされた出力
期待値の変化数が所定の許容可能な出力変化数を越えな
いように上記合わせたテストパターンの実行順序を変更
する第３のテストパターン生成工程。

【００１０】

【発明の実施の形態】実施の形態１． 本発明の半導体集積回路のテストパターン生成装置及び
半導体集積回路のテストパターン生成方法について、以
下に説明を行う。本発明に係わる半導体集積回路のテス
トパターン生成装置及びテストパターン生成方法は、半
導体集積回路のテスト容易化回路として少なくともスキ
ャン回路およびバウンダリスキャン回路のいずれかを用
いた故障検出、および、特性試験のテストパターンを生
成する装置及び方法である。まず、半導体集積回路の信
号経路上に一つのみ存在する単一縮退故障を検出できる
ようなテストパターンをＡＴＰＧ（ＡＴＰＧは、Ａｕｔ
ｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒ
ａｔｉｏｎの略、半導体集積回路の故障を検出するため
のテストパターンを自動的に生成するプログラムのこ
と）を用いて生成する。このＡＴＰＧのアルゴリズムに
ついては、例えば、渡部誠：編著「超ＬＳＩ設計」株式
会社企画センター：発行（昭和５８年）Ｐ．１９８〜２
０７に示されている。

【００１１】ここで生成されたテストパターンは、半導
体集積回路の入力信号からテストパターンを与えるフェ
ーズ、スキャン回路又はバウンダリスキャン回路にテス
トパターンをシリアルにスキャンするフェーズ、半導体
集積回路の出力信号で試験結果を観測するフェーズに分
けられ、この３つのフェーズを繰り返し行うテストパタ
ーンである。１つのフェーズで１つの試験は完結して、
次のフェーズでは、前に実行した結果は影響しない。こ
のため、テストパターンを実行する順番を変更しても、
故障検出の為の試験や特性試験は、何の問題もない。

【００１２】次に、生成されたテストパターン出力信号
（以下この実施の形態１〜６では、出力信号の期待値を
単に出力信号と称するものとする）の変化を次の試験で
行うテストパターンの出力と比較することにより、出力
信号の変化数をカウントし、半導体集積回路の特性や半
導体集積回路を封印するパッケージの特性や、半導体集
積回路の試験環境などから割り出した許容可能な出力同
時変化数を越えた部分を全てのテストパターンについて
検索する。許容値を越えた部分のテストパターンを対象
に、出力信号の同時変化数が許容値を満足するようにテ
ストパターンの順番を変更したり、或いは、削除すると
いう手法を用いて、出力信号の同時変化数を抑えたテス
トパターンを生成する。

【００１３】図１は、上記した半導体集積回路のテスト
パターン生成方法を説明するためのフローチャートであ
る。図２と図３は、図１に示した手順により生成される
テストパターンの具体例を示す図である。

【００１４】まず、半導体集積回路のテスト容易化回路
であるスキャン回路やバウンダリスキャン回路に対し
て、ＡＴＰＧのアルゴリズムで初期パターンを生成（Ｓ
１００）する。

【００１５】ＡＴＰＧのアルゴリズムで生成されたテス
トパターンは、半導体集積回路の全ての入力信号から値
を印加するフェーズ、スキャン回路やバウンダリスキャ
ン回路にシリアルにテストパターンをシフトするフェー
ズ、半導体集積回路の全ての出力信号で期待値を観測す
るフェーズに分けられ、この３つのフェーズを繰り返す
というテストパターンである。そして、繰り返しパター
ンの順番を変更しても、何の問題もなく試験を行うこと
ができる特徴がある。本発明は、スキャン回路およびバ
ウンダリスキャン回路のテストにおけるこの特徴を利用
したものである。

【００１６】次に、初期パターンの中で、半導体集積回
路の出力信号の期待値の変化に着目して、各テストパタ
ーン毎に何本の出力信号が変化するかカウント（Ｓ１０
１）する。

【００１７】最後に、予め、半導体集積回路の特性や半
導体集積回路を封印するパッケージの特性や、半導体集
積回路の試験環境などから割り出した許容可能な出力同
時変化数を越えた部分を全てのテストパターンについて
検索する。半導体集積回路の出力が同時に多数変化する
と、グランドバウンスが起こる場合がある。このため、
測定信号や半導体集積回路自体の入力信号にノイズがの
り、安定した試験ができなくなる。出力同時変化数の
「許容可能な」値は、出力バッファ容量、半導体集積回
路の試験環境、（出力ピンやＤＵＴ（Ｄｅｖｉｃｅ Ｕ
ｎｔｅｒ Ｔｅｓｔ）カードにつくインダクタンス成
分）などから、人が経験により値を推定する。検索の結
果、許容値以上のテストパターンについては、出力の同
時変化数が許容値を満足するようにテストパターンの順
番を変更したり、あるいは、そのテストパターンを削除
（Ｓ１０２）することにより、出力同時変化数を抑えた
テストパターンを形成する。

【００１８】図２は、ＡＴＰＧのアルゴリズムを用いて
生成された初期のテストパターンの出力信号の期待値と
同時変化数（ＳＳＯ）の数を示している。出力信号の変
化数をカウントすると、パターン識別ＩＤ Ｎｏ．１の
テストパターンからＮｏ．２のテストパターンの間で出
力の同時変化数は、９である。Ｎｏ．２からＮｏ．３の
間の出力同時変化数は、１５である。Ｎｏ．３からＮ
ｏ．４の間の出力の同時変化数は、８である。この半導
体集積回路の出力の許容値は、半導体集積回路の特性や
半導体集積回路を封印するパッケージの特性や、半導体
集積回路の試験環境などから、１１であるとすると、Ｎ
ｏ．２からＮｏ．３の間で出力の同時変化数１５は、許
容値を越えている。このテストパターンで半導体集積回
路の試験を行うと、この出力同時変化数の許容値を越え
たＮｏ．２からＮｏ．３の間でグランドバウンスが発生
し、安定した試験を行うことができなくなる可能性があ
る。

【００１９】そこで、図１示したフローチャートに基づ
き、テストパターンの順番を変更した。図３に、その例
を示す。テストパターンの順番をＮｏ．１―＞Ｎｏ．３
―＞Ｎｏ．４―＞Ｎｏ．２と変更することにより、最大
の同時変化数は、Ｎｏ．１からＮｏ．３の間の１０とな
り、許容値１１以下となる。この図１のアルゴリズムを
適用することにより、出力の同時変化数を小さくするこ
とができ、安定した試験を行うことができるようにな
る。

【００２０】実施の形態２． 実施の形態２では、上記実施の形態１において出力同時
変化数抑制の為にテストパターンを削除した場合に、故
障検出率が規定した故障検出率を満足する様にテストパ
ターンを生成する半導体集積回路のテストパターン生成
装置、及び、テストパターン生成方法について、以下に
説明を行う。

【００２１】まず、削除したテストパターンを用いて、
故障シュミレーションを行い、検出可能な故障を求め
る。上記求めた検出可能な故障と、初期のテストパター
ンで検出可能な故障とにより故障検出率を求める。求め
た故障検出率は、正確な故障検出率ではないが、テスト
パターンを削除した場合の最悪値である。この故障検出
率が目標の故障検出率に達していない場合、削除したテ
ストパターンで検出できる故障と初期のテストパターン
で検出不可能な故障を対象としたテストパターン生成を
行い、新たなテストパターンを得る。この新たなテスト
パターンを出力の同時変化数が許容値内に収まるよう
に、初期のテストパターンから上記実施の形態１におい
て削除した許容値を超えるテストパターンに挿入する。
これにより、出力信号の同時変化数を抑え、目標の故障
検出率のテストパターンを生成することができる。

【００２２】図４は、実施の形態２の半導体集積回路の
テストパターン生成装置の構成を示す図である。図５
は、実施の形態２の半導体集積回路のテストパターン生
成方法を説明するためのフローチャートである。図６
は、総故障と未検出故障の関係を説明するための図であ
る。

【００２３】以下に図について説明を行う。図４におい
て、１は、第１のテストパターン生成部であり、半導体
集積回路のテスト容易化回路であるスキャン回路やバウ
ンダリスキャン回路に対して、ＡＴＰＧのアルゴリズム
を用いて初期のテストパターンを生成する。図５のＳ２
００の初期パターン生成処理は、第１のテストパターン
生成部１により実行される。２は、故障検出部であり、
故障シュミレーションを実行して上記半導体集積回路に
発生し得る故障を検出する。そして、検出した故障が初
期のテストパターンにより検出可能であるか否かを判断
する。検出した故障と判断した結果は、故障情報として
故障情報記憶部３に記憶する。図５のＳ２００の故障辞
書を生成する処理は、故障検出部２により実行される。
４は、変化数カウント部であり、初期のテストパターン
の中で、半導体集積回路の出力信号の期待値の変化に着
目して、各テストパターン毎に何本の出力信号が変化す
るかをカウントする。図５のＳ２０１の出力同時変化数
をカウントする処理は、変化数カウント部４により実行
される。５は、故障情報更新部であり、変化数カウント
部４によりカウントされた出力同時変化数が許容可能な
出力変化数を越えているテストパターンのみにより検出
可能な故障を検出する。そして、検出した結果に基づい
て、故障情報記憶部３に記憶されている故障情報を更新
する。図５のＳ２０３の故障情報更新の処理は、故障情
報更新部５により実行される。６は、第２のテストパタ
ーン生成部であり、故障情報記憶部に記憶されている故
障情報に基づいて故障検出率を計算する。そして、計算
した故障検出率が規定した故障検出率を満足するよう
に、故障の検出が不可能である故障についてテストパタ
ーンを生成する。図５のＳ２０４のテストパターン生成
処理は、第２のテストパターン生成部６により実行され
る。７は、第３のテストパターン生成部であり、第２の
テストパターン生成部６により生成されたテストパター
ンと、第１のテストパターン生成部１により生成された
テストパターンとにより実行順序を決定する。この時、
変化数カウント部４によりカウントされた出力同時変化
数が許容可能な出力変化数を越えているテストパターン
を、第１のテストパターン生成部１により生成されたテ
ストパターンから除く。また、出力同時変化数が所定の
許容可能な出力変化数を越えないようにテストパターン
の実行順序を決定する。図５のＳ２０５の出力同時変化
数を満足する位置にテストパターンを挿入する処理は、
第３のテストパターン生成部７により実行される。

【００２４】図５のフローチャトに従い、半導体集積回
路のテストパターン生成方法を説明する。図５のＳ２０
０は、第１のテストパターン生成工程と故障検出工程で
ある。Ｓ２００からＳ２０２までの処理は、上記実施の
形態１の図１のＳ１００からＳ１０２とほぼ同じ処理で
ある。Ｓ２００では、初期のテストパターンを生成する
とともに、故障検出部２により故障シュミレーションを
実行して、故障情報を生成する。図６の総故障２０は、
半導体集積回路に発生し得る故障であり、図６の検出故
障２２は、第１のテストパターン生成部１により検出可
能な故障である。Ｓ２００では、総故障２０と検出故障
と未検出故障２１とが故障情報として求められる。Ｓ２
０２では、出力の同時変化数を満足しないテストパター
ンを削除する。テストパターンを削除した後、故障情報
更新工程において、故障情報更新部５により故障シュミ
レーションを行い、この削除したテストパターンで検出
可能な故障（図６の２３）を求める。そして、Ｓ２００
の第１のテストパターン生成工程で得られていた図６の
検出故障２２と削除したパターンで検出される故障２３
との差をとり、故障情報記憶部３に記憶されている故障
情報を更新する（Ｓ２０３）。Ｓ２０３で求める差は、
初期パターンから所定のテストパターンを削除（Ｓ２０
２）した後のテストパターンで検出される故障の全てで
はない。つまり、削除したテストパターンで検出可能な
故障（図５の２３）のいくつかは、削除したテストパタ
ーン以外のテストパターンによって検出することができ
る可能性があり、故障情報記憶部３に記憶された更新後
の故障情報は、第１のテストパターン生成部１により生
成されたテストパターンから出力の同時変化数を満足し
ないテストパターンを削除した残りのテストパターンに
より最低検出できる故障である。

【００２５】次に、第２のテストパターン生成部６によ
り、第２のテストパターン生成工程（Ｓ２０４）を実行
する。第２のテストパターン生成工程では、まず、故障
情報記憶部３に記憶されている故障情報を基に故障検出
率を計算する。故障検出率は、図６の総故障２０と検出
故障２２から削除したテストパターンで検出される故障
２３を除いた検出故障との比により計算する。そして、
計算した故障検出率が規定の故障検出率を満足しないと
き、故障情報記憶部３に記憶されている故障情報の内、
故障検出が不可能である故障を対象に、テストパターン
の生成を行う。故障検出不可能な故障は、図６の未検出
故障２１と削除したテストパターンで検出される故障２
３とを合わせたものである。

【００２６】最後に、Ｓ２０２において出力同時変化数
が許容可能な出力変化数を越えるテストパターンを削除
した後のテストパターンに対して、第２のテストパター
ン生成工程であるＳ２０４において生成されたテストパ
ターンを挿入して、テストパターンの実行順序を決定す
る。この時、出力同時変化数が許容値を満足する位置に
テストパターンを挿入（Ｓ２０５）する。

【００２７】このアルゴリズムをテストパターン生成に
適用することにより、同時変化数を抑え、かつ、故障検
出率の高い安定した試験を行なうことができるテストパ
ターンを生成することができる。

【００２８】実施の形態３． 実施の形態３では、半導体集積回路の出力バッファ特性
評価用のテストパターンを生成するスキャン回路または
バウンダリスキャン回路を実装した半導体集積回路のテ
ストパターン生成装置及びテストパターン生成方法につ
いて以下に説明する。

【００２９】実施の形態３で説明する半導体集積回路の
テスト容易化回路であるスキャン回路およびバウンダリ
スキャン回路を用いた半導体集積回路の故障検出用また
は特性試験用のテストパターン生成方法では、まず、初
期のテストパターンを生成する。次に、生成されたテス
トパターンの出力値を検索し、半導体集積回路の全ての
出力信号が論理０および論理１になるテストパターンを
抽出する。その際に、テストパターンの数が最小になる
テストパターンを抽出する。これにより、半導体集積回
路の出力バッファ特性評価用のテストパターンを生成す
ることができる。

【００３０】図７は、実施の形態３における半導体集積
回路のテストパターン生成装置の構成図である。図８
は、実施の形態３における半導体集積回路のテストパタ
ーン生成方法のフローチャートである。図９と図１０
は、図８に示した手順により生成されるテストパターン
の具体例を示す図である。以下に図７から図１０を用い
て、実施の形態３における半導体集積回路のテストパタ
ーン生成装置及びテストパターン生成方法を説明する。

【００３１】図７において、１０は、組み合わせパター
ン生成部であり、上記実施の形態１の図１Ｓ１００の処
理において作成したテストパターンを複数組み合わせて
組み合わせパターンを生成する。図８のＳ３００の初期
パターン生成処理は、組み合わせパターン生成部１０に
より実行される。１１は、組み合わせパターン取得部で
あり、組み合わせパターン生成部１０により生成された
組み合わせパターンより、出力期待値が論理０及び論理
１のいずれかであるテストパターンにより構成される組
み合わせパターンを取得する。図９に示すテストパター
ンは、出力期待値が論理０及び論理１のいずれかにより
構成されているが、出力期待値は論理０と論理１の他に
不定値を示す“Ｘ”を含む場合もある。図８のＳ３０１
の検索処理は、組み合わせパターン取得部１１により実
行される。１２は、変化数カウント部であり、組み合わ
せパターン取得部１１により取得された組み合わせパタ
ーンを構成するテストパターンの出力期待値を、上記実
施の形態２の図４の変化数カウント部４と同様にカウン
トする。図８のＳ３０２の出力同時変化数のカウント処
理は、変化数カウント部１２により実行される。１３
は、組み合わせパターン決定部であり、変化数カウント
部１２によりカウントされた出力期待値の変化数が所定
の許容可能な出力変化数を満足するテストパターンによ
り構成される組み合わせパターンを取得する。この時、
テストパターンの実行順序を変更することにより出力期
待値の変化数が所定の許容可能な出力変化数を満足する
ようにしてもかまわない。さらに、出力期待値の変化数
が所定の許容可能な出力変化数を満足しないテストパタ
ーンを組み合わせパターンより削除してもかまわない。
なお、実施の形態３では、組み合わせパターン決定部１
３は、組み合わせパターンを構成するテストパターンの
数が少ない組み合わせパターンを優先して、組み合わせ
パターンを取得する。図８のＳ３０３の順番の変更処理
及びＳ３０４の処理終了判定は、組み合わせパターン決
定部１３により実行される。

【００３２】図８のフローチャートに従い、半導体集積
回路のテストパターン生成方法を説明する。図８のＳ３
００の処理は、組み合わせパターン生成工程である。Ｓ
３００の処理は、上記実施の形態１の図１のＳ１００と
ほぼ同様の処理である。Ｓ３００では、生成したテスト
パターンを複数組み合わせて組み合わせパターンを生成
する。次に、Ｓ３０１の組み合わせパターン取得工程に
より、全ての出力信号が論理０と論理１になるテストパ
ターンの組み合わせを、Ｓ３００で作成した組み合わせ
パターンより取得する。そして、Ｓ３０１で取得した組
み合せパターンの中から、組み合わせパターンを構成す
るテストパターン数の少ないものを優先的に後述のＳ３
０２からＳ３０４の処理を行なう。Ｓ３０２からＳ３０
４の処理は、Ｓ３０１で取得した全ての組み合わせパタ
ーンについて行う（Ｓ３０５）。まず、Ｓ３０２の変化
数カウント工程により、テストパターンの出力信号の同
時変化数をカウントし、Ｓ３０３の組み合わせパターン
決定工程により、Ｓ３０２でカウントされた出力同時変
化数が所定の許容値を満足するように、テストパターン
の実行順序を変更、或いは、テストパターンの削除を行
う。組み合わせパターンを構成する全てのテストパター
ンが、所定の許容値を満足する出力同時変化数であれ
ば、実行順序の変更やテストパターンの削除は行わな
い。Ｓ３０３の処理で同時変化数が許容値を満足しない
場合（Ｓ３０４）、Ｓ３０２の処理から繰り返して、許
容値を満足する組み合わせパターンを探す処理を行な
う。

【００３３】上記図８のアルゴリズムを図９と図１０を
使って説明する。図９は、Ｓ３００においてＡＴＰＧで
得られた初期のテストパターンである。出力の同時変化
数は１５であり、出力の同時変化数の許容値１１を越え
ているとする。図９に示すテストパターンは、全ての出
力信号が、論理０と論理１に変化している。そして、組
み合わせパターンを構成するテストパターンの数が最小
であるとする。そこで、図８のＳ３０２からＳ３０４の
処理をこのパターンに対して適用すると、図１０に示し
たテストパターンを最終的に得ることができる。図１０
に示したテストパターン数は、３であり、出力の同時変
化数は最大で９であり、許容値１１以内を満足してい
る。

【００３４】図８のアルゴリズムにより、周期数の短
い、つまり、テストパターン数の少ないテストパターン
で出力同時変化数を抑えた半導体集積回路の出力バッフ
ァの特性試験用のテストパターンを生成することができ
る。これにより、初期のテストパターンを用いた試験よ
りも短い時間で、かつ、より安定した試験を行なうこと
ができる。

【００３５】実施の形態４． 実施の形態４では、バウンダリスキャン回路を適用した
半導体集積回路のテストパターン生成装置及びテストパ
ターン生成方法について説明する。

【００３６】まず、初期のテストパターンを生成する。
次に、生成されたテストパターンの入力値を検索し、半
導体集積回路の全ての入力信号が論理０および論理１に
なるテストパターンを抽出する。その際に、テストパタ
ーンの数が最小になるテストパターンを抽出する。バウ
ンダリスキャン回路は、入力信号に設定された値をバウ
ンダリスキャンレジスタでラッチし、その値がバウンダ
リスキャン回路のシリアル出力でスキャン出力されるの
で、前述の方法で抽出したテストパターンで半導体集積
回路の入力バッファの閾値電圧測定することができる。

【００３７】このように、バウンダリスキャン回路を用
いれば、入力信号に設定したデータは、バウンダリスキ
ャンレジスタにラッチされ、そのデータは、バウンダリ
スキャン回路のシリアル出力に現れるため、半導体集積
回路の入力バッファの特性を測定することは可能であ
る。

【００３８】図１１は、実施の形態４の半導体集積回路
のテストパターン生成装置の構成を示す図である。図１
２は、実施の形態４の半導体集積回路のテストパターン
生成方法を説明するためのフローチャートである。図１
３と図１４は、図１２に示した手順により生成されるテ
ストパターンの具体例を示す図である。以下に図につい
て説明を行う。

【００３９】図１１において、組み合わせパターン生成
部１０と組み合わせパターン取得部１１は、上記実施の
形態３の図７の組み合わせパターン生成部１０と組み合
わせパターン取得部１１と同じ動作を行う。１４は、組
み合わせパターン絞込部であり、組み合わせパターン取
得部１１により取得された組み合わせパターンを構成す
るテストパターンの入力データが、論理０及び論理１の
いずれかであるテストパターンにより構成されている組
み合わせパターンを取得する。図１２のＳ４０２の検索
処理は、組み合わせパターン絞込部１４により実行され
る。変化数カウント部１２は、上記実施の形態３の変化
数カウント部１２と同じ動作をするが、組み合わせパタ
ーン絞込部１４により取得された組み合わせパターンを
構成するテストパターンの出力同時変化数をカウントす
る。組み合わせパターン決定部１３は、上記実施の形態
３の組み合わせパターン決定部１３と同じ動作を行う。

【００４０】図１２のフローチャートに従い、半導体集
積回路のテストパターン生成方法を説明する。図１２の
Ｓ４００とＳ４０１とＳ４０６の処理は、上記実施の形
態３の図８のＳ３００とＳ３０１とＳ３０５の処理と同
じ処理を行う。また、Ｓ４０２とＳ４０７の処理は、組
み合わせパターン絞込工程であり、Ｓ４０２の処理で取
得された組み合わせパターンを対象に、組み合わせパタ
ーンを構成するテストパターンの入力データが、論理０
及び論理１のいずれかであるテストパターンにより構成
されている組み合わせパターンを取得する。Ｓ４０２の
処理は、Ｓ４０１で取得された全ての組み合わせパター
ンに対して行う（Ｓ４０７）。Ｓ４０３の処理は、Ｓ４
０２で取得された組み合わせパターンを対象に行う。Ｓ
４０４の処理とＳ４０５の処理は、上記実施の形態３の
図８のＳ３０３とＳ３０４の処理と同じ処理である。こ
のように、全ての出力信号が論理０および論理１になる
組み合せを検索した後のテストパターンに対して、更
に、Ｓ４０２で全ての入力データ（入力データは、入力
信号と称することもある）が論理０および論理１になる
組み合せを検索する。このＳ４０２の処理を上記実施の
形態３の図８に追加することにより、テストパターン数
が少なく、出力信号の同時変化数を抑えた半導体集積回
路の入力バッファ特性試験用のテストパターンを作成す
ることができる。

【００４１】図１３は、図１２のＳ４００でＡＴＰＧを
用いて生成した初期のテストパターンであり、出力の同
時変化数は、１５と出力同時変化数の許容値１１を越え
ている。このため、入力バッファの特性試験用のテスト
パターンとしては、このままでは使用することができな
い。図１２に示した処理をこの図１３に示すテストパタ
ーンに対して適用した結果を図１４に示す。図１４で
は、出力の同時変化数は最大で９となり、許容値１１を
満足している。さらに、テストパターン数も３であり、
少ないテストパターン数である。このように、図１１に
示す構成をした半導体集積回路のテストパターン生成装
置及び図１２示す手順を備える半導体集積回路のテスト
パターン生成方法とにより、半導体集積回路の入力バッ
ファ特性試験用のテストパターンを得ることがき、初期
のテストパターンを用いた試験よりもテストパターン数
を少なく、かつ、より安定した試験を行なうことができ
る。

【００４２】実施の形態５． 実施の形態５では、テストパターン中に同一の制御を行
うことにより、テストの実行順序を変更しても半導体集
積回路の動作に影響しない部分を指定する。例えば、演
算回路とメモリ間のデータバス上のデータ転送が、それ
に当たる。上記指定した部分のテストパターンについて
実行順序を変更することにより、出力信号の同時変化数
が予め規定した許容可能な同時変化数以内に収まるよう
にテストパターンを生成する半導体集積回路のテストパ
ターン生成装置と半導体集積回路のテストパターン生成
方法とを説明する。

【００４３】図１５は、実施の形態５における半導体集
積回路のテストパターン生成装置の構成を示す図であ
る。図１６は、実施の形態５における半導体集積回路の
テストパターン生成方法を説明するためのフローチャー
トである。以下、図について説明を行う。

【００４４】図１５において、３０は、テストパターン
生成部であり、上記実施の形態２の図４の第１のテスト
パターン生成部１と同じ動作を行う。図１６のＳ５０３
のテストパターン生成処理は、テストパターン生成部３
０により実行される。３１は、グループ指定部であり、
テストパターン生成部３０により生成されたテストパタ
ーンのうち、同一の制御によりテストパターンを半導体
集積回路に印加させるテストパターンのグループを指定
する。図１６のＳ５００の繰り返しテストパターンを印
可する部分を指定する処理は、グループ指定部３１によ
り実行される。３２は、変化数カウント部であり、グル
ープ指定部３１により指定されたグループを対象に、上
記実施の形態２の図４の変化数カウント部４と同様に出
力同時変化数をカウントする。図１６のＳ５０１のカウ
ント処理は、変化数カウント部３２により実行される。
３３は、実行順序決定部であり、変化数カウント部３２
によりカウントされた出力同時変化数が所定の許容可能
な出力変化数を満足するようにテストパターンの実行順
序を変更したり、所定の許容可能な出力変化数を越える
テストパターンを削除して、テストパターンの実行順序
を決定する。図１６のＳ５０２の処理は、実行順序決定
部３３により実行される。

【００４５】次に、図１６のフローチャートに従い、半
導体集積回路のテストパターン生成方法について説明を
行う。まず、テストパターン生成工程において、上記実
施の形態１の図１のＳ１００と同じようにＡＴＰＧを用
いてテストパターンを生成する（Ｓ５０３）。次に、グ
ループ指定工程において、Ｓ５０３で生成したテストパ
ターンの中で、同一の制御により半導体集積回路にテス
トパターンを繰り返し印加する部分を指定（Ｓ５００）
する。テストパターンを繰り返し印加する部分は、例え
ば、連続したメモリ領域のデータを繰り返し読み出した
り、書き出したりする処理などに相当する。そして、変
化数カウント工程において、Ｓ５００で指定した部分の
テストパターンについて出力信号の同時変化数をカウン
ト（Ｓ５０１）する。最後に、実行順序決定工程におい
て、Ｓ５０１でカウントした出力同時変化数が許容値を
越えているテストパターンの順番を変更または削除し
て、出力同時変化数を抑えたテストパターンを生成する
（Ｓ５０２）。このように、図１６のアルゴリズムを用
いることにより、初期のテストパターンを用いた試験よ
りも、より安定した試験を行なうことができる。

【００４６】以上、実施の形態５によれば、例えば、連
続したメモリ領域のデータを繰り返し読み出したり、書
き出したりする処理の試験を半導体集積回路に対して行
う場合、同一の制御によりテストパターンを繰り返し半
導体集積回路に印可する部分を指定することができるの
で、テストパターンの生成を容易に行えるとともに、半
導体集積回路の特定の動作に対する試験を確実に行うこ
とができる。

【００４７】実施の形態６． 実施の形態６では、テストパターン中に同一の制御を行
うことにより、テストパターンの実行順序を変更しても
半導体集積回路の動作に影響しない部分を指定する。例
えば、演算回路とメモリ間のデータバス上のデータ転送
が、それに当たる。さらに、半導体集積回路の全ての出
力信号が論理０および論理１に変化するテストパターン
を抽出する。その際、テストパターン数が最小になるよ
うにする。これにより、出力バッファ特性試験用のテス
トパターンを生成することができる半導体集積回路のテ
ストパターン生成装置と半導体集積回路のテストパター
ン生成方法とを説明する。

【００４８】図１７は、実施の形態６における半導体集
積回路のテストパターン生成装置の構成を示す図であ
る。図１８は、実施の形態６における半導体集積回路の
テストパターン生成方法を説明するフローチャートであ
る。以下、図について説明を行う。

【００４９】図１７において、テストパターン生成部３
０とグループ指定部３１は、上記実施の形態５の図１５
のテストパターン生成部３０とグループ指定部３１と同
じ動作を行う。但し、テストパターン生成部３０は、組
み合わせパターン生成部３０ａを備えており、組み合わ
せパターン生成部３０ａは、テストパターン生成部３０
が生成したテストパターンを複数組み合わせて組み合わ
せテストパターンを生成する。図１８のＳ６０５のテス
トパターン生成処理は、テストパターン生成部３０と組
み合わせパターン生成部３０ａとにより実行される。図
１８のＳ６００の繰り返しテストパターンを印可する部
分を指定する処理は、グループ指定部３１により実行さ
れる。３４は、組み合わせパターン取得部であり、上記
実施の形態３の図７の組み合わせパターン取得部１１と
同じ動作を行う。図１８のＳ６０１の検索処理は、組み
合わせパターン取得部３４により実行される。３５は、
変化数カウント部であり、組み合わせパターン取得部３
４により取得された組み合わせパターンを構成するテス
トパターンの出力同時変化数を、上記実施の形態３の図
７の変化数カウント部１２と同じ動作によりカウントす
る。図１８のＳ６０２のカウント処理は、変化数カウン
ト部３５により実行される。３３は、実行順序決定部で
あり、変化数カウント部３５によりカウントされた出力
同時変化数が、所定の許容可能な出力変化数を越えない
ようにテストパターンの実行順序を変更する。図１８の
Ｓ６０３とＳ６０４の処理は、実行順序決定部３３によ
り実行される。

【００５０】図１８のフローチャートに従い、半導体集
積回路のテストパターン生成方法を説明する。まず、Ｓ
６０５のテストパターン生成工程により、テストパター
ンを生成し、さらに、組み合わせパターン生成工程によ
り、上記生成したテストパターンを複数組み合わせて組
み合わせテストパターンを生成する。次に、Ｓ６００の
グループ指定工程により、テストパターンの中で同一の
制御によりテストパターンを繰り返し印加する部分を指
定する。このような部分は、例えば、連続したメモリ領
域のデータを繰り返し読み出したり、書き出したりする
処理などに相当する。そして、Ｓ６０１の組み合わせパ
ターン取得工程により、Ｓ６００で指定された繰り返し
印可する部分を対象に、全ての出力信号が論理０および
論理１になるテストパターンの組み合せを検索する。検
索した組み合せのテストパターンの中から、テストパタ
ーン数の少ないものから優先的に後述のＳ６０２からＳ
６０４の処理を行なう。Ｓ６０２の変化数カウント工程
では、テストパターンの出力信号の同時変化数をカウン
トし、Ｓ６０３の実行順序決定工程により、出力同時変
化数の許容値以上のテストパターンの順番を変更する。
この変更で出力同時変化数が許容値を満足しない場合
（Ｓ６０４）、別のテストパターンの組み合せで出力同
時変化数のカウント処理を行い、許容値を満足するテス
トパターンを探すように、上記Ｓ６０２からＳ６０４の
処理を繰り返し行なう。

【００５１】上記図１８のアルゴリズムにより、周期数
の短いテストパターン、つまり、テストパターン数の少
ないテストパターンで出力同時変化数を抑えた半導体集
積回路の出力バッファの特性試験用のテストパターンを
生成することができ、初期のテストパターンを用いた試
験よりも、短い時間でより安定した試験を行なうことが
できる。

【００５２】以上、実施の形態６によれば、例えば、連
続したメモリ領域のデータを繰り返し読み出したり、書
き出したりする処理の試験を半導体集積回路に対して行
う場合、同一の制御によりテストパターンを繰り返し半
導体集積回路に印可する部分を指定することができると
ともに、テストパターン数の少ないテストパターンによ
り出力同時変化数を抑えた半導体集積回路の出力バッフ
ァの特性試験用のテストパターンを生成することができ
る。このため、短い時間で半導体集積回路の出力バッフ
ァの特性試験を行うことができる。

【００５３】

【発明の効果】以上のように、この発明の半導体集積回
路テストパターン生成装置と半導体集積回路のテストパ
ターン生成方法では、半導体集積回路の出力信号の同時
変化数を抑えたテストパターンを生成することができる
ようになり、半導体集積回路の試験時にグランドバウン
スの電気的な要因による半導体集積回路の誤動作が起こ
らないテストパターンを生成することができる効果があ
る。また、半導体集積回路の試験を行う時、半導体集積
回路に従来からあるテスト容易化回路であるスキャン回
路やバウンダリスキャン回路の他に特別なテスト回路を
追加する必要がないため、テスト回路のオーバーヘッド
が生じない効果がある。また、半導体集積回路の故障検
出用のテストパターン生成において、出力信号の同時変
化数を抑えるとともに、規定の故障検出率を満足するテ
ストパターンを生成することができる効果がある。

【図面の簡単な説明】

【図１】 実施の形態１に係わるスキャン回路またはバ
ウンダリスキャン回路を実装した半導体集積回路の出力
同時変化数を抑制したテストパターン生成の一つの例を
示すフローチャート図。

【図２】 実施の形態１に係わるスキャン回路またはバ
ウンダリスキャン回路を実装した半導体集積回路の出力
同時変化数を抑制したテストパターン生成の一つの例を
説明するための図。

【図３】 実施の形態１に係わるスキャン回路またはバ
ウンダリスキャン回路を実装した半導体集積回路の出力
同時変化数を抑制したテストパターン生成の一つの例を
説明するための図。

【図４】 実施の形態２に係わるスキャン回路またはバ
ウンダリスキャン回路を実装した半導体集積回路のテス
トパターン生成装置の構成図。

【図５】 実施の形態２に係わるスキャン回路またはバ
ウンダリスキャン回路を実装した半導体集積回路の同時
変化数を抑制し、かつ、故障検出率を考慮したテストパ
ターン生成の一つの例を説明するためのフローチャート
図。

【図６】 実施の形態２に係わるスキャン回路またはバ
ウンダリスキャン回路を実装した半導体集積回路の同時
変化数を抑制し、かつ、故障検出率を考慮したテストパ
ターン生成の一つの例を説明するための故障の分類を示
す図。

【図７】 実施の形態３に係わるスキャン回路およびバ
ウンダリスキャン回路を実装した半導体集積回路のテス
トパターン生成装置の構成図。

【図８】 実施の形態３に係わるスキャン回路およびバ
ウンダリスキャン回路を実装した半導体集積回路の同時
変化数を抑制した半導体集積回路の出力バッファ特性試
験用のテストパターン生成の一つの例を説明するための
フローチャート図。

【図９】 実施の形態３に係わるスキャン回路およびバ
ウンダリスキャン回路を実装した半導体集積回路の同時
変化数を抑制した半導体集積回路の出力バッファ特性試
験用のテストパターン生成の一つの例を説明する図。

【図１０】 実施の形態３に係わるスキャン回路および
バウンダリスキャン回路を実装した半導体集積回路の同
時変化数を抑制した半導体集積回路の出力バッファ特性
試験用のテストパターン生成の一つの例を説明する図。

【図１１】 実施の形態４に係わるスキャン回路および
バウンダリスキャン回路を実装した半導体集積回路のテ
ストパターン生成装置の構成図。

【図１２】 実施の形態４に係わるバウンダリスキャン
回路を実装した半導体集積回路の同時変化数を抑制した
半導体集積回路の入力バッファ特性試験用のテストパタ
ーン生成の一つの例を説明するためのフローチャート
図。

【図１３】 実施の形態４に係わるバウンダリスキャン
回路を実装した半導体集積回路の同時変化数を抑制した
半導体集積回路の入力バッファ特性試験用のテストパタ
ーン生成の一つの例を説明する図。

【図１４】 実施の形態４に係わるバウンダリスキャン
回路を実装した半導体集積回路の同時変化数を抑制した
半導体集積回路の入力バッファ特性試験用のテストパタ
ーン生成の一つの例を説明する図。

【図１５】 実施の形態５に係わる半導体集積回路の同
時変化数を抑制した半導体集積回路のテストパターン生
成装置の構成図。

【図１６】 実施の形態５に係わる半導体集積回路の同
時変化数を抑制した半導体集積回路のテストパターン生
成の一つの例を説明するためのフローチャート図。

【図１７】 実施の形態６に係わる半導体集積回路の同
時変化数を抑制した半導体集積回路のテストパターン生
成装置の構成図。

【図１８】 実施の形態６に係わる半導体集積回路の同
時変化数を抑制した半導体集積回路の出力バッファ特性
試験用のテストパターン生成の一つの例を説明するため
のフローチャート図。

【図１９】 半導体集積回路の同時変化数を考慮したテ
ストパターン生成の従来の技術を説明するためのフロー
チャート図。

【符号の説明】

１ 第１のテストパターン生成部、２ 故障検出部、３
故障情報記憶部、４変化数カウント部、５ 故障情報
更新部、６ 第２のテストパターン生成部、７ 第３の
テストパターン生成部、１０ 組み合わせパターン生成
部、１１ 組み合わせパターン取得部、１２ 変化数カ
ウント部、１３ 組み合わせパターン決定部、１４ 組
み合わせパターン絞込部、２０ 総故障、２１ 未検出
故障、２２ 検出故障、２３ 削除したパターンで検出
される故障、３０ テストパターン生成部、３０ａ 組
み合わせパターン生成部、３１ グループ指定部、３２
変化数カウント部、３３ 実行順序決定部、３４ 組み
合わせパターン取得部、３５ 変化数カウント部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 君島 達也 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (72)発明者 千葉 一雄 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (56)参考文献 特開 平２−90077（ＪＰ，Ａ) 特開 平５−183398（ＪＰ，Ａ) 特開 平４−38482（ＪＰ，Ａ) 特開 平４−142475（ＪＰ，Ａ) 特開 平８−114656（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 31/28 G06F 17/50

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 テストパターンの実行順序が変更可能で
   あるテスト容易化回路を備えた半導体集積回路のテスト
   を行うテストパターンを生成する半導体集積回路のテス
   トパターン生成装置において、以下の要素を備えること
   を特徴とする半導体集積回路のテストパターン生成装置 （ａ）上記半導体集積回路を試験するためのテストパタ
   ーンとして少なくともテスト順と入力データと入力デー
   タに対する半導体集積回路の出力期待値とを生成する第
   １のテストパターン生成部、 （ｂ）故障シュミレーションを実行して上記半導体集積
   回路に発生し得る故障を検出するとともに、上記第１の
   テストパターン生成部により生成されたテストパターン
   を実行することにより、上記検出した故障が検出可能で
   あるかを判断して、上記検出された故障と上記判断した
   結果とを故障情報として記憶する故障検出部、 （ｃ）上記第１のテストパターン生成部により生成され
   た出力期待値について、上記テスト順に従い先に行うテ
   ストパターンの出力期待値と次に行うテストパターンの
   出力期待値とを比較し、出力期待値の変化数をカウント
   する変化数カウント部、 （ｄ）上記変化数カウント部によりカウントされた出力
   期待値の変化数が所定の許容可能な出力変化数を越えて
   いるテストパターンでのみ検出可能な故障を求め、上記
   求めた故障が検出不可能な故障となるように上記故障検
   出部に記憶されている故障情報を更新する故障情報更新
   部、 （ｅ）上記故障情報更新部により更新された故障情報よ
   り故障検出率を求め、上記故障検出率が規定した故障検
   出率を満足するように、上記故障情報のうち故障検出不
   可能である故障についてテストパターンを生成する第２
   のテストパターン生成部、 （ｆ）上記第２のテストパターン生成部により生成され
   たテストパターンと、上記第１のテストパターン生成部
   により生成されたテストパターンの内出力期待値の変化
   数が所定の許容可能な出力変化数を満たすテストパター
   ンとを合わせたテストパターンの出力期待値について、
   先に実行するテストパターンの出力期待値と次に実行す
   るテストパターンの出力期待値とを比較して出力期待値
   の変化数をカウントし、上記カウントされた出力期待値
   の変化数が所定の許容可能な出力変化数を越えないよう
   に上記合わせたテストパターンの実行順序を変更する第
   ３のテストパターン生成部。
2. 【請求項２】 上記半導体集積回路は、上記テストパタ
   ーンの実行順序が変更可能であるテスト容易化回路とし
   て、少なくともスキャン回路及びバウンダリスキャン回
   路のいずれかを備えることを特徴とする請求項１記載の
   半導体集積回路のテストパターン生成装置。
3. 【請求項３】 テストパターンの実行順序が変更可能で
   あるテスト容易化回路を備えた半導体集積回路のテスト
   を行うテストパターンを生成する半導体集積回路のテス
   トパターン生成方法において、以下の工程を備えること
   を特徴とする半導体集積回路のテストパターン生成方法 （ａ）上記半導体集積回路を試験するためのテストパタ
   ーンとして少なくともテスト順と入力データと入力デー
   タに対する半導体集積回路の出力期待値とを生成する第
   １のテストパターン生成工程、 （ｂ）故障シュミレーションを実行して上記半導体集積
   回路に発生し得る故障を検出するとともに、上記第１の
   テストパターン生成工程により生成されたテストパター
   ンを実行することにより、上記検出した故障が検出可能
   であるかを判断して、上記検出された故障と、上記判断
   した結果とを故障情報として記憶する故障検出工程、 （ｃ）上記第１のテストパターン生成工程により生成さ
   れた出力期待値について、上記テスト順に従い先に行う
   テストパターンの出力期待値と次に行うテストパターン
   の出力期待値とを比較し、出力期待値の変化数をカウン
   トする変化数カウント工程、 （ｄ）上記変化数カウント工程によりカウントされた出
   力期待値の変化数が所定の許容可能な出力変化数を越え
   ているテストパターンでのみ検出可能な故障を求め、上
   記求めた故障が検出不可能な故障となるように上記故障
   検出工程により記憶された故障情報を更新する故障情報
   更新工程、 （ｅ）上記故障情報更新工程により更新された故障情報
   より故障検出率を求め、上記故障検出率が規定した故障
   検出率を満足するように、上記故障情報のうち故障検出
   不可能である故障についてテストパターンを生成する第
   ２のテストパターン生成工程、 （ｆ）上記第２のテストパターン生成工程により生成さ
   れたテストパターンと上記第１のテストパターン生成工
   程により生成されたテストパターンのうち出力期待値の
   変化数が所定の許容可能な出力変化数を満たすテストパ
   ターンとを合わせたテストパターンの出力期待値につい
   て、先に実行するテストパターンの出力期待値と次に実
   行するテストパターンの出力期待値とを比較して出力期
   待値の変化数をカウントし、上記カウントとされた出力
   期待値の変化数が所定の許容可能な出力変化数を越えな
   いように上記合わせたテストパターンの実行順序を変更
   する第３のテストパターン生成工程。