JP2001127163A - 半導体集積回路の故障検査方法及びレイアウト方法 - Google Patents

半導体集積回路の故障検査方法及びレイアウト方法

Info

Publication number
JP2001127163A
JP2001127163A JP30787299A JP30787299A JP2001127163A JP 2001127163 A JP2001127163 A JP 2001127163A JP 30787299 A JP30787299 A JP 30787299A JP 30787299 A JP30787299 A JP 30787299A JP 2001127163 A JP2001127163 A JP 2001127163A
Authority
JP
Japan
Prior art keywords
failure
integrated circuit
semiconductor integrated
fault
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP30787299A
Other languages
English (en)
Other versions
JP3734392B2 (ja
Inventor
Takateru Yoshida
貴輝 吉田
Tamasuke Shimoda
玲祐 下田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP30787299A priority Critical patent/JP3734392B2/ja
Priority to KR1020000063599A priority patent/KR100740178B1/ko
Priority to US09/697,305 priority patent/US7065690B1/en
Publication of JP2001127163A publication Critical patent/JP2001127163A/ja
Application granted granted Critical
Publication of JP3734392B2 publication Critical patent/JP3734392B2/ja
Priority to US11/340,520 priority patent/US7441168B2/en
Priority to US11/409,033 priority patent/US7594206B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G01R31/318342—Generation of test inputs, e.g. test vectors, patterns or sequences by preliminary fault modelling, e.g. analysis, simulation
    • G01R31/31835—Analysis of test coverage or failure detectability
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2836—Fault-finding or characterising
    • G01R31/2846—Fault-finding or characterising using hard- or software simulation or using knowledge-based systems, e.g. expert systems, artificial intelligence or interactive algorithms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/18—Manufacturability analysis or optimisation for manufacturability
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Health & Medical Sciences (AREA)
  • Geometry (AREA)
  • Artificial Intelligence (AREA)
  • Medical Informatics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 半導体集積回路のチップ内におけるマスクパ
ターンの物理的な情報、セルや機能ブロックの実績を考
慮し、実際の故障に基づく高精度かつ高効率の故障検査
やレイアウトを行なう事を可能として、初期不良などの
故障の低減に寄与できるようにする。 【解決手段】 チップ内におけるマスクパターンの物理
的な情報、また、セルや機能ブロックの実績を考慮し
て、故障の起こりやすさの順番づけ１３０３及び故障の
重みづけを行ない、実際の故障に基づく高精度かつ高効
率の故障検査１３０６やレイアウトを行なう。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の故
障検査方法及びレイアウト方法に関し、特に集積回路を
効率的かつ高精度で故障検査およびレイアウトすること
が可能な、半導体集積回路の故障検査方法及びレイアウ
ト方法に関する。
【０００２】
【従来の技術】図４８に半導体集積回路のマスクパター
ンについての従来のレイアウト処理について示す。すな
わち、論理検証の完了した回路ネットリスト１０１に基
づき、レイアウト装置１０２により、集積回路のマスク
パターンの物理的な配置、配線を行ったマスクレイアウ
ト図１０４が自動的に生成される。回路図においては実
際の物理情報は無いため、レイアウト処理において初め
てマスクパターンの物理的な位置関係が与えられる。レ
イアウトにおけるマスクパターンの物理的な位置関係
は、現状においては集積回路の論理動作のタイミング情
報１０３に基づいて考慮される場合がほとんどである。
【０００３】集積回路の製造プロセスにおいて、例えば
マスクに微細な異物が付着すると、その付着部分でパタ
ーンブリッジ等の不良が生じ得る。このような不良は、
一般に集積回路の検査工程で所定のテストパターンを用
いて入出力信号を調べることにより検出される。このよ
うなテストパターンを回路図等の情報に基づいて自動的
に生成する自動テストパターン生成装置（ＡＴＰＧ）も
良く知られている。
【０００４】しかし、高度の集積回路にあっては、コス
トに見合う検査時間の制限から、実行するテストパター
ンの数も限られる。そこで、如何に短時間で効率的に集
積回路の不良（以下、「故障」という）を検出するかが
重要である。そこで、あるテストパターンで集積回路の
故障をどの程度の確率で検出できるか、すなわち故障検
出率の評価を行なうことが必要になる。このような故障
検出率の評価をも、本発明では「故障検査」ということ
にする。なお本発明において、「故障検査」は、故障を
検査するという本来の意味で用いることもある。
【０００５】図４９に従来の故障検査の流れ図を示す。
回路ネットリスト２０１もしくは、故障リスト２０３と
テストパターン２０４とを用いて故障検出率を出力す
る。故障検査手段（ＡＴＰＧ）２０２では、具体的に
は、集積回路にあらかじめ人為的に故障状態を作ってお
き、これを検査機（又は故障検出器）にかけてその故障
が正常に検出されるか否かを調べる（故障シミュレーシ
ョン）。
【０００６】故障リストは、読み込むだけでなく、検出
結果として出力する場合もある。故障検査手段（ＡＴＰ
Ｇ）２０２においては、回路ネットリストもしくは故障
リスト２０３を用いてテストパターン２０４を自動的に
生成し、併せて故障検出率２０５を出力する場合もあ
る。近年、集積回路の大規模化にともない、高い故障検
出率を確保するために、膨大なテストパターンと、その
テストパターンを故障シミュレーションする処理時間と
が必要になってきている。ＡＴＰＧによる処理時間およ
びＡＴＰＧによって自動生成されるテストパターンも同
様に膨大になってきている。一方では、集積回路の信頼
性を上げるために、求められる故障検出率は益々高くな
ってきている。
【０００７】一方、従来から、市場不良率と故障検出率
は一般に下記の式（１）で表されている。この式におい
て、Ｕは市場不良率、Ｋは故障検出率、Ｙは歩留りを表
わす。
【０００８】
【数１】 ここでの故障検出率は、単一縮退故障、つまり、０縮退
故障と１縮退故障とをモデルとして扱われている。０縮
退故障は、対象とする信号線が常に０に固定するような
故障、例えば対象の信号線がＶＳＳ（グランド）電源の
マスクとブリッジしているような場合が想定される。信
号線と電源のマスクとのブリッジ以外の故障であって
も、同様のモデルで表現できる場合がかなりあり、従来
は、大まかに式（１）で表現可能となっている。
【０００９】
【発明が解決しようとする課題】チップ上の物理的な領
域において、故障の発生原因となる現象、例えばマスク
への異物の付着が生じたとき、これが故障に結び付くの
は、マスクパターンが存在する部分に異物が付着したと
きである。チップ上にはマスクパターンが存在しない部
分があり、この部分に異物が付着しても故障にはつなが
らない。
【００１０】通常、マスクパターンはチップ上に均一に
存在しないで、マスクパターンが密である部分と疎であ
る部分とがチップ上に生じている。したがって、故障の
発生原因となる現象がチップ上でほほ均一に発生すると
しても、実際の故障が発生する確率はチップ上では均一
ではなく、マスクパターンが密である部分は疎である部
分に比べて故障発生率が高くなる。
【００１１】図５０に示すように矩形のチップ上にマス
クパターンが存在する部分と存在しない部分が分布して
いる場合を仮定する。図５０中、網かけされた「マスク
有り部分」がマスクパターンの存在する部分であり、白
地の「マスク無し部分」がマスクパターンの存在しない
部分である。矩形のチップ全体を上下左右に分割して４
つのブロックＡ、Ｂ、Ｃ、Ｄとすると、各ブロックにお
けるマスクパターンの密度、すなわち、全面積にマスク
パターンが占める割合が異なっている。図５０の場合、
マスクパターンの密度はブロックＢが最も高く、Ｄ、
Ａ、Ｃの順に低くなっている。図中において、×印は故
障発生原因箇所を示すが、マスクパターン密度の低い部
分は、故障の発生原因となる現象が起こっても故障発生
率が低い。これに対して、マスクパターン密度の高い部
分は、同じ故障の発生原因となる現象による故障発生率
が高くなる。例えば、図５０の場合、ブロックＢはブロ
ックＡよりマスクパターン密度が高いので、故障の発生
原因となる現象による故障発生率はブロックＢのほうが
ブロックＡより高くなる。
【００１２】一方、集積回路において、例えば通常の信
号線のマスクが電源線のマスクと近接していると、電源
からのノイズ等の影響を受けて誤動作する可能性も高く
なる。また、信号線が近接している場合も、信号強度の
弱い信号が強度の強い信号に影響されて誤動作する可能
性が高くなる。このように実際の故障の起こる確率は、
マスクの状態、つまりマスクの配置、配線のレイアウト
の状態、及びマスクの種類によって変わってくる。
【００１３】さらに、新規のプロセスや新規に開発した
セルや信頼性試験の保証されていないセルや機能ブロッ
クを用いる場合は、故障の可能性が高くなる。従来の故
障検査は、図４８や図４９に示すように回路のネットリ
ストとテストパターンのみを用いて処理しており、回路
のレイアウトの状態、及びセルや機能ブロックの実績を
考慮していない。つまり、故障検査の対象となるそれぞ
れの故障について実際の故障が起こる確率を均一に仮定
して故障シミュレーション処理するため、従来の故障検
出率は、実際の故障発生率の指標としての精度を保証で
きないおそれがある。また、実際に生じやすい故障を先
に故障検査やＡＴＰＧによる処理の対象とするという効
果的な処理を行なうことができない。
【００１４】また、近年、集積回路の大規模化、微細化
に伴って、従来のような単一縮退故障モデルでは表せな
い故障が出て来ることが予想される。つまり、市場不良
率と故障検出率の関係は上述の式（１）では表現出来な
くなってくる可能性が高い。そこで、実際の故障の発生
を考慮した新たな故障検出率の尺度が必要になってく
る。
【００１５】さらに、従来のレイアウト方法は、故障の
起こりやすさを考慮したものではなく、故障を起こさな
いためのマスクレイアウト対策は行なわれていない。そ
こで本発明は、半導体集積回路のチップ内におけるマス
クパターンの物理的な情報、また、セルや機能ブロック
の実績を考慮し、実際の故障に基づく高精度かつ高効率
の故障検査やレイアウトを行なう事を可能として、初期
不良などの故障の低減に寄与できるようにすることを目
的とする。
【００１６】
【課題を解決するための手段】本発明の故障検査方法
は、半導体集積回路における故障の発生しやすい箇所に
関する情報もしくは故障を低減するためのに対策すべき
情報である故障リストを用いて前記半導体集積回路の故
障検査を行なうものである。また本発明の故障検査方法
及びレイアウト方法は、チップ内におけるマスクパター
ンの物理的な情報や、セルや機能ブロックの実績を考慮
して、故障の起こりやすさの順番づけ及び故障の重みづ
けを行なうものである。
【００１７】したがって本発明によると、実際の故障に
基づく高精度かつ高効率の故障検査やレイアウトを行な
う事が可能となり、半導体集積回路における初期不良な
どの故障の低減に寄与することができる。
【００１８】
【発明の実施の形態】本発明は、半導体集積回路におけ
る故障の発生しやすい箇所に関する情報もしくは故障を
低減するためのに対策すべき情報である故障リストを用
いて、前記半導体集積回路の故障検査を行なうか、又は
前記半導体集積回路のためのマスクの配置、配線を行な
うものである。
【００１９】また本発明は、半導体集積回路の故障を検
査することによって、この半導体集積回路における故障
の発生しやすい箇所に関する情報もしくは故障を低減す
るために対策すべき情報である故障リストを作成し、こ
の故障リストを用いて前記半導体集積回路の故障検査を
行なうか、又は前記半導体集積回路のためのマスクの配
置、配線を行なうものである。
【００２０】また本発明は、故障検査の際に検出しにく
い故障を事前に故障リストから省き、残った故障リスト
を用いて半導体集積回路の故障検査を行なうか、又は前
記半導体集積回路のためのマスクの配置、配線を行なう
ものである。また本発明は、故障リストに、各故障につ
いての故障の起こりやすさに関するデータを持たせるも
のである。
【００２１】また本発明は、各故障の起こりやすさによ
り順番づけされた故障リストを用いて半導体集積回路の
故障検査を行なうか、又は前記半導体集積回路のための
マスクの配置、配線を行なうものである。また本発明
は、各故障の起こりやすさにより故障の重みづけを行な
って、故障検査のための故障検出率を求めるか、又は半
導体集積回路のマスクの配置、配線のための故障検出率
を求めるものである。
【００２２】また本発明は、各故障の起こりやすさによ
り順番づけを行ない、この順番づけにしたがって故障の
重みづけを行なうものである。また本発明は、半導体集
積回路をレイアウトするためのレイアウト装置から得ら
れるマスク情報に基づいて故障の起こりやすさによる順
番づけ又は重みづけを行なうものである。
【００２３】また本発明は、半導体集積回路をレイアウ
トするためのレイアウト装置から得られるマスク情報に
基づいてマスクパターンの密度を計算し、このマスクパ
ターンの密度に応じて故障の起こりやすさによる順番づ
け又は重みづけを行なうものである。また本発明は、半
導体集積回路のセルや機能ブロックについての過去の使
用実績に基づく信頼性についてのデータベースに基づき
故障の起こりやすさによる順番づけ又は重みづけを行な
うものである。
【００２４】また本発明は、各故障を検出した場合に取
り得る故障検出率を算出し、指定した故障検出率を達成
するのに不要な故障を、故障の起こり難い順に削除し、
残りの故障に対して故障検査の処理を行なうものであ
る。また本発明は、順番づけにしたがって各故障検査の
処理を行ないながら、故障検出率を算出し、指定した故
障検出率を達成した時点で処理を停止するものである。
【００２５】以下、本発明の実施の形態を図面を用いて
説明する。図１は、本発明の第１の実施の形態を説明す
るものである。集積回路で発生する故障は、マスクの状
態、つまりマスクの配置、配線のレイアウトの状態と、
マスクの種類とによって変わってくる。また、使用して
いるセル及び機能ブロックの実績の程度によっても変わ
ってくる。そして、このような故障を起こしやすい箇所
は、マスクの配置、配線のレイアウトにおいて対策する
ことにより、そこでの故障の発生率を下げることが可能
である。例えば、通常の信号線のマスクが電源線のマス
クと近接していると電源からのノイズ等の影響を受けて
誤動作する可能性も高くなるが、この場合に、電源線と
マスクの間隔を広げる事により、故障の起こる可能性を
下げることができる。
【００２６】従来のものでは、回路ネットリスト４０１
に基づき、レイアウト手段４０２により、集積回路のマ
スクパターンの物理的な配置、配線を行ったマスクレイ
アウト図４０４が自動的に生成されるだけであるが、本
発明の第１の実施の形態では、故障の発生しやすい箇所
の情報もしくは故障を低減するためにレイアウト手段４
０２で対策すべき情報である故障リスト４０３を、この
レイアウト手段４０２に取り込む。なお、故障の発生し
やすい箇所は、レイアウト手段４０２から生成する場合
もある。故障リスト４０３としては、マスク間が近いこ
とや、電源マスクに接近していることや、クロックを供
給する信号線のマスクが近接していることや、コンタク
トの重なりが多いことや、上下隣り合う信号線がクロス
していることなどが挙げられる。この場合、一旦マスク
のレイアウトを行った後に故障リストを生成し、再度、
レイアウト手段４０２において故障を低減するための対
策を行う。また、例えば故障検査を十分に行っていない
対象故障箇所をレイアウト手段４０２で対策する場合
は、この対象箇所が故障リスト４０３に含まれる。
【００２７】図２は、本発明の第２の実施の形態に関し
て説明するものである。ここでは、故障検査を行うこと
により、故障リストが作成される。故障検査の結果、未
検出があれば、テストパターンを追加していく必要があ
る。ある程度故障検出率が高くなってくると、さらに故
障検出率を上げるためのテストパターンを作成するのに
要する時間も、そのテストパターンのステップ数も、膨
大になってくる。ＡＴＰＧの場合でも非常に長いテスト
パターンが生成されたり、自動で生成することができな
い場合も出てくる。つまり完全に故障検出率１００％に
するのは困難であり、結果として未検出故障が残る場合
がほとんどである。これらの未検出故障は、実際に故障
していても、それを検出するテストパターンが無く、見
逃されてしまう事になる。よって、可能な限りこうした
故障を起こさないように対策する必要がある。
【００２８】そこで、この第２の実施の形態において
は、故障検査手段５０１から出力される故障リスト５０
２をレイアウト手段５０４に読み込んで、このレイアウ
ト手段５０４において故障を低減するための対策を行
う。その結果として、対策を行ったマスクレイアウト図
５０５を生成する。このように故障検査で不十分なとこ
ろをマスクレイアウトにおいて対策することにより、不
良を抑え、かつ効率的な故障検査を行うことが可能にな
る。
【００２９】故障検査手段５０１で生成する故障リスト
５０２としては、未検出故障、検出できるかどうか解ら
ない故障、処理するのに非常に時間がかかるため、故障
検査装置が処理をあきらめた故障があり、具体的には、
これらの故障の発生に対応したレイアウト上の物理的な
座標データを規定する。図３は、本発明の第３の実施の
形態を説明するものである。故障検査においては、処理
時間が長大化する原因の一つとして、検出しにくい、も
しくは検出できない故障の扱いが考えられる。
【００３０】故障検査において、それぞれの故障を検出
できるかどうかの検査時間は一律ではなく、故障検出の
されやすさや検査時に発生するイベント量によって大き
く異なる。検査時に発生するイベントの発生量が多くな
ると、故障検出器のハードウェアへの負担から処理時間
の増大を招く。故障検査においては、検出される可能性
の高いテストパターンあるいは検出されやすい故障を先
に処理し、イベント発生等により処理時間のかかる故障
は、後で処理するか、処理しないで別の対策を行う方が
効果的である。
【００３１】こうした検出しにくい故障は、回路上であ
る程度わかっている。例えばスキャン設計におけるスキ
ャンライン上のフリップフロップのピン、あるいはシス
テムクロック、セット、リセット関連のピン、さらには
信号不定状態を発生するトライステートセルのコントロ
ールピン等は、そこに設定した故障が回路の広範囲に影
響を及ぼし、通常の検査対象箇所に設定した故障に比べ
て、検査時に多くのイベントを発生する可能性がある。
【００３２】本発明の第３の実施の形態は、故障検査の
対象となる故障リストから、処理の長大化につながる検
出しにくい故障を前もって省き、残りの故障に対して故
障検査を行い、また省いた故障に対してはマスクレイア
ウトにおいて故障を低減する対策を行うものであり、全
体としての工数を削減し、市場不良を削減するものであ
る。
【００３３】具体的には、検出しにくい故障リスト削除
手段６０２により故障検査の対象となる故障リスト６０
１から検出しにくい故障リスト６０３に示した故障を省
き、残りの故障６０６に対して効果的な故障検査６０７
を行う。この検出しにくい故障リスト６０３に該当する
レイアウト上のセルインスタンス名、マスク名等を指定
する。通常の故障検査においてはテストパターン６０８
は故障検査手段６０７に入力されるが、ＡＴＰＧの場合
は自動的にテストパターン６０８が生成される。検出し
にくい故障に対しては、レイアウト手段６０４において
実際の故障を低減するようなマスクの配置、配線の対策
を行い、マスクレイアウト図６０５を生成する。
【００３４】図４〜図８は、本発明の第４の実施の形態
を説明するものである。図４に示すような回路ネットリ
ストがある場合、故障検査の対象となる故障リストは、
図５のようになる。故障検査は、実際に発生する不良を
検出するために行う処理である。現状の故障検査は、回
路ネットリストを基準としており、対象となる故障に対
して実際の故障のしやすさを一律に扱っている。ところ
が、現実的には故障の起こりやすさは一律ではなく、マ
スクの物理的な要因などに基づいて変わってくる。よっ
て、故障検査において本来の目的である不良を検出しは
じき出すためには、現実的に起こりやすい対象故障を重
点的に先に処理する必要がある。また、ＡＴＰＧにおい
ても実際に故障しやすい対象故障を検出するパターンを
効率的に自動生成する必要がある。
【００３５】そこで本発明の第４の実施の形態において
は、例えば図４の回路に対しては、図６に示すような故
障の起こりやすさにより順番付けされた故障リストを故
障検査手段に取り込み、効率的な故障検査もしくは、Ａ
ＴＰＧによる検査を行う。具体的には、図７に示すよう
に、順番づけされた故障リスト１００３を故障検査手段
１００２に取り込んで効率的な故障検査を行い、高精度
な故障検出率１００５を出力する。ＡＴＰＧの場合は、
回路ネットリスト１００１に基づいて順番づけされた故
障リスト１００３を用いて、効率的なテストパターン１
００４を生成し、あわせて高精度な故障検出率１００５
を出力する。
【００３６】一方、実際に故障しやすい箇所について
は、マスクの配置、配線のレイアウト処理において対策
をすることにより、不良を起こりにくくすることが可能
である。この第４の実施の形態においては、図８に示す
ように、故障検査手段だけでなく、レイアウト手段に順
番付けされた故障リストを取り込み、不良を起こりにく
くする。具体的には、レイアウト手段１１０２に順番づ
けされた故障リスト１１０３を取り込み、不良を起こり
にくくするマスクの配置、配線を行い、マスクレイアウ
ト図１１０４を生成する。１１０１は回路ネットリスト
である。故障リストに関しては、前もって順番づけの基
準をレイアウト手段１１０２に取り込み、この基準に基
づいて、既にレイアウトされているマスクから順番づけ
された故障リスト１１０３を生成する場合もある。
【００３７】図９〜図１３は、本発明の第５の実施の形
態を示す。図９は、図４に示す回路図をマスクレイアウ
ト図に置き換えた場合の一部を示していると仮定する。
図９において、斜線は電源となるマスクを示す。また、
図４におけるＨ及びＯの対象故障箇所は、図９における
それぞれＨ、Ｏのマスクと対応している。この場合、Ｈ
は電源マスクに近接している。Ｈは、Ｏに比べて、例え
ばＸのような微細な異物による配線ショートが発生しや
すい。また、電源マスクからのノイズの影響も受けやす
い。つまり故障の起こる可能性は、ＨはＯに比べて高く
なる。この故障の発生の可能性の違いは、２つの対象故
障箇所のマスクの配置、配線のレイアウト状態によって
生じる。
【００３８】そこで本発明の第５の実施の形態において
は、レイアウト手段のマスク情報から故障リストを実際
の故障の起こりやすさにより順番づけし、この順番に従
って、故障検査を行なったり、もしくはレイアウト手段
によって実際の故障を起こさない対策を行なったりす
る。具体的には、図１０に示す通りとする。すなわち、
まずレイアウト手段１３０１でマスクの配置、配線のレ
イアウトを行なう。この際のマスク情報１３０２に基づ
き、対象故障リスト１３０４を順番づけする（１３０
３）。この順番づけされた故障リスト１３０５に基づ
き、故障検査を行ない（１３０６）、実際の故障の起こ
りやすさに応じた高精度な故障検出率１３０８を効率的
に出力する事が可能となる。通常の故障検査において
は、テストパターン１３０７は故障検査手段１３０６に
入力される。ＡＴＰＧの場合は自動的にテストパターン
１３０７が生成される。
【００３９】一方、図１１では、レイアウト手段１４０
１でのマスク情報１４０２に基づき故障リスト１４０４
を順番づけし（１４０３）、この順番づけされた故障リ
スト１４０５の情報に基づき、マスクの配置、配線のレ
イアウト手段１４０６により、実際の故障の起こりやす
い箇所に対して対策を行ない、最終的なマスクレイアウ
ト図１４０７を生成する。
【００４０】具体的な故障リストの順番づけの方法につ
いて、図１２の回路図と図１３のマスクレイアウト図と
を用いて説明する。マスク上で配線が近いとショート故
障やクロストークによる故障が発生しやすくなる。よっ
て図１３に示すようにマスクレイアウトの配置座標の情
報から配線の距離Ｙを計算して、配線がより近いほど故
障が起こりやすいという順番づけを行う。例えば図１２
において５つの箇所で見た場合、配線の距離が４＜２＜
５＜１＜３であれば、この順番で故障が起こりやすいと
判断する。
【００４１】マスク上で電源用のマスクが通常信号線の
近くに有る場合、その信号線は電源から影響を受けてノ
イズが発生し、不良となる場合がある。図１３におい
て、斜線は電源線である。この図１３に示すように、ま
ずマスクレイアウトの配置座標の情報から電源線を特定
し、配置座標の情報から電源線と信号配線の距離Ｘを計
算して、配線がより近いほど故障が起こりやすいという
順番づけを行う。例えば図１２において５つの箇所で見
た場合、電源線（斜線）と信号配線の距離が４＜５＜２
＜１＜３であれば、この順番で故障が起こりやすいと判
断する。
【００４２】クロックを供給する信号線が通常信号線の
近くに有る場合、同様にその信号線は電源から影響を受
けてノイズを発生し、不良となる場合がある。この場
合、クロックを供給する信号線の情報をレイアウト装置
に与える事により、同様の流れにて順番づけを行う。マ
スク上でコンタクトを使った信号線の乗り換えが多い
と、コンタクト不良による信号の断線が起こりやすくな
る。よって図１３に示すように、マスクレイアウトの信
号線の情報から同一配線を探索し、コンタクト数をカウ
ントし、コンタクト数が多いほど故障が起こりやすいと
いう順番づけを行う。図１３において配線Ｃのコンタク
トはＯ、Ｐ、Ｑ、Ｒであり、コンタクト数は４である。
例えば図１２において５つの箇所で見た場合、コンタク
ト数が４＞１＞３＞２＞５という順番であれば、この順
番で故障が起こりやすいと判断する。
【００４３】マスク上で信号線がクロスしていると相互
間で配線ショートが起こる場合がある。図１３において
配線Ａと配線ＣはＳにおいてクロスしている。また、配
線Ｂと配線ＣはＴでクロスしている。よって図１３にお
いてマスクレイアウトの信号線のクロス状態（上下隣合
う層）及びクロス数をカウントし、上下隣合う層での信
号線のクロス数が多いほど故障が起こりやすいという順
番づけを行う。例えば図１２において５つの箇所で見た
場合、上下隣合う信号線のクロス数が４＞１＞５＞２＞
３という順番であれば、この順番で故障が起こりやすい
と判断する。
【００４４】図１４〜図１６は、本発明の第６の実施の
形態を示すものである。前記したように、図５０におい
てはマスクパターンの密度はＢ＞Ｄ＞Ａ＞Ｃの順番に高
い。故障の起こる確率もこの順番に高くなる。そこで、
この第６の実施の形態においては、マスクパターンの密
度によって故障リストの順番づけを行なう。マスクパタ
ーンの密度は、次の式で計算する。
【００４５】ＭＤ＝ＭＳ×１００／ＢＳ（％） この式において、ＭＤはマスクパターンの密度、ＭＳは
指定したブロック内のマスクパターン部分の面積、ＢＳ
は指定したブロックの面積である。具体的な処理の流れ
を図１４を使って説明する。まずレイアウト手段１７０
１によってマスク情報１７０２を生成する。次にマスク
レイアウト図を個々のセル、機能ブロックもしくは他の
指定ブロックに分割するためのブロック分け情報１７０
４に基づいて、そのマスクレイアウト図を分割し、それ
ぞれの分割ブロックのマスク密度を算出する（１７０
３）。生成する各ブロックのマスク密度一覧１７０５に
基づいて故障リスト１７０７を順番づけし（１７０
６）、順番付けされた故障リスト１７０８に基づいて故
障検査を行ない（１７０９）、実際の故障の起こりやす
さを加味した高精度な故障検出率１７１１を出力する。
通常の故障検査においては、テストパターン１７１０は
故障検査手段１７０９に入力される。ＡＴＰＧの場合は
自動的にテストパターン１７１０が生成される。図１５
にマスク密度一覧１７０５の例を示す。この例では、ブ
ロック１のマスクパターンの密度は９０％である。順番
づけは、マスクパターンの密度が高い順に対象故障を並
べていく。
【００４６】図１６の処理では、マスクパターンの密度
に基づく故障リストの順番づけは同様であるが、この順
番づけされた故障リストの情報に基づき、マスクの配
置、配線のレイアウト手段により、実際の故障の起こり
やすい箇所に対して対策を行なう。すなわち、レイアウ
ト手段１９０１によるマスク情報１９０２、ブロック分
け情報１９０４に基づいてマスクレイアウト図を分割
し、それぞれの分割ブロックのマスク密度を算出する
（１９０３）。そして生成する各ブロックのマスク密度
一覧１９０５に基づいて故障リスト１９０７を順番づけ
し（１９０６）、順番付けされた故障リスト１９０８に
基づいて、マスクの配置、配線のレイアウト手段１９０
９により、実際の故障の起こりやすい箇所に対して対策
を行い、最終的なマスクレイアウト図１９１０を生成す
る。
【００４７】図１７〜図１９は、本発明の第７の実施の
形態を示すものである。集積回路の中に、新規のプロセ
スや、新規に開発したが実績の少ないセルや信頼性試験
の保証されていないセルや機能ブロックなどを用いる場
合、故障の可能性は高くなる。そこで、故障検査やレイ
アウトにおいて、こうした過去の使用実績を考慮する必
要がある。この第７の実施の形態に示す方法では、セ
ル、機能ブロックなどについての過去の実績をデータベ
ースとしてまとめ、故障検査及びマスクのレイアウトに
おいて考慮し、実際の故障の起こりやすさに応じた高精
度な故障検出率を得たり、実際の故障の起こりやすい箇
所に対して対策を行なうものである。
【００４８】図１７にデータべースの具体例を示す。こ
のデータベースは、集積回路内で使用するセル、機能ブ
ロック名、それぞれの過去の品種での使用実績回数、過
去に不良を発生した場合の回数、信頼性試験の状況、集
積回路の内部で使用しているプロセスの実績回数からな
る。信頼性試験の状況において例えば「◎」印は所定の
基準を満足している場合を示し、「○」印は信頼性試験
の途中等で満足できていない場合を示し、「△」印は信
頼性試験において問題がある場合を示す。
【００４９】図１８に具体的な処理の流れについて示
す。故障リスト２１０２の順番づけ手段２１０１におい
て、セル、機能ブロックの実績データベース２１０３の
情報を取り込み、対象故障の順番づけを行なう。この順
番づけされた故障リスト２１０４に基づいて故障検査を
行ない（２１０５）、実際の故障の起こりやすさに応じ
た高精度な故障検出率２１０７を出力する。通常の故障
検査においてはテストパターン２１０６は故障検査手段
２１０５に入力され、ＡＴＰＧの場合は自動的にテスト
パターン２１０６が生成される。
【００５０】図１９では、機能ブロックの実績データベ
ースに基づく故障リストの順番づけは図１８の場合と同
様であるが、ここでは、この順番づけされた故障リスト
の情報に基づき、マスクの配置、配線のレイアウト手段
により、実際の故障の起こりやすい箇所に対して対策を
行なう。具体的には、セル、機能ブロックの実績データ
ベース２２０３の情報により故障リスト２２０２を順番
づけし（２２０１）、この順番づけされた故障リスト２
２０４に基づき、マスクの配置、配線のレイアウト手段
２２０５により、実際の故障の起こりやすい箇所に対し
て対策を行い、最終的なマスクレイアウト図２２０６を
生成する。
【００５１】図２０は、本発明の第８の実施の形態を示
すものである。故障検出率は、使用するテストパターン
において対象故障を検出できる尺度を示しており、故障
検査により算出される。本来、この対象故障は、実際に
起こり得る故障でないといけない。ところが、実際に起
こる故障は起こりやすさという点で一律ではない。起こ
りやすいものもあるし、起こりにくいものもある。しか
し、従来の故障検査手段では、実際の故障のしやすさを
考慮しておらず、結果として一律として扱っている。つ
まり、起こりやすい故障も起こり難い故障も同一に扱わ
れ、検出したら故障検出率にカウントし、検出できない
と未検出として扱われている。
【００５２】この場合、たとえ起こりにくい故障を検出
して故障検出率を高くしても、起こりやすい故障、つま
り、気をつけないといけない故障を検出していないと、
実際の故障の起こる可能性は高くなる。故障検出率の本
来の目的は、実際の故障をはじくことにある。そのため
にはテストパターンは起こりやすい故障を重点的にはじ
くものでなければならない。つまり、故障検出率におい
ても、故障の起こりやすいものは故障の比重を高く、起
こり難い故障は、比重を低くする事が必要である。
【００５３】図２０において、対象故障がＡ点の１故
障、Ａ点の０故障、Ｂ点の１故障のようにいくつかある
場合、従来は、各対象故障についての故障の重みづけは
等しく１である。しかしながら、実際の故障の起こりや
すさを考えると、故障の重みづけが必要であり、図にお
いて、重みの平均値を１．０として、例えばＡ点の１故
障、０故障は、起こり難く０．２、Ｂ点の１故障は実際
に起こりやすく１．８のようになる。
【００５４】従来から市場不良率と故障検出率の関係
は、上記の式（１）で表されている。この式では、故障
を単一縮退故障として扱っているが、今後、集積回路の
大規模化、微細化に伴って、従来のような単一縮退故障
モデルでは表せない故障が出て来ることが予想される。
つまり、市場不良率と故障検出率の関係は式（１）では
表現出来なくなってくる可能性が高い。そこで、実際の
故障の発生を考慮し、重みづけを行なった新たな故障検
出率の尺度は重要であり、これを行なうことにより、よ
り正しく故障検出率と市場不良率との関係を導き、最終
的には市場不良を低減する事が可能となる。
【００５５】図２１〜図２３は、本発明の第９の実施の
形態を示すものである。ここでは、上述の故障の重みづ
けについての具体的な方法を示す。すなわち、対象故障
を故障の起こりやすさにより順番づけし、この順番づけ
に従って、故障の重みづけを一定の割合で変化させる。
具体的な処理手順を図２１に示す。故障リスト２４０２
を順番づけ手段２４０１によって順番づけし、生成した
順番づけされた故障リスト２４０３に対して故障の重み
づけ手段２４０４によって重みづけを行なう。生成した
重みづけされた故障リスト２４０５に対して故障検査を
行ない（２４０６）、重みづけを考慮した高精度な故障
検出率２４０８を算出する。通常の故障検査においては
テストパターン２４０７は故障検査手段２４０６に入力
されるが、ＡＴＰＧの場合は自動的にテストパターン２
４０７が生成される。
【００５６】図２１では、重みづけした故障リストに対
して故障検査を行なっているが、重みづけを行なわない
通常の故障検査を実施した後に故障の重みづけを行な
い、重みづけを用いた高精度な故障検出率を再計算し直
す事も有り得る。図２２に重みづけの具体的な例を示
す。重みづけの変化の割合は、 ｄ＝２／（ｎ＋１） で表す。ここで、ｄは重みづけの変化の割合、ｎは対象
故障数である。図２２の例では対象故障数ｎは３９個で
ある。重みづけの変化の割合は、２／（３９＋１）＝
０．０５となる。もっとも重みづけの低いＬ点の１故障
は、０．０５となる。その次に重みの低いＫ点の０故障
は、これに０．０５を足して０．１０となる。重みづけ
の真中の故障は、Ｔ点の０故障であり、重みは１．００
となる。最も重みの高い故障はＨ点の１故障であり、重
みは１．９５となる。
【００５７】次に具体的な故障検出率を計算する。図２
３に示すように、重みづけを行なった故障に対して検
出、未検出の判定を仮定する。従来の故障検出率の算出
法では、式（２）のように単純に全故障数と検出された
故障数から故障検出率を算出している。
【００５８】
【数２】 しかしながら、本発明に基づく重みづけを考慮した故障
検出率は、式（３）のように算出する。
【００５９】
【数３】 すなわち、全重みの合計もしくは全故障数に対して、検
出した各故障の重みを１．９５＋１．９０＋１．８０＋
……＋１．００＋……＋０．０５のように足していき、
故障検出率を計算する。
【００６０】図２４〜図２５は、本発明の第１０の実施
の形態を示す。この実施の形態においても、故障の重み
づけの具体的な方法に関して示す。ここでは、レイアウ
ト手段により得られるマスク情報に基づき、セルもしく
は機能ブロックのマスク密度を計算し、このマスク密度
と集積回路全体のマスク密度である平均のマスク密度と
の割合から故障の重みづけを行なう。
【００６１】具体的に図２４を使って処理の流れを説明
する。まずレイアウト手段２７０１によってマスク情報
２７０２を生成する。次に、マスクレイアウト図を個々
のセル、機能ブロックもしくは他の指定ブロックに分割
するためのブロック分け情報２７０４に基づいてマスク
レイアウト図を分割し、それぞれの分割ブロックのマス
ク密度を算出し（２７０３）、ブロックのマスク密度一
覧２７０５を生成する。算出手段２７０３においては、
対象となる集積回路のチップ全体のマスク密度（以下、
「平均マスク密度」という）も併せて生成する。この平
均マスク密度と生成する各ブロックのマスク密度の割合
から故障リスト２７０７に示す各対象故障の重みづけを
行なう（２７０６）。ここで、各故障は、その故障に直
接影響するセルもしくは機能ブロックのマスク密度に応
じて重みづけされる。この重みづけされた故障リスト２
７０８に基づいて故障検査を行ない（２７０９）、重み
づけを考慮した高精度な故障検出率２７１１を出力す
る。通常の故障検査においてはテストパターン２７１０
は故障検査手段２７０９に入力されるが、ＡＴＰＧの場
合は自動的にテストパターン２７１０が生成される。
【００６２】なお、図２４では重みづけした故障リスト
に対して故障検査を行なっているが、重みづけを行なわ
ない通常の故障検査を実施した後に故障の重みづけを行
ない、重みづけを用いた高精度な故障検出率を再計算し
直す事も有り得る。図２５は重みづけされた故障リスト
の例を示す。平均マスク密度である１チップのマスク密
度は、１．０である。セルや機能ブロックは、平均マス
ク密度との割合からマスク密度を決定し、そのマスク密
度がそのまま重みづけとなる。個々の対象故障は、その
故障箇所に直接影響するセルもしくは機能ブロックのマ
スク密度に応じて重みづけされる。例えば、Ａ故障は、
ブロックＡに絡む故障であり、ブロックＡの重みづけは
０．９であるため、この故障の重みづけも０．９とな
る。
【００６３】図２６は、本発明の第１１の実施の形態を
示す。この実施の形態においても、故障の重みづけの具
体的な方法を示す。ここでは、集積回路の中に使用して
いるセル、機能ブロックなどの過去の実績に基づき、故
障の重みづけを行なう。セル、機能ブロックなどの過去
の実績に関しては、例えば前述の図１７で示したデータ
ベースを用いる。図１７において、使用実績が低いほ
ど、また過去不良回数が多いほど、また信頼性試験での
問題がある程、またプロセス実績の回数が低いほど、故
障の重みづけは高くなる。図１７においては、セルや機
能ブロックに対しての実績を示しているが、個々の対象
故障の重みづけは、その故障箇所に直接影響するセルも
しくは機能ブロックの過去の実績から得られる重みづけ
に従って行われる。
【００６４】図２６の手順によれば、まずセルや機能ブ
ロックの実績データーベース２９０３に基づき、故障リ
スト２９０２を重みづけする（２９０１）。この重みづ
けされた故障リスト２９０４に対して故障検査２９０５
を行ない、重みづけを考慮した高精度な故障検出率２９
０７を出力する。通常の故障検査においてはテストパタ
ーン２９０６は故障検査手段２９０５に入力されるが、
ＡＴＰＧの場合は自動的にテストパターン２９０６が生
成される。
【００６５】なお、図２６では重みづけした故障リスト
に対して故障検査を行なっているが、重みづけを行なわ
ない通常の故障検査を実施した後に故障の重みづけを行
ない、重みづけを用いた高精度な故障検出率を再計算し
直す事も有り得る。図２７は、本発明の第１２の実施の
形態を示す。この実施の形態においても、故障の重みづ
けの具体的な方法を示す。ここでは、レイアウト手段か
ら得られるマスク情報に基づいて故障の重みづけを行な
う。具体的な重みづけの方法は、例えば、前述の図１
２、図１３のマスク図によって説明した故障リストの順
番づけの方法に基づく。
【００６６】図２７は具体的な処理の手順について示
す。まず、レイアウト手段３００１により生成するマス
ク情報３００２に基づき、故障リスト３００４の重みづ
けを行なう（３００３）。この重みづけされた故障リス
ト３００５に対して故障検査３００６を行ない、重みづ
けを考慮した高精度な故障検出率３００８を出力する。
通常の故障検査においてはテストパターン３００７は故
障検査手段３００６に入力されるが、ＡＴＰＧの場合は
自動的にテストパターン３００７が生成される。なお、
図２７では重みづけした故障リストに対して故障検査を
行なっているが、重みづけを行なわない通常の故障検査
を実施した後に故障の重みづけを行ない、重みづけを用
いた高精度な故障検出率を再計算し直す事も有り得る。
【００６７】図２８〜図３０は、本発明の第１３の実施
の形態を示す。故障検査は非常に時間のかかる処理であ
るため、実際に故障の起こる可能性の低い故障は可能な
限り処理しないで、効果的に処理を行なう事が望まし
い。このため、故障の起こりやすさによって順番づけ
し、かつ故障の起こりやすさによって故障を重みづけす
ると、故障検査を行なう必要のある故障から優先的に処
理をすることが可能であるとともに、それぞれの対象故
障を検出した場合に取り得る故障検出率を計算する事が
可能である。ここに示す方法では、達成したい故障検出
率を与える事により、その故障検出率を得るための必要
故障を故障の起こりやすい順に抜き出し、残りの対象故
障については、不要な故障として処理を行なわないで、
効果的に故障検査を行なう。
【００６８】図２８に具体的な処理の手順を示す。ここ
では、故障リストの順番づけ手段３１０１によって故障
リスト３１０２を順番づけする。そして、生成した故障
リスト３１０３に対して故障の重みづけ手段３１０４に
よって重みづけを行ない、さらに取り得る故障検出率の
計算を行ない（３１０５）、取り得る故障検出率を含む
故障リスト３１０６を生成する。また達成したい故障検
出率を指定し（３１０８）、故障リスト３１０６から検
査不要故障を削除する（３１０７）。そのうえで、残っ
た故障リスト３１０９に対して故障検査を行ない（３１
１０）、重みづけを考慮した高精度な故障検出率３１１
２を効果的に出力することが可能である。通常の故障検
査においてはテストパターン３１１１は故障検査手段３
１１０に入力されるが、ＡＴＰＧの場合は自動的にテス
トパターン３１１１が生成される。
【００６９】図２９は、前述の図２２の例について取り
得る故障検出率を含む故障リスト３１０６の例を示して
いる。Ｈ点の１故障のみを検出すると、全故障数は３９
であるため、取り得る故障検出率は１．９５×１００／
３９＝５．０％となる。同様にＩ点の１故障まで検出す
ると取り得る故障検出率は９．９％となる。また、故障
の起こり難いＫ点の０故障まで検出すると取り得る故障
検出率は９９．９％、さらに最も故障しにくいＬ点の１
故障まで全て検出すると１００％の故障検出率を取り得
ることになる。ここで、目標故障検出率として１５％を
指定すると、Ｇ点の１故障までを対象とすればよい事に
なる。
【００７０】図３０では、図２８における検査不要故障
を削除する処理までは同じであるが、ここでは、残った
故障リストに対して、マスクの配置、配線のレイアウト
手段により、実際の故障の起こりやすい箇所に対策を行
なう。すなわち、故障リスト３３０２の順番づけを行な
い（３３０１）、生成する故障リスト３３０３に関して
故障の重みづけを行ない（３３０４）、併せて取り得る
故障検出率を計算する（３３０５）。生成した故障リス
ト３３０６から達成したい故障検出率３３０８に従って
検査不要故障を省き（３３０７）、残った故障リスト３
３０９に対してレイアウト手段３３１０により対策を行
ない、最終的なマスクレイアウト図３３１１を生成す
る。
【００７１】図３１は、本発明の第１４の実施の形態を
示す。上述の第１３の実施の形態では、故障検査を効果
的に実施するために、故障検査を行なう前に、達成した
い故障検出率に対して不要な故障を省いたが、ここで
は、前もって不要故障を省くのではなく、故障検査の処
理中に目標の故障検出率に達しているかどうかの確認を
行ない、目標に達した時点で残りの故障に対して故障検
査を行なわないようにする。
【００７２】図３１は具体的な処理の手順について示
す。まず、故障リストの順番づけ手段３４０１によって
故障リスト３４０２の順番づけを行なう。次に、生成し
た故障リスト３４０３に対して故障の重みづけ手段３４
０４で重みづけを行ない、重みづけした故障リスト３４
０５を生成する。この故障リストによって故障検査を行
なう（３４０６）。故障検査の最初に、目標の故障検出
率を指定しておく（３４０７）。故障検査３４０６で
は、個々の対象故障を処理するごとに、指定した故障検
出率になったか否かの確認３４０８を行ない、達成して
いなければ次の対象故障を処理する。一方、目標故障検
出率に達した場合は、故障検査処理を終り、重みづけを
考慮した最終故障検出率３４０９を出力する。通常の故
障検査においてはテストパターン３４１０は故障検査手
段３４０６に入力されるが、ＡＴＰＧの場合は自動的に
テストパターン３４１０が生成される。
【００７３】なお、故障検査手段から指定した故障検出
率に達した時点での故障リストを出力し、この故障情報
に基づいてレイアウト手段により対策を行い、最終的な
マスクレイアウト図を生成することもできる。次に、本
発明に基づくさらなる故障検査方法について説明する。
半導体集積回路の故障検査に際しては、テスターと称さ
れる検査装置が一般に用いられるが、半導体集積回路が
異常動作したときにテスターが出力する異常箇所につい
ての時間と信号状態と信号検出端子情報とを、ここでは
「フェイルログ」と総称することにする。そして、以下
に説明するように本発明では、テスターにおいて測定条
件を変化させた場合のフェイルログを加工したり、複数
フェイルログを総合的に判断したり、またマスクの配
置、配線の物理的なレイアウト情報を加味することで、
ネットリスト上の被疑故障箇所の抽出を比較的短時間に
簡便かつ精度よく行うようにすることを主眼とする。
【００７４】図３２〜図３３は、本発明の第１５の実施
の形態を示す。前述の図１２および図１３に示すよう
に、回路ネットリスト上では一見離れている場合でもマ
スクレイアウト図上では近くに配置されている場合があ
る。すなわち、図１２における２が図１３におけるＡに
相当し、図１２における４が図１３におけるＢに相当す
るような場合には、図１２における２、４は比較的ばら
ついているが、これを図１３のＡ、Ｂで見ると隣り合う
配線であることがわかる。仮に図１２の２、４の×印が
被疑故障箇所であるとした場合、図１２上では関連性の
ない故障のように考えられるが、図１３で見るとマスク
が近接しており、例えば配線ショートのような関連性の
ある故障が推定できる。このように回路ネットリストだ
けでは関連性がはっきりしない場合でも、実際の物理的
なマスクレイアウト上では関連性が明白な場合が出てく
る。実際に起こる故障は、最終的には実際のマスクレイ
アウト上の物理的な要素を考慮する必要がある。
【００７５】これまでの故障診断システムでは回路ネッ
トリストとシミュレータの中だけの絞り込みであった
が、本発明に基づく故障検査方法では、マスクの配置、
配線の物理的なレイアウト情報を加味した処理を行な
う。図３２に本発明に基づく流れ図を示す。テスター８
０１から出力されるフェイルログ９０１と、レイアウト
装置９０２から得られる例えばＶＤＤ電源線や通常信号
線のような配線の種類、配置座標値などのマスク情報９
０３とを、故障診断システム９０４に入力し、被疑故障
箇所を絞り込んで出力する（９０５）。故障診断システ
ム９０４において被疑故障箇所を絞り込んでレイアウト
装置９０２に情報を送り、必要な配線の種類、配置座標
値を取り出す場合もある。
【００７６】また、同様の考え方は、故障箇所を絞り込
むだけでなく、図３３に示すようにレイアウト装置９０
２から得られる配線の種類、配置座標値などのマスク情
報９０３を入力として、故障の起こりやすさの判断を行
なうことにより（３３００）、結果として起こりやすい
故障の種類及び起こりやすい故障箇所のリスト３３０１
を出力する事も可能である。
【００７７】次に、上述の故障診断システム９０４によ
る被疑故障箇所の絞り込みについて詳細に説明する。す
なわち本発明では、テスターでの評価条件により不良サ
ンプルのフェイルログが変化する場合に、このフェイル
ログの変化を考慮しないと、どの評価条件でのフェイル
ログを使うかによって被疑故障箇所の増大を招き、故障
箇所の絞り込みに時間がかかることがあるという欠点を
排除する。また、絞り込んだ被疑故障箇所のレイアウト
上の物理的な位置関係を考慮しないと、絞り込んだ結果
の故障源が多数存在する場合には、実際の物理的な故障
箇所を自動で特定するのは困難であり、マスクレイアウ
ト図の関連する部分を人間が見て故障箇所を推測するし
かないという欠点をも排除する。
【００７８】図３４〜図４０は、本発明に基づく被疑故
障箇所の絞り込み方法の第１の例を示す。ここでは、図
３４に示す半導体集積回路中の単一縮退故障の存否を調
べるために図３５に示すテストパターンを使用するもの
とする。図３４において、Ｐ１〜Ｐ４は外部入力信号
線、Ｐ５、Ｐ６は外部出力信号線である。図３５の時刻
１〜５において、Ｐ１〜Ｐ４に対して図示の入力に示す
テストパターンを入力すると、回路に故障がない場合、
Ｐ５、Ｐ６から図示の期待値に示す信号が出力される。
【００７９】図３６〜図３８は、図３４の回路のテスタ
ー評価において、測定電圧を変化させて、回路中に故障
が発生する場合の出力結果（フェイルログ）を示してい
る。ＨやＬに丸印を付けているものは、図３５の期待値
と結果が異なる場合である。図３９は、測定電圧を変化
させて、それぞれの電圧での半導体集積回路の動作の変
化を見たものである。ここで、「Ｐａｓｓ」というの
は、故障の存在しない期待する動作をしている場合であ
り、「Ｆａｉｌ」は、半導体集積回路中に故障箇所が存
在し、期待する動作をしていない場合である。図３９に
おいて測定電圧０Ｖ、１Ｖ、２Ｖでは、出力結果として
は図３５に示すように半導体集積回路が正しく動作して
いる。ところが、２．５Ｖの時点で図３４に示すＡ信号
線の信号が１となる故障が発生する。この場合、出力フ
ェイルログの結果は、図３６に示すようになる。さらに
測定電圧を上げ３Ｖになると、図３４においてＨ点で信
号が１になる故障が発生し、出力フェイルログの結果は
図３７に示すようになる。さらに３．５Ｖになると図３
４において新たにＤ点が１となる故障が発生し、出力フ
ェイルログの結果は図３８に示すようになる。
【００８０】このように測定電圧を変化させると故障箇
所が変化し、増加し、出力結果（フェイルログ）も変化
する。この場合、電源電圧が３Ｖや３．５Ｖでのフェイ
ルログは、複数の故障箇所に起因するフェイルログとな
っており、このフェイルログを用いてこれまでのシステ
ムを用いる場合は、故障箇所の絞り込みに時間がかかっ
たり、正しく絞り込みができない場合が出てくる。一
方、図３９においてフェイルログにフェイル箇所が現れ
る境界条件である２．５Ｖでは、フェイルログには図２
でのＡ点の１故障のみの影響しか出てこないため、これ
までのステムでの故障箇所の絞り込みが容易となる。処
理の流れは、図４０に示すようにテスター８０１におい
て測定条件を変化させ、境界条件を検出し、その時点で
のフェイルログを出力するフェイルログ加工手段８０２
をもち、フェイル箇所記憶手段８１０にフェイルログ８
０３を渡す。測定条件としては、電圧の他に温度、周波
数等も考えられる。
【００８１】このようにフェイル箇所記憶手段８１０に
より記憶したフェイル箇所を用いて、検査で使用したテ
ストパターンを与え、テスターでのフェイル箇所のみに
期待値を設定し、故障シミュレーションを行なって被疑
故障の絞り込みを行ない、多くのフェイル箇所に影響を
与えた故障を最終被疑故障として出力する。図４１〜図
４２は、上述の故障診断システム９０４による被疑故障
箇所の絞り込み方法の第２の例を示す。半導体集積回路
で発生する故障には様々な種類の故障があり、テスター
測定により出力されるフェイルログにも傾向が現れる。
例えば周波数を変化させてもフェイルログが全く変化し
ないのであれば、周波数に依存しない故障、例えば縮退
故障が一例として考えられる。逆に周波数を変化させる
とフェイルログが変化するのであれば、周波数に依存す
る故障、例えばクロストークが一例として考えられる。
一方、測定条件に依存する場合でも、複数パラメータが
影響する場合もあり、この場合、その複数パラメータに
依存する故障が考えられる。例えば、微小な電流リーク
による故障が発生する場合は、測定電圧、測定温度のい
ずれのパラメータにも影響を与える故障であり、それぞ
れの測定条件によるフェイルログを確認することによ
り、微小リークの可能性を推定できる。複数パラメータ
で全く同一のフェイルログが得られる場合は、特に故障
箇所が一致している事も推定できる。
【００８２】図４１〜図４２を用いて説明される手法で
は、図４２に示すような、発生可能性の高い故障テーブ
ルを使用する。ここでパラメータとして与えるＡやＢ
は、例えば電圧等の測定パラメータである。この図４２
において、「Ａ」は、フェイルログがＡのパラメータに
依存する事を示す。逆に「！Ａ」は、フェイルログがＡ
のパラメータに依存しないことを示す。例えばＡを電圧
パラメータ、Ｂを周波数パラメータとすると、「Ａ＆！
Ｂ」は、電圧に依存するが、周波数には依存しないα故
障ということになる。
【００８３】図４１はその処理の流れを示す。ここで
は、パラメータＡ、パラメータＢのように２つのパラメ
ータを用いるテスター８０１において測定条件を変化さ
せ、フェイルログ加工手段４５０１では測定条件に依存
するかどうかの判定を行ない、その判定結果と、依存す
る場合は境界条件でのフェイルログ、また、依存しない
場合は、常に変化しないフェイルログとを出力する。パ
ラメータＡ、パラメータＢに対してフェイルログ加工手
段４５０１によって出力されたパラメータＡの判定結果
及びフェイルログ４５０２とパラメータＢの判定結果及
びフェイルログ４５０３とを入力として、診断手段４５
０４において、判定結果とフェイルログとを比較検討
し、データベースとしてもつ図４２の形式の故障テーブ
ル４５０５から可能性の高い故障の種類を推定する（４
５０６）。フェイルログが完全に一致する場合は、その
一致情報を併せて出力する。このようにテスターにおけ
るフェイルログの情報だけから、故障の種類、故障箇所
の一致を推定することができる。
【００８４】図４３は、故障診断システム９０４による
被疑故障箇所の絞り込み方法の第３の例を示す。ここで
も、パラメータＡ、パラメータＢのように２つのパラメ
ータを用いる場合を説明する。テスター８０１において
測定条件を変化させ、フェイルログ加工手段４５０１で
測定条件に依存するかどうかの判定を行ない、その判定
結果と、依存する場合は境界条件でのフェイルログ、ま
た、依存しない場合は、常に変化しないフェイルログと
を出力する。パラメータＡ、パラメータＢに対してフェ
イルログ加工手段４５０１によって出力されたパラメー
タＡの判定結果及びフェイルログ４５０２とパラメータ
Ｂの判定結果及びフェイルログ４５０３とを入力とし、
診断／フェイルログ加工手段４６０１により、判定結果
とフェイルログとを比較検討し、データベースとしても
つ図４２の形式の故障テーブル４５０５から、可能性の
高い故障の種類を推定する（４６０３）。さらに診断／
フェイルログ加工手段４６０１では４５０２、４５０３
のフェイルログを総合的に判断し、フェイルログの重な
りを抽出し、生成したフェイルログ４６０２を故障診断
システムのフェイル箇所記憶手段４１０１に渡し、被疑
故障箇所の絞り込みを行なう。このようにフェイルログ
の段階で情報の絞り込み、故障の種類、故障箇所の推定
を行い、複数測定条件におけるフェイルログを総合的に
判断する事により、以降の故障診断システムでの被疑故
障箇所の絞り込みの効率化、診断精度を向上することが
可能になる。
【００８５】図４４〜図４６は、本発明の第１６の実施
の形態を示す。この第１６の実施の形態は、第１５の実
施の形態と同様にフェイルログを用いて処理を行なう
が、さらにマスクの配置、配線の物理的なレイアウト装
置から得られるマスク情報により、被疑故障の推定及び
順番づけを行い、故障箇所を絞り込むものである。図４
４は、その処理の手順について示している。
【００８６】この図４４において、４１０１はフェイル
箇所記憶手段、４１０２は対応表生成手段、４１０３は
対応表記憶手段、４１０４は対応表検索手段、４１０５
は初期被疑故障記憶手段、４１０６は故障箇所絞り込み
手段、４１０７は最終被疑故障表示手段である。まず、
対象となる半導体集積回路をテスターで検査した結果、
回路の出力信号が故障の存在しないときの期待値と一致
しなかったテスターでのフェイル箇所を、フェイル箇所
記憶手段４１０１により記憶する。一方で、検査で使用
したテストパターンを用いて回路中の対象とする故障を
検出できるか否かを調べる故障シミュレーションを実行
し、回路中の故障箇所とそれぞれの故障が最初に検出さ
れる時刻及び外部ピンとの対応表を対応表生成手段４１
０２により生成し、作成した対応表を対応表記憶手段４
１０３で記憶する。フェイル箇所記憶手段４１０１で記
憶した個々のフェイル箇所と、対応表記憶手段４１０３
で記憶した対応表の内容を検索手段４１０４により照合
し、対応表中の該当する全ての故障を初期被疑故障とし
て抽出し、初期被疑故障記憶手段４１０５で初期被疑故
障の情報を記憶しておく。故障箇所絞り込み手段４１０
６では、この初期被疑故障を対象として、検査で使用し
たテストパターンを与え、テスターでのフェイル箇所の
みに期待値を設定して、故障シミュレーションを行なっ
て被疑故障の絞り込みを行ない、多くのフェイル箇所に
影響を与えた故障を最終被疑故障として出力する。故障
箇所絞り込み手段４１０６による診断結果である最終被
疑故障を、最終被疑故障表示手段４１０７で表示する。
【００８７】そして、ここでは、初期被疑故障記憶手段
４１０５に記憶された初期被疑故障に対してレイアウト
装置９０２から得られるマスク情報９０３をもとに被疑
故障の故障の起こりやすさの順番づけを行う（９１
０）。順番づけの手法は、上述の通りである。この順番
づけに従って、さらに故障シミュレーションによる故障
箇所の絞り込みを行ない（４１０６）、被疑故障箇所を
絞り込む。故障シミュレーションは非常に時間のかかる
処理であるが、対応表検索手段４１０４により得られる
初期被疑故障の順番づけを行う事により、最も疑わしい
故障を先に処理していくため、全体として、時間のかか
る無駄な故障シミュレーションを行わず、実際の故障箇
所を早く絞り込む事が可能となる。
【００８８】図４５に示すように、通常、ネットリスト
の段階で故障診断システムを用いて被疑故障箇所の絞り
込み１２００を行った後、電子ビームテスター１２０１
や走査型電子顕微鏡１２０２で物理的な欠陥の場所特
定、欠陥の状態の確認を行うが、いずれも非常に時間の
かかる作業である。よってもっとも疑わしい被疑故障箇
所から先に作業を行う必要がある。
【００８９】そこで、本発明の手法を用いる事によって
被疑故障箇所の絞り込みが行われ、仮に被疑故障箇所が
複数残ったとしても、被疑故障箇所の故障の起こりやす
い順番づけが行われており、この順番に従って最も疑わ
しい故障を先に処理していくため、より効果的な電子ビ
ームテスターや走査型電子顕微鏡の作業を行う事が可能
になる。
【００９０】図４６は図４４に示すものの変形例を示
す。ここでは、故障箇所絞り込み手段４１０６の段階で
レイアウト装置から得られる情報をもとに被疑故障の故
障の起こりやすさの順番づけを行っており、この場合も
同様の効果が得られる。また、前述の第１５の実施の形
態の場合と同様に、レイアウト情報９０２を用いるた
め、被疑故障として絞り込んだ故障がどのような種類の
故障であるかを推定することも可能となる。
【００９１】図４７は、テスターにおいて測定条件を変
化させ、複数のそれぞれの測定条件におけるフェイルロ
グを総合的に判断し、かつマスクの配置、配線の物理的
なレイアウト情報を加味し、被疑故障の推定及び故障の
起こりやすさの順番づけを行ない、故障箇所を絞り込
む、半導体集積回路の故障検査方法を説明するものであ
る。ここでは、テスター８０１において測定条件を変化
させ、それぞれの複数測定条件におけるフェイルログを
総合的に判断し（４５０１）、かつレイアウト装置９０
２から得られるマスクの配置、配線の物理的なレイアウ
ト情報９０３を加味し、被疑故障の推定及び故障の起こ
りやすさの順番づけを行ない（９１０）、故障箇所を絞
り込むものである。フェイルログの情報４６０２は、フ
ェイル箇所記憶手段４１０１に記憶される。被疑故障の
順番づけ手段９１０は、初期被疑故障記憶手段４１０５
の被疑故障を入力とし、被疑故障の順番づけを行ない、
この順番に従って被疑故障が故障箇所絞り込み手段１０
６に渡される。このようにテスター８０１における複数
測定条件のフェイルログを総合的に判断し、また、マス
クの配置、配線の物理的な情報を加味する事により、効
率的に被疑故障の種類の推定及び故障箇所の絞り込みを
行なう事が可能になる。
【００９２】このように故障診断の入力となるフェイル
ログを加工し、診断の対象となる故障を減らす事によ
り、絞り込みの時間を短縮する事ができる。また、フェ
イルログの情報を活用する事により、故障の種類を推定
する事もできる。また、マスクの配置、配線の物理的な
情報を加味する事により、効率よく、精度よく被疑故障
の種類の推定と絞り込みを行なう事が可能になる。
【００９３】
【発明の効果】以上のように本発明によれば、半導体集
積回路における故障の発生しやすい箇所に関する情報で
ある故障リストを用いて前記半導体集積回路の故障検査
を行なう事により、またチップ内におけるマスクパター
ンの物理的な情報や、セルや機能ブロックの実績を考慮
して、故障の起こりやすさの順番づけ及び故障の重みづ
けを行なう事により、実際の故障に基づく高精度かつ高
効率の故障検査やレイアウトを行なう事が可能となり、
半導体集積回路における初期不良などの故障の低減に寄
与することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における故障リスト
を読み込むレイアウト方法の処理手順を示すフローチャ
ート
【図２】本発明の第２の実施の形態における故障検査か
ら生成する故障リストを読み込むレイアウト方法の処理
手順を示すフローチャート
【図３】本発明の第３の実施の形態における故障検査方
法及びレイアウト方法の処理手順を示すフローチャート
【図４】本発明の第４の実施の形態における故障検査方
法及びレイアウト方法を説明するための論理回路図
【図５】図４の論理回路図に対応する故障リスト
【図６】図４の論理回路図における故障の起こりやすさ
に基づき順番づけした故障リスト
【図７】本発明の第４の実施の形態における故障検査方
法の処理手順を示すフローチャート
【図８】本発明の第４の実施の形態におけるレイアウト
方法の処理手順を示すフローチャート
【図９】本発明の第５の実施の形態における、図４の論
理回路図をマスクレイアウト図に置き換えた場合の要部
を示す図
【図１０】本発明の第５の実施の形態における故障検査
方法の処理手順を示すフローチャート
【図１１】本発明の第５の実施の形態におけるレイアウ
ト方法の処理手順を示すフローチャート
【図１２】本発明の第５の実施の形態における故障リス
トの順番づけを説明するための論理回路図
【図１３】図１２の論理回路図をマスクレイアウト図に
置き換えた場合の要部を示す図
【図１４】本発明の第６の実施の形態における故障検査
方法の処理手順を示すフローチャート
【図１５】本発明の第６の実施の形態におけるマスク密
度の一覧を例示する図
【図１６】本発明の第６の実施の形態におけるレイアウ
ト方法の処理手順を示すフローチャート
【図１７】本発明の第７の実施の形態におけるセル、機
能ブロックの実績データーベースを例示する図
【図１８】本発明の第７の実施の形態における故障検査
方法の処理手順を示すフローチャート
【図１９】本発明の第７の実施の形態におけるレイアウ
ト方法の処理手順を示すフローチャート
【図２０】本発明の第８の実施の形態における故障の重
みづけの概念を例示する図
【図２１】本発明の第９の実施の形態における故障検査
方法の処理手順を示すフローチャート
【図２２】本発明の第９の実施の形態における故障の重
みづけの具体例を示す図
【図２３】図２２の故障の重みづけに検出、未検出の判
定を追加した具体例を示す図
【図２４】本発明の第１０の実施の形態における故障検
査方法の処理手順を示すフローチャート
【図２５】本発明の第１０の実施の形態における重みづ
けされた故障リストの具体例を示す図
【図２６】本発明の第１１の実施の形態における故障検
査方法の処理手順を示すフローチャート
【図２７】本発明の第１２の実施の形態における故障検
査方法の処理手順を示すフローチャート
【図２８】本発明の第１３の実施の形態における故障検
査方法の処理手順を示すフローチャート
【図２９】本発明の第１３の実施の形態における取り得
る故障検出率を含む故障リストを例示する図
【図３０】本発明の第１３の実施の形態におけるレイア
ウト方法の処理手順を示すフローチャート
【図３１】本発明の第１４の実施の形態における故障検
査方法及びレイアウト方法の処理手順を示すフローチャ
ート
【図３２】本発明の第１５の実施の形態における故障箇
所絞り込み手段での処理手順を示すフローチャート
【図３３】本発明の第１５の実施の形態における故障し
やすい箇所を出力する処理手順を示すフローチャート
【図３４】本発明に基づく被疑故障箇所の絞り込み方法
の第１の例におけるテストパターン生成の対象となる半
導体回路を例示する論理回路図
【図３５】同テストパターンの一例を示す図
【図３６】図３４の回路についてのフェイルログの一例
を示す図
【図３７】図３４の回路についてのフェイルログの他の
例を示す図
【図３８】図３４の回路についてのフェイルログのさら
に他の例を示す図
【図３９】図３４の回路における境界条件を示す図
【図４０】本発明に基づく被疑故障箇所の絞り込み方法
の第１の例におけるフェイルログ加工の処理手順を示す
フローチャート
【図４１】本発明に基づく被疑故障箇所の絞り込み方法
の第２の例のフローチャート
【図４２】本発明に基づく被疑故障箇所の絞り込み方法
の第２の例における発生の可能性の高い故障テーブルの
例を示す図
【図４３】本発明に基づく被疑故障箇所の絞り込み方法
の第３の例のフローチャート
【図４４】本発明の第１６の実施の形態に基づく故障箇
所絞り込み手段における処理手順を示すフローチャート
【図４５】本発明の第１６の実施の形態に基づく一般的
な故障解析の処理手順を示すフローチャート
【図４６】図４４の処理手順の変形例を示す図
【図４７】本発明に基づく故障箇所絞り込み手段におけ
る処理手順の他の例をを示すフローチャート
【図４８】従来のマスクパターンのレイアウト処理を示
す図
【図４９】従来の故障検査の処理手順を示すフローチャ
ート
【図５０】集積回路のマスクパターンの分布例を模式的
に示す図
【符号の説明】
４０１ 回路ネットリスト ４０２ レイアウト手段 ４０３ 故障リスト ４０４ マスクレイアウト図
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｔ Ｆターム(参考） 2G032 AG10 AL14 5B046 AA08 BA04 JA01 5F064 AA04 BB31 DD13 DD14 DD24 DD25 EE14 EE15 EE16 EE17 EE26 EE27 EE45 EE52 EE54 HH06 HH09 HH11

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路における故障の発生しや
    すい箇所に関する情報もしくは故障を低減するためのに
    対策すべき情報である故障リストを用いて、前記半導体
    集積回路の故障検査を行なう半導体集積回路の故障検査
    方法。
  2. 【請求項２】 半導体集積回路の故障を検査することに
    よって、この半導体集積回路における故障の発生しやす
    い箇所に関する情報もしくは故障を低減するために対策
    すべき情報である故障リストを作成し、この故障リスト
    を用いて前記半導体集積回路の故障検査を行なう半導体
    集積回路の故障検査方法。
  3. 【請求項３】 故障検査の際に検出しにくい故障を事前
    に故障リストから省き、残った故障リストを用いて半導
    体集積回路の故障検査を行なう請求項１又は２記載の半
    導体集積回路の故障検査方法。
  4. 【請求項４】 故障リストに、各故障についての故障の
    起こりやすさに関するデータを持たせる請求項１から３
    までのいずれか１項記載の半導体集積回路の故障検査方
    法。
  5. 【請求項５】 各故障の起こりやすさにより順番づけさ
    れた故障リストを用いて半導体集積回路の故障検査を行
    なう請求項４記載の半導体集積回路の故障検査方法。
  6. 【請求項６】 各故障の起こりやすさにより故障の重み
    づけを行なって、故障検査のための故障検出率を求める
    請求項４記載の半導体集積回路の故障検査方法。
  7. 【請求項７】 各故障の起こりやすさにより順番づけを
    行ない、この順番づけにしたがって故障の重みづけを行
    なう請求項６記載の半導体集積回路の故障検査方法。
  8. 【請求項８】 半導体集積回路をレイアウトするための
    レイアウト装置から得られるマスク情報に基づいて故障
    の起こりやすさによる順番づけ又は重みづけを行なう請
    求項５から７までのいずれか１項記載の半導体集積回路
    の故障検査方法。
  9. 【請求項９】 半導体集積回路をレイアウトするための
    レイアウト装置から得られるマスク情報に基づいてマス
    クパターンの密度を計算し、このマスクパターンの密度
    に応じて故障の起こりやすさによる順番づけ又は重みづ
    けを行なう請求項５から７までのいずれか１項記載の半
    導体集積回路の故障検査方法。
  10. 【請求項１０】 半導体集積回路のセルや機能ブロック
    についての過去の使用実績に基づく信頼性についてのデ
    ータベースに基づき故障の起こりやすさによる順番づけ
    又は重みづけを行なう請求項５から７までのいずれか１
    項記載の半導体集積回路の故障検査方法。
  11. 【請求項１１】 各故障を検出した場合に取り得る故障
    検出率を算出し、指定した故障検出率を達成するのに不
    要な故障を、故障の起こり難い順に削除し、残りの故障
    に対して故障検査の処理を行なう請求項７記載の半導体
    集積回路の故障検査方法。
  12. 【請求項１２】 順番づけにしたがって各故障検査の処
    理を行ないながら、故障検出率を算出し、指定した故障
    検出率を達成した時点で処理を停止する請求項７記載の
    半導体集積回路の故障検査方法。
  13. 【請求項１３】 半導体集積回路における故障の発生し
    やすい箇所に関する情報もしくは故障を低減するための
    に対策すべき情報である故障リストを用いて、前記半導
    体集積回路のためのマスクの配置、配線を行なう半導体
    集積回路のレイアウト方法。
  14. 【請求項１４】 半導体集積回路の故障を検査すること
    によって、この半導体集積回路における故障の発生しや
    すい箇所に関する情報もしくは故障を低減するためのに
    対策すべき情報である故障リストを作成し、この故障リ
    ストを用いて、前記半導体集積回路のためのマスクの配
    置、配線を行なう半導体集積回路のレイアウト方法。
  15. 【請求項１５】 故障検査の際に検出しにくい故障を事
    前に故障リストから省き、省いた故障リストに対して前
    記半導体集積回路のためのマスクの配置、配線を行なう
    半導体集積回路のレイアウト方法。
  16. 【請求項１６】 故障リストに、各故障についての故障
    の起こりやすさに関するデータを持たせる請求項１３か
    ら１５までのいずれか１項記載の半導体集積回路のレイ
    アウト方法。
  17. 【請求項１７】 各故障の起こりやすさにより順番づけ
    された故障リストを用いて半導体集積回路のためのマス
    クの配置、配線を行なう請求項１６記載の半導体集積回
    路のレイアウト方法。
  18. 【請求項１８】 各故障の起こりやすさにより故障の重
    みづけを行なって、半導体集積回路のマスクの配置、配
    線のための故障検出率を求める請求項１６記載の半導体
    集積回路のレイアウト方法。
  19. 【請求項１９】 各故障の起こりやすさにより順番づけ
    を行ない、この順番づけにしたがって故障の重みづけを
    行なう請求項１８記載の半導体集積回路のレイアウト方
    法。
  20. 【請求項２０】 半導体集積回路をレイアウトするため
    のレイアウト装置から得られるマスク情報に基づいて故
    障の起こりやすさによる順番づけ又は重みづけを行なう
    請求項１７から１９までのいずれか１項記載の半導体集
    積回路のレイアウト方法。
  21. 【請求項２１】 半導体集積回路をレイアウトするため
    のレイアウト装置から得られるマスク情報に基づいてマ
    スクパターンの密度を計算し、このマスクパターンの密
    度に応じて故障の起こりやすさによる順番づけ又は重み
    づけを行なう請求項１７から１９までのいずれか１項記
    載の半導体集積回路のレイアウト方法。
  22. 【請求項２２】 半導体集積回路のセルや機能ブロック
    についての過去の使用実績に基づく信頼性についてのデ
    ータベースに基づき故障の起こりやすさによる順番づけ
    又は重みづけを行なう請求項１７から１９までのいずれ
    か１項記載の半導体集積回路のレイアウト方法。
  23. 【請求項２３】 各故障を検出した場合に取り得る故障
    検出率を算出し、指定した故障検出率を達成するのに不
    要な故障を、故障の起こり難い順に削除し、残りの故障
    に対して故障検査の処理を行なう請求項１９記載の半導
    体集積回路のレイアウト方法。
  24. 【請求項２４】 順番づけにしたがって各故障検査の処
    理を行ないながら、故障検出率を算出し、指定した故障
    検出率を達成した時点で処理を停止する請求項１９記載
    の半導体集積回路のレイアウト方法。
JP30787299A 1999-10-29 1999-10-29 半導体集積回路の故障検査方法及びレイアウト方法 Expired - Fee Related JP3734392B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP30787299A JP3734392B2 (ja) 1999-10-29 1999-10-29 半導体集積回路の故障検査方法及びレイアウト方法
KR1020000063599A KR100740178B1 (ko) 1999-10-29 2000-10-27 반도체 집적회로의 고장검사방법 및 레이아웃방법
US09/697,305 US7065690B1 (en) 1999-10-29 2000-10-27 Fault detecting method and layout method for semiconductor integrated circuit
US11/340,520 US7441168B2 (en) 1999-10-29 2006-01-27 Fault detecting method and layout method for semiconductor integrated circuit
US11/409,033 US7594206B2 (en) 1999-10-29 2006-04-24 Fault detecting method and layout method for semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30787299A JP3734392B2 (ja) 1999-10-29 1999-10-29 半導体集積回路の故障検査方法及びレイアウト方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2005135475A Division JP2005332389A (ja) 2005-05-09 2005-05-09 半導体集積回路の故障検査方法及びレイアウト方法

Publications (2)

Publication Number Publication Date
JP2001127163A true JP2001127163A (ja) 2001-05-11
JP3734392B2 JP3734392B2 (ja) 2006-01-11

Family

ID=17974188

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30787299A Expired - Fee Related JP3734392B2 (ja) 1999-10-29 1999-10-29 半導体集積回路の故障検査方法及びレイアウト方法

Country Status (3)

Country Link
US (3) US7065690B1 (ja)
JP (1) JP3734392B2 (ja)
KR (1) KR100740178B1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004034463A1 (ja) * 2002-10-10 2004-04-22 Fujitsu Limited レイアウト方法及び装置並びにそのプログラム及び記録媒体
JP2004251895A (ja) * 2003-01-28 2004-09-09 Matsushita Electric Ind Co Ltd 遅延故障検査系列の品質評価方法、遅延故障検査系列生成方法、遅延故障シミュレーション方法および故障検査方法
JP2006010351A (ja) * 2004-06-22 2006-01-12 Toshiba Corp テストパターン作成装置、テストパターン作成方法及びテストパターン作成プログラム
JP2006313133A (ja) * 2005-05-09 2006-11-16 Handotai Rikougaku Kenkyu Center:Kk 集積回路の故障診断方法および故障診断装置、素子レベルの故障候補特定システム、並びに、集積回路の故障診断プログラムおよび該プログラムを記録した媒体
US7308660B2 (en) 2003-01-16 2007-12-11 Kabushiki Kaisha Toshiba Calculation system of fault coverage and calculation method of the same
WO2008056541A1 (fr) * 2006-11-06 2008-05-15 Japan Science And Technology Agency Dispositif de diagnostic, procédé de diagnostic, programme et support d'enregistrement

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3734392B2 (ja) * 1999-10-29 2006-01-11 松下電器産業株式会社 半導体集積回路の故障検査方法及びレイアウト方法
JP2005308471A (ja) * 2004-04-20 2005-11-04 Matsushita Electric Ind Co Ltd パスディレイテスト方法
EP1794693B1 (en) * 2004-10-01 2016-05-11 Mentor Graphics Corporation Feature failure correlation
FR2883998A1 (fr) * 2005-04-05 2006-10-06 St Microelectronics Sa Coprocesseur securise comprenant un circuit de detection d'un evenement
US7305325B2 (en) * 2006-01-12 2007-12-04 International Business Machines Corporation Method to improve requirements, design manufacturing, and transportation in mass manufacturing industries through analysis of defect data
US7836366B2 (en) * 2006-11-10 2010-11-16 Mentor Graphics Corporation Defect localization based on defective cell diagnosis
JP4881332B2 (ja) * 2008-02-15 2012-02-22 株式会社東芝 半導体集積回路のテスト品質評価装置、および半導体集積回路のテスト品質評価方法
JP5691575B2 (ja) * 2011-02-03 2015-04-01 富士通株式会社 故障解析プログラム，故障解析装置および故障解析方法
US9057764B2 (en) * 2011-10-27 2015-06-16 International Business Machines Corporation Detection of unchecked signals in circuit design verification
US10254343B2 (en) * 2012-07-30 2019-04-09 Synopsys, Inc. Layout-aware test pattern generation and fault detection
US9058459B1 (en) * 2013-12-30 2015-06-16 Samsung Electronics Co., Ltd. Integrated circuit layouts and methods to reduce leakage
CN104483620B (zh) * 2014-12-18 2017-08-11 电子科技大学 一种基于信息熵的集成电路故障诊断方法
US20180145497A1 (en) * 2016-11-23 2018-05-24 Schneider Electric USA, Inc. Method to utilize multiple configuration software for df/cafi breakers
US11293970B2 (en) * 2020-01-12 2022-04-05 Kla Corporation Advanced in-line part average testing
US11966283B1 (en) * 2022-11-30 2024-04-23 Advanced Micro Devices, Inc. Devices, systems, and methods for detecting and mitigating silent data corruptions via adaptive voltage-frequency scaling

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4204633A (en) * 1978-11-20 1980-05-27 International Business Machines Corporation Logic chip test system with path oriented decision making test pattern generator
JPS61175737A (ja) 1985-01-31 1986-08-07 Toshiba Corp 並列故障シミユレ−シヨンシステム
US4769817A (en) 1986-01-31 1988-09-06 Zycad Corporation Concurrent fault simulation for logic designs
JPH01235872A (ja) 1988-03-17 1989-09-20 Toshiba Corp 集積回路の故障シミュレーション方法
US5257268A (en) * 1988-04-15 1993-10-26 At&T Bell Laboratories Cost-function directed search method for generating tests for sequential logic circuits
JPH0481616A (ja) * 1990-07-24 1992-03-16 Mitsubishi Electric Corp 故障診断装置
US5325309A (en) 1991-04-30 1994-06-28 Lsi Logic Corporation Method and apparatus for integrated circuit diagnosis
JPH04344540A (ja) * 1991-05-21 1992-12-01 Matsushita Electric Ind Co Ltd 検査系列生成方法
US5581930A (en) * 1993-07-13 1996-12-10 Langer; Alexander G. Remote activity sensing system
US5581475A (en) 1993-08-13 1996-12-03 Harris Corporation Method for interactively tailoring topography of integrated circuit layout in accordance with electromigration model-based minimum width metal and contact/via rules
US5414716A (en) * 1993-09-22 1995-05-09 Mitsubishi Electronic Research Laboratories, Inc. Weighting system for testing of circuits utilizing determination of undetected faults
JP3184023B2 (ja) 1993-09-29 2001-07-09 株式会社リコー テストパターンの故障検出率算出方法および装置
US5544308A (en) * 1994-08-02 1996-08-06 Giordano Automation Corp. Method for automating the development and execution of diagnostic reasoning software in products and processes
US5640403A (en) 1994-09-28 1997-06-17 Nec Corporation Fault diagnosis method for a sequential circuit
JPH08254572A (ja) 1995-03-16 1996-10-01 Advantest Corp Ｉｃ故障箇所追跡装置及びその追跡方法
JPH0980121A (ja) 1995-09-08 1997-03-28 Nec Corp 集積回路の故障診断装置及び方法
US5663967A (en) 1995-10-19 1997-09-02 Lsi Logic Corporation Defect isolation using scan-path testing and electron beam probing in multi-level high density asics
JPH09264938A (ja) 1996-03-29 1997-10-07 Toshiba Corp 集積回路の試験装置及び試験方法並びに集積回路の設計装置及び設計方法
US5737340A (en) * 1996-07-01 1998-04-07 Mentor Graphics Corporation Multi-phase test point insertion for built-in self test of integrated circuits
US5691990A (en) * 1996-12-02 1997-11-25 International Business Machines Corporation Hybrid partial scan method
US6066179A (en) * 1997-06-13 2000-05-23 University Of Edinburgh Property estimation of an integrated circuit
JP3891456B2 (ja) * 1997-07-07 2007-03-14 松下電器産業株式会社 集積回路の故障検証方法
JPH1187519A (ja) 1997-09-04 1999-03-30 Toshiba Corp 半導体集積回路の製造方法、半導体集積回路の自動配置配線方法及び半導体集積回路
JPH11119823A (ja) * 1997-10-21 1999-04-30 Yaskawa Electric Corp 故障診断装置
US6067651A (en) * 1998-02-20 2000-05-23 Hewlett-Packard Company Test pattern generator having improved test sequence compaction
JPH11258313A (ja) * 1998-03-13 1999-09-24 Hitachi Ltd 論理回路検査点解析装置，解析方法
JPH11265980A (ja) * 1998-03-17 1999-09-28 Matsushita Electric Ind Co Ltd 集積回路の故障検証方法
US6044208A (en) 1998-04-30 2000-03-28 International Business Machines Corporation Incremental critical area computation for VLSI yield prediction
US6223316B1 (en) * 1998-05-27 2001-04-24 Nec Usa, Inc. Vector restoration using accelerated validation and refinement
US6618830B1 (en) * 1998-11-30 2003-09-09 Texas Instruments Incorporated System and method for pruning a bridging diagnostic list
JP3813757B2 (ja) * 1999-03-23 2006-08-23 株式会社東芝 重み付き故障検出率評価装置
JP3734392B2 (ja) * 1999-10-29 2006-01-11 松下電器産業株式会社 半導体集積回路の故障検査方法及びレイアウト方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004034463A1 (ja) * 2002-10-10 2004-04-22 Fujitsu Limited レイアウト方法及び装置並びにそのプログラム及び記録媒体
US7512921B2 (en) 2002-10-10 2009-03-31 Fujitsu Limited Method and apparatus for designing integrated circuit enabling the yield of integrated circuit to be improved by considering random errors
US7308660B2 (en) 2003-01-16 2007-12-11 Kabushiki Kaisha Toshiba Calculation system of fault coverage and calculation method of the same
JP2004251895A (ja) * 2003-01-28 2004-09-09 Matsushita Electric Ind Co Ltd 遅延故障検査系列の品質評価方法、遅延故障検査系列生成方法、遅延故障シミュレーション方法および故障検査方法
JP4599064B2 (ja) * 2003-01-28 2010-12-15 パナソニック株式会社 遅延故障検査系列の品質評価方法、遅延故障検査系列生成方法および遅延故障シミュレーション方法
JP2006010351A (ja) * 2004-06-22 2006-01-12 Toshiba Corp テストパターン作成装置、テストパターン作成方法及びテストパターン作成プログラム
US7406645B2 (en) 2004-06-22 2008-07-29 Kabushiki Kaisha Toshiba Test pattern generating apparatus, method for automatically generating test patterns and computer program product for executing an application for a test pattern generating apparatus
JP4602004B2 (ja) * 2004-06-22 2010-12-22 株式会社東芝 テストパターン作成装置、テストパターン作成方法及びテストパターン作成プログラム
JP2006313133A (ja) * 2005-05-09 2006-11-16 Handotai Rikougaku Kenkyu Center:Kk 集積回路の故障診断方法および故障診断装置、素子レベルの故障候補特定システム、並びに、集積回路の故障診断プログラムおよび該プログラムを記録した媒体
WO2008056541A1 (fr) * 2006-11-06 2008-05-15 Japan Science And Technology Agency Dispositif de diagnostic, procédé de diagnostic, programme et support d'enregistrement
JP2008116374A (ja) * 2006-11-06 2008-05-22 Japan Science & Technology Agency 診断装置、診断方法、その診断方法をコンピュータに実行させることが可能なプログラム、及びそのプログラムを記録した記録媒体

Also Published As

Publication number Publication date
US20060156095A1 (en) 2006-07-13
US7065690B1 (en) 2006-06-20
US20060236184A1 (en) 2006-10-19
JP3734392B2 (ja) 2006-01-11
US7441168B2 (en) 2008-10-21
KR100740178B1 (ko) 2007-07-16
US7594206B2 (en) 2009-09-22
KR20010040210A (ko) 2001-05-15

Similar Documents

Publication Publication Date Title
JP3734392B2 (ja) 半導体集積回路の故障検査方法及びレイアウト方法
US6553329B2 (en) System for mapping logical functional test data of logical integrated circuits to physical representation using pruned diagnostic list
US8190953B2 (en) Method and system for selecting test vectors in statistical volume diagnosis using failed test data
JP4881332B2 (ja) 半導体集積回路のテスト品質評価装置、および半導体集積回路のテスト品質評価方法
US7765444B2 (en) Failure diagnosis for logic circuits
US8402421B2 (en) Method and system for subnet defect diagnostics through fault compositing
Mittal et al. Test chip design for optimal cell-aware diagnosability
US6618830B1 (en) System and method for pruning a bridging diagnostic list
Appello et al. Understanding yield losses in logic circuits
JP3204204B2 (ja) 論理ｌｓｉの製造プロセス診断システム、方法及び記録媒体
US6941235B2 (en) Method and system for analyzing quiescent power plane current (IDDQ) test data in very-large scale integrated (VLSI) circuits
US6785413B1 (en) Rapid defect analysis by placement of tester fail data
US10338137B1 (en) Highly accurate defect identification and prioritization of fault locations
Crouch et al. AC scan path selection for physical debugging
JP3045111B2 (ja) Ｌｓｉ不良自動解析装置及びその解析方法並びにその方法をコンピュータに実行させるためのプログラムを記憶した記憶媒体
US8515695B2 (en) Method and an apparatus for evaluating small delay defect coverage of a test pattern set on an IC
Pomeranz et al. Location of stuck-at faults and bridging faults based on circuit partitioning
Appello et al. Yield analysis of logic circuits
JP2005332389A (ja) 半導体集積回路の故障検査方法及びレイアウト方法
US6513137B1 (en) Test method and apparatus using energy consumption ratio
Inuyama et al. Critical-area-aware test pattern generation and reordering
JP2715989B2 (ja) Ｉｄｄｑを用いたＣＭＯＳ論理回路の故障箇所の絞り込み方法
JP2005043274A (ja) 故障モード特定方法及び故障診断装置
Nandakumar et al. Improved Chain Diagnosis Methodology for Clock and Control Signal Defect Identification
Porche et al. Physically-aware diagnostic resolution

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041118

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050308

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050509

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20050606

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050920

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051018

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091028

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091028

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101028

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111028

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121028

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees