JPH08254572A - Ｉｃ故障箇所追跡装置及びその追跡方法 - Google Patents
Ｉｃ故障箇所追跡装置及びその追跡方法Info
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- JPH08254572A JPH08254572A JP7084798A JP8479895A JPH08254572A JP H08254572 A JPH08254572 A JP H08254572A JP 7084798 A JP7084798 A JP 7084798A JP 8479895 A JP8479895 A JP 8479895A JP H08254572 A JPH08254572 A JP H08254572A
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/302—Contactless testing
- G01R31/305—Contactless testing using electron beams
- G01R31/307—Contactless testing using electron beams of integrated circuits
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Abstract
(57)【要約】
【目的】 ＤＵＴの設計に対する知識がなくても、ＩＣ
の故障箇所の追跡及び特定が短時間で容易に実行できる
ＩＣ故障箇所追跡装置及びその追跡方法を実現する。 【構成】 視野データを荷電粒子線試験装置に指示し、
電位コントラスト像の差像を荷電粒子線試験装置から取
り込み、観測故障被疑レイアウトパターン／ネット認識
手段３１０を設け、その観測故障被疑レイアウトパター
ンの出力ゲート認識手段３１１を設け、観測故障被疑レ
イアウトパターンの出力ゲートの入力ネットに対応する
入力ネットポリゴン認識手段３１２を設け、故障箇所追
跡のための次の視野を決定する視野決定手段３１３を設
け、次の視野データを荷電粒子線試験装置に指示するた
めレイアウト（視野）表示手段３１４を設け、ネット−
レイアウト対応情報３２２やデバイス−レイアウト対応
情報３２３を記憶する記憶装置３２０を内蔵する制御装
置３００を構成する。
の故障箇所の追跡及び特定が短時間で容易に実行できる
ＩＣ故障箇所追跡装置及びその追跡方法を実現する。 【構成】 視野データを荷電粒子線試験装置に指示し、
電位コントラスト像の差像を荷電粒子線試験装置から取
り込み、観測故障被疑レイアウトパターン／ネット認識
手段３１０を設け、その観測故障被疑レイアウトパター
ンの出力ゲート認識手段３１１を設け、観測故障被疑レ
イアウトパターンの出力ゲートの入力ネットに対応する
入力ネットポリゴン認識手段３１２を設け、故障箇所追
跡のための次の視野を決定する視野決定手段３１３を設
け、次の視野データを荷電粒子線試験装置に指示するた
めレイアウト（視野）表示手段３１４を設け、ネット−
レイアウト対応情報３２２やデバイス−レイアウト対応
情報３２３を記憶する記憶装置３２０を内蔵する制御装
置３００を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体試験装置と荷電
粒子線試験装置を組み合わせて使用し、被試験デバイス
（ＤＵＴ）の設計データを用いたＩＣ故障箇所追跡装置
及びその追跡方法に関するものである。
粒子線試験装置を組み合わせて使用し、被試験デバイス
（ＤＵＴ）の設計データを用いたＩＣ故障箇所追跡装置
及びその追跡方法に関するものである。
【０００２】
【従来の技術】ＤＵＴの特定配線パターンに対して、Ｄ
ＵＴの設計データを用いてシミュレーションし、その結
果によって得られた期待値波形と、ＤＵＴを半導体試験
装置（ＬＳＩテスタ）からテストパターンを与えて駆動
し、電子ビームテスタ（ＥＢテスタ）によって測定した
波形とを比較して誤動作を認識し、故障を追跡する方法
がある。この場合、被試験配線パターンは、半導体試験
装置によって特定された誤動作を発生した出力パッドを
下流として、故障源に向かって、配線ネットを１つずつ
上流に遡って選択される。
ＵＴの設計データを用いてシミュレーションし、その結
果によって得られた期待値波形と、ＤＵＴを半導体試験
装置（ＬＳＩテスタ）からテストパターンを与えて駆動
し、電子ビームテスタ（ＥＢテスタ）によって測定した
波形とを比較して誤動作を認識し、故障を追跡する方法
がある。この場合、被試験配線パターンは、半導体試験
装置によって特定された誤動作を発生した出力パッドを
下流として、故障源に向かって、配線ネットを１つずつ
上流に遡って選択される。
【０００３】例えば、半導体試験装置によって、テスト
パターンｎで出力パッドＡの出力レベルが期待値と違っ
ている場合を考える。故障追跡は、出力パッドＡに出力
したゲートに入力する配線ネットの波形がテストパター
ンｎで正常かどうかを、ＤＵＴの設計データからシミュ
レーションによって得られた期待値波形と、ＤＵＴを実
際に駆動してＥＢテスタによって測定された波形を比較
して、一致しているか不一致であるかを判別することか
らスタートする。不一致である場合には、その配線ネッ
トに出力したゲートに入力する配線ネットの波形を同じ
ように比較し一致、不一致の判別を行う。
パターンｎで出力パッドＡの出力レベルが期待値と違っ
ている場合を考える。故障追跡は、出力パッドＡに出力
したゲートに入力する配線ネットの波形がテストパター
ンｎで正常かどうかを、ＤＵＴの設計データからシミュ
レーションによって得られた期待値波形と、ＤＵＴを実
際に駆動してＥＢテスタによって測定された波形を比較
して、一致しているか不一致であるかを判別することか
らスタートする。不一致である場合には、その配線ネッ
トに出力したゲートに入力する配線ネットの波形を同じ
ように比較し一致、不一致の判別を行う。
【０００４】以上のような比較を繰り返し、一致してい
る場合には、テストパターンｎの１つ前のテストパター
ンで波形を比較する。以上のように、故障源に向かっ
て、配線ネットを遡り、テストパターンを遡り、シミュ
レーションによる期待値とＥＢテスタによる測定値が一
致したとき、故障源を特定することができる。
る場合には、テストパターンｎの１つ前のテストパター
ンで波形を比較する。以上のように、故障源に向かっ
て、配線ネットを遡り、テストパターンを遡り、シミュ
レーションによる期待値とＥＢテスタによる測定値が一
致したとき、故障源を特定することができる。
【０００５】また、故障源を追跡する別の方法として、
良品状態と不良品状態の電位差像を観測する方法があ
る。この場合、電位差像がなくなるまで、配線パターン
図を参照しながら、誤動作を検出した出力パッドの下流
から、故障源である上流に向かって、配線パターンを遡
り、テストパターンを遡り、電位差像が無くなったと
き、故障源を特定することができる。
良品状態と不良品状態の電位差像を観測する方法があ
る。この場合、電位差像がなくなるまで、配線パターン
図を参照しながら、誤動作を検出した出力パッドの下流
から、故障源である上流に向かって、配線パターンを遡
り、テストパターンを遡り、電位差像が無くなったと
き、故障源を特定することができる。
【０００６】
【発明が解決しようとする課題】上述した測定波形を用
いた故障追跡方法は、配線ネットを下流から上流に向け
て１つずつ遡り、配線パターンの波形を１つ１つ測定
し、シミュレーション結果による期待値波形と比較しな
がら行うため、故障源を特定するのに、例えば、数日間
とか数週間といった非常に長い時間を要していた。ま
た、電位差像を観測する故障箇所追跡方法は、配線パタ
ーンレイアウト図を参照しながら、試行錯誤して、追跡
すべき配線パターンを選択して行っており、ＤＵＴの設
計に精通した人が行ったとしても、故障源を特定するの
に、例えば、数十時間とか数日間といった長い時間を要
していた。本発明は、ＤＵＴの設計に対する知識がなく
ても、ＩＣの故障箇所の追跡及び特定が短時間で容易に
実行できるＩＣ故障箇所追跡装置及びその追跡方法を実
現することを目的としている。
いた故障追跡方法は、配線ネットを下流から上流に向け
て１つずつ遡り、配線パターンの波形を１つ１つ測定
し、シミュレーション結果による期待値波形と比較しな
がら行うため、故障源を特定するのに、例えば、数日間
とか数週間といった非常に長い時間を要していた。ま
た、電位差像を観測する故障箇所追跡方法は、配線パタ
ーンレイアウト図を参照しながら、試行錯誤して、追跡
すべき配線パターンを選択して行っており、ＤＵＴの設
計に精通した人が行ったとしても、故障源を特定するの
に、例えば、数十時間とか数日間といった長い時間を要
していた。本発明は、ＤＵＴの設計に対する知識がなく
ても、ＩＣの故障箇所の追跡及び特定が短時間で容易に
実行できるＩＣ故障箇所追跡装置及びその追跡方法を実
現することを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＩＣ故障箇所追跡装置は次のように構成さ
れている。つまり、ＤＵＴの端子にテストパターンを加
え、ＤＵＴの出力を監視して期待値と違う端子を発見す
ると荷電粒子線試験装置に割り込みを発生し、故障外部
端子名を通知するため荷電粒子線試験装置にフェイルロ
グを送る半導体試験装置と、半導体試験装置から送られ
たトリガを起点としてＤＵＴに荷電粒子線を掃引照射
し、各照射点から発生する２次電子の量を各照射点ごと
に計測し、この計測量を電気信号として取り込むことに
よりＩＣ内の電位分布を電位コントラスト像として表示
し、良品状態と不良品状態の電位コントラスト像の差像
を表示し、像の取得の終了及びテストパターン発生の変
更を半導体試験装置に通知する荷電粒子線試験装置と、
視野データを荷電粒子線試験装置に指示し、電位コント
ラスト像の差像を荷電粒子線試験装置から取り込み、観
測故障被疑レイアウトパターン／ネット認識手段３１０
を設け、その観測故障被疑レイアウトパターンの出力ゲ
ート認識手段３１１を設け、観測故障被疑レイアウトパ
ターンの出力ゲートの入力ネットに対応する配線パター
ンを認識する入力ネットポリゴン認識手段３１２を設
け、故障箇所追跡のための次の視野を決定する視野決定
手段３１３を設け、次の視野データを荷電粒子線試験装
置に指示するためレイアウト（視野）表示手段３１４を
設け、以上の処理を実行するためネットリストデータ３
２１、ネット−レイアウト対応情報３２２、デバイス−
レイアウト対応情報３２３及びレイアウトデータ３２４
を記憶した記憶装置３２０を内蔵する制御装置３００と
で構成される。なお、半導体試験装置から出力されるフ
ェイルログより、自動で故障パッドを含むＳＥＭ像を観
測できるよう、フェイルログを入力とする故障外部端子
認識手段を、制御装置３００内に設けて構成してもよ
い。また、半導体試験装置としてＬＳＩテスタ１００
を、荷電粒子線試験装置としてＥＢテスタ２００を使用
し、荷電粒子線として電子ビームを使用して構成しても
よい。
に、本発明のＩＣ故障箇所追跡装置は次のように構成さ
れている。つまり、ＤＵＴの端子にテストパターンを加
え、ＤＵＴの出力を監視して期待値と違う端子を発見す
ると荷電粒子線試験装置に割り込みを発生し、故障外部
端子名を通知するため荷電粒子線試験装置にフェイルロ
グを送る半導体試験装置と、半導体試験装置から送られ
たトリガを起点としてＤＵＴに荷電粒子線を掃引照射
し、各照射点から発生する２次電子の量を各照射点ごと
に計測し、この計測量を電気信号として取り込むことに
よりＩＣ内の電位分布を電位コントラスト像として表示
し、良品状態と不良品状態の電位コントラスト像の差像
を表示し、像の取得の終了及びテストパターン発生の変
更を半導体試験装置に通知する荷電粒子線試験装置と、
視野データを荷電粒子線試験装置に指示し、電位コント
ラスト像の差像を荷電粒子線試験装置から取り込み、観
測故障被疑レイアウトパターン／ネット認識手段３１０
を設け、その観測故障被疑レイアウトパターンの出力ゲ
ート認識手段３１１を設け、観測故障被疑レイアウトパ
ターンの出力ゲートの入力ネットに対応する配線パター
ンを認識する入力ネットポリゴン認識手段３１２を設
け、故障箇所追跡のための次の視野を決定する視野決定
手段３１３を設け、次の視野データを荷電粒子線試験装
置に指示するためレイアウト（視野）表示手段３１４を
設け、以上の処理を実行するためネットリストデータ３
２１、ネット−レイアウト対応情報３２２、デバイス−
レイアウト対応情報３２３及びレイアウトデータ３２４
を記憶した記憶装置３２０を内蔵する制御装置３００と
で構成される。なお、半導体試験装置から出力されるフ
ェイルログより、自動で故障パッドを含むＳＥＭ像を観
測できるよう、フェイルログを入力とする故障外部端子
認識手段を、制御装置３００内に設けて構成してもよ
い。また、半導体試験装置としてＬＳＩテスタ１００
を、荷電粒子線試験装置としてＥＢテスタ２００を使用
し、荷電粒子線として電子ビームを使用して構成しても
よい。
【０００８】また、ＩＣ故障箇所追跡方法として次のよ
うな方法を使用している。つまり、ＤＵＴ内の回路接続
と入出力関係を含むネットリストデータ３２１と、ゲー
トやセルなどのデバイスのマスクレイアウト上での配置
関係を含むデバイス−レイアウト対応情報３２３を用い
て、着目している故障配線パターンを出力する故障源側
のデバイスの位置をレイアウト上で自動特定し、それを
参照しながら故障を故障源に向かって追跡する方法を用
いる。更に、ネットリストデータ３２１に含まれるネッ
トのマスクレイアウト上での配置関係を含むネット−レ
イアウト対応情報３２２を用いて、特定されたデバイス
の入力側のネットをレイアウト上で自動特定し、それを
参照しながら故障を故障源に向かって追跡する方法を用
いる。また、特定されたデバイスとネットを含むようレ
イアウトとＳＥＭ像視野を決定する。また、特定された
デバイスの外形をＳＥＭ像上に重畳表示する。
うな方法を使用している。つまり、ＤＵＴ内の回路接続
と入出力関係を含むネットリストデータ３２１と、ゲー
トやセルなどのデバイスのマスクレイアウト上での配置
関係を含むデバイス−レイアウト対応情報３２３を用い
て、着目している故障配線パターンを出力する故障源側
のデバイスの位置をレイアウト上で自動特定し、それを
参照しながら故障を故障源に向かって追跡する方法を用
いる。更に、ネットリストデータ３２１に含まれるネッ
トのマスクレイアウト上での配置関係を含むネット−レ
イアウト対応情報３２２を用いて、特定されたデバイス
の入力側のネットをレイアウト上で自動特定し、それを
参照しながら故障を故障源に向かって追跡する方法を用
いる。また、特定されたデバイスとネットを含むようレ
イアウトとＳＥＭ像視野を決定する。また、特定された
デバイスの外形をＳＥＭ像上に重畳表示する。
【０００９】
【作用】上記のように構成されたＩＣ故障箇所追跡装置
及びその追跡方法においては、ＩＣの故障パッドからス
タートした故障の特定が、短時間で完了でき、ＤＵＴの
デザインに対する知識がなくてもＩＣの故障箇所を簡単
に追跡できる作用がある。
及びその追跡方法においては、ＩＣの故障パッドからス
タートした故障の特定が、短時間で完了でき、ＤＵＴの
デザインに対する知識がなくてもＩＣの故障箇所を簡単
に追跡できる作用がある。
【００１０】
【実施例】図１に本発明の概略ブロック図を示す。この
ＩＣ故障箇所追跡装置は、ＤＵＴの端子にテストパター
ンを加え、ＤＵＴの出力を監視して期待値と違う端子を
発見するとＥＢテスタに割り込み（トリガ）を発生し、
故障外部端子名を通知するためＥＢテスタにフェイルロ
グを送るＬＳＩテスタ１００と、ＬＳＩテスタ１００か
ら送られたトリガを起点としてＤＵＴに電子ビームを掃
引照射（走査しながら照射すること）し、各照射点から
発生する２次電子の量を各照射点ごとに計測し、この計
測量を電気信号として取り込むことによりＩＣ内の電位
分布を電位コントラスト像として表示し、良品状態と不
良品状態の電位コントラスト像の差像を表示し、像の取
得の終了及びテストパターン発生の変更をＬＳＩテスタ
１００に通知するＥＢテスタ２００と、視野データをＥ
Ｂテスタ２００に指示し、電位コントラスト像の差像を
ＥＢテスタ２００から取り込み、観測故障被疑レイアウ
トパターン／ネット認識手段３１０を設け、その観測故
障被疑レイアウトパターンの出力ゲート認識手段３１１
を設け、観測故障被疑レイアウトパターンの出力ゲート
の入力ネットポリゴン認識手段３１２を設け、故障箇所
追跡のための次の視野を決定する視野決定手段３１３を
設け、次の視野データをＥＢテスタ２００に指示するた
めレイアウト（視野）表示手段３１４を設け、以上の処
理を実行するためネットリストデータ３２１、ネット−
レイアウト対応情報３２２、デバイス−レイアウト対応
情報３２３及びレイアウトデータ３２４を記憶した記憶
装置３２０を内蔵する制御装置３００で構成される。
ＩＣ故障箇所追跡装置は、ＤＵＴの端子にテストパター
ンを加え、ＤＵＴの出力を監視して期待値と違う端子を
発見するとＥＢテスタに割り込み（トリガ）を発生し、
故障外部端子名を通知するためＥＢテスタにフェイルロ
グを送るＬＳＩテスタ１００と、ＬＳＩテスタ１００か
ら送られたトリガを起点としてＤＵＴに電子ビームを掃
引照射（走査しながら照射すること）し、各照射点から
発生する２次電子の量を各照射点ごとに計測し、この計
測量を電気信号として取り込むことによりＩＣ内の電位
分布を電位コントラスト像として表示し、良品状態と不
良品状態の電位コントラスト像の差像を表示し、像の取
得の終了及びテストパターン発生の変更をＬＳＩテスタ
１００に通知するＥＢテスタ２００と、視野データをＥ
Ｂテスタ２００に指示し、電位コントラスト像の差像を
ＥＢテスタ２００から取り込み、観測故障被疑レイアウ
トパターン／ネット認識手段３１０を設け、その観測故
障被疑レイアウトパターンの出力ゲート認識手段３１１
を設け、観測故障被疑レイアウトパターンの出力ゲート
の入力ネットポリゴン認識手段３１２を設け、故障箇所
追跡のための次の視野を決定する視野決定手段３１３を
設け、次の視野データをＥＢテスタ２００に指示するた
めレイアウト（視野）表示手段３１４を設け、以上の処
理を実行するためネットリストデータ３２１、ネット−
レイアウト対応情報３２２、デバイス−レイアウト対応
情報３２３及びレイアウトデータ３２４を記憶した記憶
装置３２０を内蔵する制御装置３００で構成される。
【００１１】ＬＳＩテスタ１００から出力されるフェイ
ルログより、自動で故障パッドを含むＳＥＭ像を観測で
きるよう、フェイルログを入力とする故障外部端子認識
手段を、制御装置３００内に設けてもよい。
ルログより、自動で故障パッドを含むＳＥＭ像を観測で
きるよう、フェイルログを入力とする故障外部端子認識
手段を、制御装置３００内に設けてもよい。
【００１２】図２に電位差像が観測されたＤＵＴのレイ
アウト図の一例を示す。ここで、図１と図２を参照し
て、その動作を説明する。まず、制御装置３００にセッ
トアップされているナビゲーション用ＣＡＤ（Computer
Aided Design ）リンクソフトを用いて、ＤＵＴの設計
データであるネットリストデータ、マスクレイアウトデ
ータ及びＬＶＳ（Layout Versus Schematic ）出力デー
タを内部データベースに変換し、記憶装置３２０に記憶
させておく。このデータベース変換処理を通してネット
−レイアウト対応情報３２２及びデバイス−レイアウト
対応情報３２３を内部データベースとして生成し記憶装
置３２０に記憶させる。ここでデバイスとは、セルやゲ
ートを指す。
アウト図の一例を示す。ここで、図１と図２を参照し
て、その動作を説明する。まず、制御装置３００にセッ
トアップされているナビゲーション用ＣＡＤ（Computer
Aided Design ）リンクソフトを用いて、ＤＵＴの設計
データであるネットリストデータ、マスクレイアウトデ
ータ及びＬＶＳ（Layout Versus Schematic ）出力デー
タを内部データベースに変換し、記憶装置３２０に記憶
させておく。このデータベース変換処理を通してネット
−レイアウト対応情報３２２及びデバイス−レイアウト
対応情報３２３を内部データベースとして生成し記憶装
置３２０に記憶させる。ここでデバイスとは、セルやゲ
ートを指す。
【００１３】以上のような前処理を済ませ、ＤＵＴをＥ
Ｂテスタ２００に装着して、ＬＳＩテスタ１００からの
フェイルログのレポートより知り得た故障と判定された
外部出力端子に接続されるチップ内のパッド（故障パッ
ド）を含むＳＥＭ（ScanningElectron Microscope）像
を観測できるようにＥＢテスタ２００のＳＥＭ視野を設
定する。この時、ＥＢテスタ２００側のＳＥＭ像と、レ
イアウト表示手段によって表示されるレイアウト図の位
置的な調整を行う。
Ｂテスタ２００に装着して、ＬＳＩテスタ１００からの
フェイルログのレポートより知り得た故障と判定された
外部出力端子に接続されるチップ内のパッド（故障パッ
ド）を含むＳＥＭ（ScanningElectron Microscope）像
を観測できるようにＥＢテスタ２００のＳＥＭ視野を設
定する。この時、ＥＢテスタ２００側のＳＥＭ像と、レ
イアウト表示手段によって表示されるレイアウト図の位
置的な調整を行う。
【００１４】次に、良品状態と不良品状態のＳＥＭ像の
差像を観測できる機能を用いて、ＥＢテスタ２００で差
像を測定する。この時、故障パッドに接続されている金
属配線パターンなどの故障を起こしている配線パターン
が白線または黒線で観測される。
差像を観測できる機能を用いて、ＥＢテスタ２００で差
像を測定する。この時、故障パッドに接続されている金
属配線パターンなどの故障を起こしている配線パターン
が白線または黒線で観測される。
【００１５】観測された故障パッドに接続されている金
属配線パターンより、観測故障被疑レイアウトパターン
／ネット認識手段３１０は、ネット−レイアウト対応情
報３２２を用いて、対応するレイアウトパターンとそれ
に対応するネット名を特定する。
属配線パターンより、観測故障被疑レイアウトパターン
／ネット認識手段３１０は、ネット−レイアウト対応情
報３２２を用いて、対応するレイアウトパターンとそれ
に対応するネット名を特定する。
【００１６】次に、出力ゲート認識手段３１１は、特定
されたネット名を用いて、そのネットの故障源に向かう
方向である上流にあるゲートまたはセルを、ネットリス
トデータ３２１を探索してそのデバイス名を特定する。
なお、この時、上流にあるデバイスが複数であってもよ
い。続いて、特定されたデバイス名より、デバイス−レ
イアウト対応情報３２３を検索して、対応するデバイス
レイアウトを特定する。さらに、特定されたデバイス名
より、ネットリストデータ３２１を検索して、そのデバ
イスに入力として接続されている入力ネット名を認識す
る。ＤＵＴが階層設計されている場合は、その階層に従
ってデバイス名を特定してもよい。この場合、ネットリ
ストデータ３２１に階層情報を含めることで実現でき
る。
されたネット名を用いて、そのネットの故障源に向かう
方向である上流にあるゲートまたはセルを、ネットリス
トデータ３２１を探索してそのデバイス名を特定する。
なお、この時、上流にあるデバイスが複数であってもよ
い。続いて、特定されたデバイス名より、デバイス−レ
イアウト対応情報３２３を検索して、対応するデバイス
レイアウトを特定する。さらに、特定されたデバイス名
より、ネットリストデータ３２１を検索して、そのデバ
イスに入力として接続されている入力ネット名を認識す
る。ＤＵＴが階層設計されている場合は、その階層に従
ってデバイス名を特定してもよい。この場合、ネットリ
ストデータ３２１に階層情報を含めることで実現でき
る。
【００１７】次に、入力ネットポリゴン認識手段３１２
は、入力ネット名より、ネット−レイアウト対応情報３
２２を検索して、入力ネットに対応した入力レイアウト
パターンのデバイスに近い側のポリゴンを特定する。な
お、デバイスに近い側のポリゴンに替えて入力レイアウ
トパターンの全ポリゴンでもよい。
は、入力ネット名より、ネット−レイアウト対応情報３
２２を検索して、入力ネットに対応した入力レイアウト
パターンのデバイスに近い側のポリゴンを特定する。な
お、デバイスに近い側のポリゴンに替えて入力レイアウ
トパターンの全ポリゴンでもよい。
【００１８】以上の結果に基づき、視野決定手段３１３
は、特定されたデバイスと入力レイアウトパターンが視
野に入るように位置と倍率を決定する。
は、特定されたデバイスと入力レイアウトパターンが視
野に入るように位置と倍率を決定する。
【００１９】レイアウト（視野）表示手段３１４は、視
野決定手段３１３で得られたデータを受けてレイアウト
図を表示し、レイアウト図の中に特定されたデバイスと
ポリゴンを強調表示することにより、次に追跡すべき場
所を知らせる。また、レイアウト（視野）表示手段３１
４は、位置座標と倍率、さらに例えば長方形の各頂点座
標値のような特定デバイスの座標データを含む視野デー
タをＥＢテスタ２００に送る。
野決定手段３１３で得られたデータを受けてレイアウト
図を表示し、レイアウト図の中に特定されたデバイスと
ポリゴンを強調表示することにより、次に追跡すべき場
所を知らせる。また、レイアウト（視野）表示手段３１
４は、位置座標と倍率、さらに例えば長方形の各頂点座
標値のような特定デバイスの座標データを含む視野デー
タをＥＢテスタ２００に送る。
【００２０】ＥＢテスタ２００は、視野データに対応さ
せてＳＥＭ像の位置を変更し、特定デバイスの位置をＳ
ＥＭ像上に示すため、例えばそのデバイス上に長方形を
重畳表示する。更に、ＳＥＭ像上にデバイス外形だけで
なく、そのデバイスに対する特定された入力ネットのレ
イアウトパターン外形または線分も重畳表示してもよ
い。これにより、容易にレイアウト図と対応ずけられ
る。
せてＳＥＭ像の位置を変更し、特定デバイスの位置をＳ
ＥＭ像上に示すため、例えばそのデバイス上に長方形を
重畳表示する。更に、ＳＥＭ像上にデバイス外形だけで
なく、そのデバイスに対する特定された入力ネットのレ
イアウトパターン外形または線分も重畳表示してもよ
い。これにより、容易にレイアウト図と対応ずけられ
る。
【００２１】新たな視野で再び差像を観測し、より上流
の故障被疑配線パターンを知ることができる。以上の手
順を、差像として配線パターンが現れなくなるまで繰り
返す。この方法は、配線パターンを上流に向けて１つず
つ遡る必要がなく、その視野の範囲内で差像が示す最も
上流の配線パターンまで１度に遡ることができる。
の故障被疑配線パターンを知ることができる。以上の手
順を、差像として配線パターンが現れなくなるまで繰り
返す。この方法は、配線パターンを上流に向けて１つず
つ遡る必要がなく、その視野の範囲内で差像が示す最も
上流の配線パターンまで１度に遡ることができる。
【００２２】差像として配線パターンが現れなくなった
時点で、テストパターンを遡る必要がある場合は、テス
トパターンのテストサイクルを１ないしそれ以上遡っ
て、差像を検出し、以上記載した手順で、差像として配
線パターンが現れなくなるまで繰り返す。故障源に向か
って、配線ネットを遡り、テストパターンを遡り、差像
として配線パターンが現れなくなったとき、故障源を特
定することができる。
時点で、テストパターンを遡る必要がある場合は、テス
トパターンのテストサイクルを１ないしそれ以上遡っ
て、差像を検出し、以上記載した手順で、差像として配
線パターンが現れなくなるまで繰り返す。故障源に向か
って、配線ネットを遡り、テストパターンを遡り、差像
として配線パターンが現れなくなったとき、故障源を特
定することができる。
【００２３】以上のように、故障パッドからスタートし
た故障の特定が、短時間で完了できる他、ＤＵＴのデザ
インに対する知識がなくても故障を簡単に追跡できる。
た故障の特定が、短時間で完了できる他、ＤＵＴのデザ
インに対する知識がなくても故障を簡単に追跡できる。
【００２４】なお、以上の説明は、主にＥＢテスタを荷
電粒子線試験装置とし、ＬＳＩテスタを半導体試験装置
として詳述してきたが、この発明はこれに限るものでは
なく、荷電粒子線試験装置としてイオンビームテスタな
どに、半導体試験装置としてテストパターン発生装置な
どに及ぶものである。
電粒子線試験装置とし、ＬＳＩテスタを半導体試験装置
として詳述してきたが、この発明はこれに限るものでは
なく、荷電粒子線試験装置としてイオンビームテスタな
どに、半導体試験装置としてテストパターン発生装置な
どに及ぶものである。
【００２５】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。つ
まり、ＩＣの故障パッドからスタートした故障の特定
が、極めて短時間のうちに完了できる。また、ＤＵＴの
デザインに対する知識がなくてもＩＣの故障箇所を簡単
に追跡できるため、効果は極めて大きい。
ているので、以下に記載されるような効果を奏する。つ
まり、ＩＣの故障パッドからスタートした故障の特定
が、極めて短時間のうちに完了できる。また、ＤＵＴの
デザインに対する知識がなくてもＩＣの故障箇所を簡単
に追跡できるため、効果は極めて大きい。
【図１】本発明の概略ブロック図である。
【図２】本発明におけるレイアウト図による説明図であ
る。
る。
【符号の説明】 １００ ＬＳＩテスタ ２００ ＥＢテスタ ３００ 制御装置 ３１０ 観測故障被疑レイアウトパターン／ネット認
識手段 ３１１ 出力ゲート認識手段 ３１２ 入力ネットポリゴン認識手段 ３１３ 視野決定手段 ３１４ レイアウト（視野）表示手段 ３２０ 記憶装置 ３２１ ネットリストデータ ３２２ ネット−レイアウト対応情報 ３２３ デバイス−レイアウト対応情報 ３２４ レイアウトデータ
識手段 ３１１ 出力ゲート認識手段 ３１２ 入力ネットポリゴン認識手段 ３１３ 視野決定手段 ３１４ レイアウト（視野）表示手段 ３２０ 記憶装置 ３２１ ネットリストデータ ３２２ ネット−レイアウト対応情報 ３２３ デバイス−レイアウト対応情報 ３２４ レイアウトデータ
Claims (7)
- 【請求項１】 ＤＵＴの端子にテストパターンを加え、
ＤＵＴの出力を監視して期待値と違う端子を発見すると
荷電粒子線試験装置に割り込みを発生し、故障外部端子
名を通知するため荷電粒子線試験装置にフェイルログを
送る半導体試験装置と、 半導体試験装置から送られたトリガを起点としてＤＵＴ
に荷電粒子線を掃引照射し、各照射点から発生する２次
電子の量を各照射点ごとに計測し、この計測量を電気信
号として取り込むことによりＩＣ内の電位分布を電位コ
ントラスト像として表示し、良品状態と不良品状態の電
位コントラスト像の差像を表示し、像の取得の終了及び
テストパターン発生の変更を半導体試験装置に通知する
荷電粒子線試験装置と、 視野データを荷電粒子線試験装置に指示し、電位コント
ラスト像の差像を荷電粒子線試験装置から取り込み、観
測故障被疑レイアウトパターン／ネット認識手段（３１
０）を設け、その観測故障被疑レイアウトパターンの出
力ゲート認識手段（３１１）を設け、観測故障被疑レイ
アウトパターンの出力ゲートの入力ネットに対応する配
線パターンを認識する入力ネットポリゴン認識手段（３
１２）を設け、故障箇所追跡のための次の視野を決定す
る視野決定手段（３１３）を設け、次の視野データを荷
電粒子線試験装置に指示するためレイアウト（視野）表
示手段（３１４）を設け、以上の処理を実行するためネ
ットリストデータ（３２１）、ネット−レイアウト対応
情報（３２２）、デバイス−レイアウト対応情報（３２
３）及びレイアウトデータ（３２４）を記憶した記憶装
置（３２０）を内蔵する制御装置（３００）と、 以上を具備することを特徴とするＩＣ故障箇所追跡装
置。 - 【請求項２】 半導体試験装置から出力されるフェイル
ログより、自動で故障パッドを含むＳＥＭ像を観測でき
るよう、フェイルログを入力とする故障外部端子認識手
段を、制御装置（３００）内に設けたことを特徴とする
請求項１記載のＩＣ故障箇所追跡装置。 - 【請求項３】 半導体試験装置としてＬＳＩテスタ（１
００）を、荷電粒子線試験装置としてＥＢテスタ（２０
０）を使用したことを特徴とする請求項１及び請求項２
記載のＩＣ故障箇所追跡装置。 - 【請求項４】 ＤＵＴ内の回路接続と入出力関係を含む
ネットリストデータ（３２１）と、ゲートやセルなどの
デバイスのマスクレイアウト上での配置関係を含むデバ
イス−レイアウト対応情報（３２３）を用いて、着目し
ている故障配線パターンを出力する故障源側のデバイス
の位置をレイアウト上で自動特定し、それを参照しなが
ら故障を故障源に向かって追跡することを特徴とするＩ
Ｃ故障箇所追跡方法。 - 【請求項５】 ネットリストデータ（３２１）に含まれ
るネットのマスクレイアウト上での配置関係を含むネッ
ト−レイアウト対応情報（３２２）を用いて、特定され
たデバイスの入力側のネットをレイアウト上で自動特定
し、それを参照しながら故障を故障源に向かって追跡す
ることを特徴とする請求項４記載のＩＣ故障箇所追跡方
法。 - 【請求項６】 特定されたデバイスとネットを含むよう
レイアウトとＳＥＭ像視野を決定することを特徴とする
請求項４及び請求項５記載のＩＣ故障箇所追跡方法。 - 【請求項７】 特定されたデバイスの外形をＳＥＭ像上
に重畳表示することを特徴とする請求項４、請求項５及
び請求項６記載のＩＣ故障箇所追跡方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7084798A JPH08254572A (ja) | 1995-03-16 | 1995-03-16 | Ｉｃ故障箇所追跡装置及びその追跡方法 |
| SG1996006356A SG45406A1 (en) | 1995-03-16 | 1996-03-15 | Ic fault location tracing apparatus and method |
| DE19610258A DE19610258A1 (de) | 1995-03-16 | 1996-03-15 | IC-Fehlstellen-Suchvorrichtung und -verfahren |
| US08/617,316 US5825191A (en) | 1995-03-16 | 1996-03-18 | IC fault location tracing apparatus and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7084798A JPH08254572A (ja) | 1995-03-16 | 1995-03-16 | Ｉｃ故障箇所追跡装置及びその追跡方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08254572A true JPH08254572A (ja) | 1996-10-01 |
Family
ID=13840732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7084798A Pending JPH08254572A (ja) | 1995-03-16 | 1995-03-16 | Ｉｃ故障箇所追跡装置及びその追跡方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5825191A (ja) |
| JP (1) | JPH08254572A (ja) |
| DE (1) | DE19610258A1 (ja) |
| SG (1) | SG45406A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097884A (en) * | 1997-12-08 | 2000-08-01 | Lsi Logic Corporation | Probe points and markers for critical paths and integrated circuits |
| DE19901767A1 (de) * | 1999-01-18 | 2000-07-20 | Etec Ebt Gmbh | Verfahren und Vorrichtung zum Testen der Funktion einer Vielzahl von Mikrostrukturelementen |
| US7114136B2 (en) * | 1999-09-27 | 2006-09-26 | International Business Machines Corporation | Method for VLSI system debug and timing analysis |
| JP3734392B2 (ja) * | 1999-10-29 | 2006-01-11 | 松下電器産業株式会社 | 半導体集積回路の故障検査方法及びレイアウト方法 |
| JP2003167796A (ja) * | 2001-11-29 | 2003-06-13 | Hitachi Ltd | ファイバーチャネルに接続されるデバイス、及びこのデバイスのマージンテスト方法、並びに、ファイバーチャネルに接続されるデバイスを有するシステムの障害部位特定方法 |
| US7848562B1 (en) * | 2005-09-26 | 2010-12-07 | National Semiconductor Corporation | Method of reducing the time required to perform a passive voltage contrast test |
| CA2605234C (en) * | 2007-10-03 | 2015-05-05 | Semiconductor Insights Inc. | A method of local tracing of connectivity and schematic representations produced therefrom |
| JP4975661B2 (ja) * | 2008-02-26 | 2012-07-11 | ルネサスエレクトロニクス株式会社 | 半導体集積回路のレイアウト設計方法 |
| US9791508B2 (en) * | 2016-01-20 | 2017-10-17 | The Boeing Company | Detecting and displaying flaws in a device under test |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3234413A1 (de) * | 1982-09-16 | 1984-03-22 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur automatischen fehlersuche im innern von vlsi-schaltungen mit einer elektronensonde und vorrichtung zur durchfuehrung eines solchen verfahrens |
| DE3437550A1 (de) * | 1984-10-12 | 1986-04-24 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur fehleranalyse an integrierten schaltungen |
| US5089774A (en) * | 1989-12-26 | 1992-02-18 | Sharp Kabushiki Kaisha | Apparatus and a method for checking a semiconductor |
| DE4439971A1 (de) * | 1993-11-09 | 1995-05-24 | Advantest Corp | Fehleranalysesystem für integrierte Schaltkreise |
| JP3157674B2 (ja) * | 1994-01-10 | 2001-04-16 | 日本電気株式会社 | 半導体集積回路の故障解析装置および方法 |
| JPH07226426A (ja) * | 1994-02-10 | 1995-08-22 | Toshiba Corp | 電子ビ−ムテスタ及び電子ビ−ムテスタを使用したテスト方法 |
-
1995
- 1995-03-16 JP JP7084798A patent/JPH08254572A/ja active Pending
-
1996
- 1996-03-15 SG SG1996006356A patent/SG45406A1/en unknown
- 1996-03-15 DE DE19610258A patent/DE19610258A1/de not_active Withdrawn
- 1996-03-18 US US08/617,316 patent/US5825191A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19610258A1 (de) | 1996-09-26 |
| SG45406A1 (en) | 1998-01-16 |
| US5825191A (en) | 1998-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040406 |