JP4975661B2

JP4975661B2 - 半導体集積回路のレイアウト設計方法

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Publication number: JP4975661B2
Application number: JP2008044501A
Authority: JP
Inventors: 雅宏小島
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-02-26
Filing date: 2008-02-26
Publication date: 2012-07-11
Anticipated expiration: 2028-02-26
Also published as: US8032847B2; US20090217223A1; JP2009205259A

Description

本発明は、半導体集積回路のレイアウト設計方法に関する。

近年、アナログレイアウト設計の自動化が進み、設計期間が短縮されている。アナログレイアウト設計の自動化手法として、回路図エディタ上の素子とレイアウトエディタ上の素子とを一致させながらレイアウト設計することができるクロスプロービングが知られている。ここで、クロスプロービングを用いてレイアウト設計を行うには、回路図エディタ上の素子と、レイアウトエディタ上の素子を含むセルとを対応付けたマッピング情報を作成する必要がある。

例えば、既に存在するレイアウトデータを用いて修正設計を実施する場合などでは、通常、レイアウト情報を格納するための代表的なバイナリ形式のマスクパターンファイル（以下、ＧＤＳ２と呼ぶ）を介して、レイウアトを設計システムに読み込ませて設計を行う。また、異なる設計システムで設計したレイアウトや回路図ドリブンで設計していないレイアウトデータを用いる場合などでは、マッピング情報を作成して回路図エディタとレイアウトエディタの一体型の設計システムに読み込ませる必要がある。しかしながら、マッピング情報の作成は困難であり、マッピングを容易に行うことができる技術が求められている。

図５は、特許文献１の図１に記載のレイアウト検証方法及び回路シミュレーション方法の一形態例を示すシステム図である。図５に示すように、このレイアウト検証方法及び回路シミュレーション方法では、外部ツールとして、レイアウトの寄生容量、抵抗値などを正確に抽出することができるＳＰＩＣＥネットリスト抽出ツール１が用意されている。このＳＰＩＣＥネットリスト抽出ツール１により、回路図データ２に対応するレイアウトパターン３が処理されて、ＳＰＩＣＥネットリスト４が作成される。

そして、このＳＰＩＣＥネットリスト４の作成処理とともに、ネットリスタ５により処理対象となる回路図データ２が読み込まれて、ネットリストの抽出処理が行われ、回路図ネットリスト６が作成される。その後、ネットコンペア７により前記ＳＰＩＣＥネットリスト４の内容と、前記回路図ネットリスト６の内容とが比較処理される。そして、ＳＰＩＣＥｖｓ回路図ノード対応表８と、検証結果９とが作成される。

また、この処理と並行して、回路シミュレータ１０により前記ＳＰＩＣＥネットリスト４に基づいた回路シミュレーション処理が行われて、回路シミュレーション結果１１が作成される。これらの処理が終了すれば、回路図上でのクロスプロービングによるシミュレーションＬＶＳ結果表示部１２により、前記回路シミュレーション結果１１と、ＳＰＩＣＥｖｓ回路図ノード対応表８と、回路図データ２とに基づき、回路シミュレーション結果のクロスプロービングの内容が画面表示される。同時に、前記回路シミュレーション結果１１と、検証結果９と、回路図データ２とに基づき、ＬＶＳの結果が回路図とともに画面表示される。

特許文献１では、ＳＰＩＣＥネットリスト抽出ツール１によりレイアウトパターン３から抽出されたＳＰＩＣＥネットリスト４と、ネットリスタ５により回路図データ２から抽出された回路図ネットリスト６とをネットコンペアにより比較する。そして、ＳＰＩＣＥｖｓ回路図ノード対応表を作成し、クロスプロービングを行う。
特開平９−０４４５５９号公報

クロスプロービングを行うには、上述の通り、マッピング情報を作成することが必要不可欠である。しかしながら、特許文献１の手法では、回路図上の素子１個に対し、レイアウト上の素子（レイアウト素子）を複数含むセルが存在する場合、マッピング情報が作成できないという問題があった。

この理由について以下に詳細に説明する。まず、図４を用いて、回路図上の素子とレイアウト上の素子との対応付けについて一般的な説明を行う。回路図上の１個のトランジスタ（ゲート長Ｌ、ゲート幅Ｗ）であっても、図４（ａ）〜（ｃ）に例示するように、レイアウト上の表現は複数考えられる。

図４（ａ）は、回路図上で１個のトランジスタをレイアウト上で１個のトランジスタを含むレイアウトセル１００として構成した場合のレイアウト図の一例である。レイアウトセル１００には、ゲート長Ｌ、ゲート幅Ｗのチャネル領域１０３が、拡散層１０１とゲート層１０２とを重ね合わせることにより形成されている。

ここで、チャネル領域１０３の左下角は、例えば、チャネル領域１０３により規定されるトランジスタの原点１０４として定義される。また、レイアウトセル１００の原点は、例えば、セル枠の左下角をセル原点１０５として定義される。また、レイアウトセル１００は、ドレインコンタクト１０６及びソースコンタクト１０７も備える。

図４（ｂ）は、回路図上で同一のトランジスタを、レイアウト上で各１個のトランジスタを含む２個のレイアウトセル１００ａ及び１００ｂとして構成した場合のレイアウト図の一例である。図４（ｂ）では、ゲート長Ｌ、ゲート幅Ｗ／２の２個のチャネル領域１０３ａ及び１０３ｂが、拡散層１０１ａとゲート層１０２ａとの重ね合わせ及び拡散層１０１ｂとゲート層１０２ｂとの重ね合わせにより、各々形成されている。

この２個のトランジスタの各ドレインコンタクト１０６ａと１０６ｂとは接続配線１０８ｃにより接続されている。また、２個のトランジスタの各ゲート１０２ａと１０２ｂとはゲートコンタクト（不図示）を介して、接続配線１０８ｂにより接続されている。そして、２個のトランジスタの各ソースコンタクト１０７ａと１０７ｂとは接続配線１０８ａにより接続されている。

ここで、例えば、チャネル領域１０３ａ及び１０３ｂにより規定されるトランジスタの原点をトランジスタ原点１０４ａ及び１０４ｂとして定義する。また、例えば、レイアウトセル１００ａ及び１００ｂの原点をセル原点１０５ａ及び１０５ｂとして定義する。図４（ｂ）に示すように、回路図上で１個のトランジスタは、ゲート幅Ｗが１／２のトランジスタを含むレイアウトセルを２個並列接続することでもレイアウト上実現可能である。

図４（ｃ）は、回路図上で同一のトランジスタを、レイアウト上で２個のトランジスタを含む１個のトランジスタセルとして構成した場合のレイアウト図の一例である。図４（ｂ）における２個のトランジスタが、別々のセルではなく１個のレイアウトセル１００ｃに含まれている。図４（ｃ）に示すように、回路図上で１個のトランジスタは、ゲート幅Ｗが１／２の２個のトランジスタを１個のレイアウトセル上に形成し、この２個のトランジスタを並列接続することでもレイアウト上実現可能である。
以上説明したように、回路図上の１個のトランジスタを複数のレイアウトで表現することができる。

特許文献１において、例えば、回路図データ２を上述の１個のトランジスタとし、レイアウトパターン３を図４（ａ）のレイアウトセル１００とした場合、両者を１対１対応させたマッピング情報が必要である。

図５のＳＰＩＣＥネット抽出ツール１により、レイアウトパターン３から抽出されたＳＰＩＣＥネットリスト４に登録されたレイアウトセル１００内のチャネル領域１０３で規定されるトランジスタと、図１のネットリスタ５により回路図データ２から抽出された回路図ネットリスト６に登録されたトランジスタとを、ネットコンペア７により、１対１に対応付けすることができる。この場合、レイアウトセル１００のトランジスタはチャネル領域１０３で規定されるトランジスタの１つのみだから、回路図上の１個のトランジスタとレイアウトセル１００とを１対１対応させることができる。

同様に、特許文献１において、例えば、回路図データ２を１個のトランジスタとし、レイアウトパターン３を図４（ｂ）のレイアウトセル１００ａ及びレイアウトセル１００ｂとした場合、両者を１対２に対応付けたマッピング情報が必要である。

図５のネットリスタ５により回路図データ２から抽出された回路図ネットリスト６に登録されたトランジスタと、ＳＰＩＣＥネット抽出ツール１によりレイアウトパターン３から抽出され、ＳＰＩＣＥネットリスト４に登録されたチャネル領域１０３ａ及び１０３ｂにより規定される２つのトランジスタとを図１のネットコンペア７により、１対２に対応付けすることができる。

また、レイアウトセル１００ａ内のトランジスタは、チャネル領域１０３ａにより規定されるトランジスタの１つのみであるから、容易にレイアウトセル１００ａとこのトランジスタとを対応させることができる。同様に、レイアウトセル１００ｂ内のトランジスタは、チャネル領域１０３ｂにより規定されるトランジスタの１つのみであるから、容易にレイアウトセル１００ｂとこのトランジスタとを対応させることができる。よって、回路図上の１個のトランジスタとレイアウトセル１００ａ及び１００ｂとを１対２で対応付けすることができる。

同様に、特許文献１において、例えば、回路図データ２を１個のトランジスタとし、レイアウトパターン３を図４（ｃ）のレイアウトセル１００ｃとした場合、両者を１対１に対応付けたマッピング情報が必要である。

図５のネットリスタ５により回路図データ２から抽出された回路図ネットリスト６に登録されたトランジスタと、ＳＰＩＣＥネット抽出ツール１により、レイアウトパターン３から抽出され、ＳＰＩＣＥネットリスト４に登録されたチャネル領域１０３ａ及び１０３ｂにより規定される２つのトランジスタとを、ネットコンペア７により、１対２に対応付けすることができる。しかしながら、レイアウトセル１００ｃは２個のトランジスタを含むため、レイアウトセル１００ｃとこの２つのトランジスタとを対応させることができない。そのため、回路図上の１個のトランジスタとレイアウトセル１００ｃとを１対１に対応付けたマッピング情報を作成することができない。

本発明に係る半導体集積回路のレイアウト設計方法は、
レイアウトデータから抽出したレイアウトネットリストを縮退し、
縮退後のレイアウトネットリストと回路図ネットリストとを比較し、縮退後のレイアウトセルと回路素子とのレイアウト回路対応表を作成するレイアウト設計方法であって、
縮退前後のレイアウトネットリストに基づいて縮退前後対応表を作成し、
縮退前のレイアウトセル枠内のレイアウト素子数をカウントし、
カウントしたレイアウト素子数と縮退素子数とを比較し、
前記レイアウトセルと前記回路素子とを対応付けるマッピング情報を作成するものである。

本発明により、クロスプロービングに必要なマッピング情報の作成を容易に行うことができる。

以下に、本発明の実施の形態について説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

実施の形態１
以下、本発明の好適な実施の形態について図を参照して説明する。図１は、本発明の実施をするためのシステム構成図である。このシステムは、コンピュータ装置２１とサーバ２２と記録媒体２３とネットワーク２４とで構成される。

記録媒体２３は実行プログラム及びモデル式とモデルパラメータの提供に供されるサーバ２２に保持されている。サーバ２２はインターネットなどのネットワーク２４を介してエンジニアリングワークステーションなどのコンピュータ装置２１に接続される。記録媒体２３に格納されているＣＡＤ設計ツール（回路エディタやレイアウトエディタ等）はネットワーク２４を介してコンピュータ装置２１にダウンロードされる。ダウンロードされたＣＡＤ設計ツールはコンピュータ装置２１のローカルなハードディスクあるいはメモリなどにストアされる。このようなシステムにより本発明を実施することができる。

次に、本実施の形態に係る回路図とレイアウトとのクロスプロービングの実施方法について説明する。図２は、本実施の形態に係るクロスプロービングのフローチャートである。図３は、本実施の形態に係るレイアウトセル認識方法のフローチャートであって、図２のＳ０５（ＧＤＳ２検索処理）を詳細に説明している。本実施の形態では、ＧＤＳ２として保存されているレイアウトデータを、レイアウトエディタに読み込んでクロスプロービングを行う。上述の通り、クロスプロービングには、回路図エディタ上の素子と、レイアウトエディタ上の素子を含むセルとを対応付けたマッピング情報が必要となる。

図２に示すように、まず、ネットリスト抽出ステップＳ０１にて、ＧＤＳ２Ｆ１を読み込んでレイアウトネットリストＦ２を作成する。
次に、レイアウトネットリスト縮退ステップＳ０２において、レイアウトネットリストＦ２を読み込み、縮退後レイアウトネットリストＦ３と縮退前後対応表Ｆ４を作成する。縮退について説明する。例えば、回路図上の１つの１０００Ω抵抗をレイアウト設計する場合、レイアウト上では２００Ωの抵抗５本を直列接続するなどして構成することが一般的に行われる。このような場合、回路図上の抵抗とレイアウト上の抵抗の数が異なるため、そのままでは、ＬＶＳにおいて同一であると判断できない。そのため、上記５本の抵抗を擬似的に１本に置き換える処理を行う。このような処理を本明細書中では「縮退」と呼ぶ。なお、この縮退はレイアウト上のみでなく回路図上でも行われ得る。

次に、ネットリスタ処理を実施するステップＳ０３において、回路図データＤ１を読み込み、回路図ネットリストＦ７を作成する。
次に、ネットコンペア（ＬＶＳ）を実施するステップＳ０４において、回路図ネットリストＦ７と縮退後レイアウトネットリストＦ３を照合して、接続検証結果（ＬＶＳ結果）Ｆ８と回路図ｖｓレイアウト対応表Ｆ５を作成する。

次に、ＧＤＳ２検索処理ステップＳ０５において、ＧＤＳ２Ｆ１と回路図ｖｓレイアウト対応表Ｆ５と縮退前後対応表Ｆ４を読み込み、回路図ｖｓレイアウト対応表Ｆ５及び縮退前後の対応表Ｆ４が持つトランジスタ原点の座標を元に、ＧＤＳ２Ｆ１が持つセルを検索し、回路素子とレイアウトセルのマッピンング情報Ｆ６を作成する。

最後に、回路素子とレイアウトセルのクロスプロービングを実施するステップＳ０６において、回路素子とレイアウトセルのマッピンング情報Ｆ６を読み込み、回路素子とレイアウトセルのクロスプロービングを実現する。

更に、図２のＧＤＳ２検索処理ステップＳ０５から回路素子とレイアウトセルのクロスプロービングの実施ステップＳ０６までの処理について、図３を用いて詳細に説明する。

図２のネットコンペア処理ステップＳ０４が終了したら、ＧＤＳ２上のセルデータ抽出ステップＳ１１において、ＧＤＳ２Ｆ１を読み込み、各セルのデータとしてセル名・セル原点座標・セル枠を、レイアウトセル一覧Ｍ１に出力する。

次に、回路とレイアウトの素子情報抽出ステップＳ１２において、回路図ｖｓレイアウト対応表Ｆ５を読み込み、各回路素子のデータとして回路素子名・回路素子に対応したレイアウト素子名・レイアウト素子座標（トランジスタ原点）を、回路素子一覧Ｍ２に出力する。

次に、回路素子一覧に縮退素子情報を追加するステップＳ１３において、縮退前後対応表Ｆ４を読み込み、縮退前のレイアウト素子情報（縮退前のレイアウト素子名と縮退前のレイアウト素子座標）を、回路素子一覧Ｍ２に追加する。

次に、レイアウトセル取り出しを行うステップＳ１４において、レイアウトセル一覧Ｍ１からセルのデータを一つ取り出す。
次に、回路素子取り出しを行うステップＳ１５において、回路素子一覧Ｍ２から回路素子のデータを一つ取り出す。

次に、セル枠内に座標を持つ素子であるかを判定するステップＳ１６において、縮退前のレイアウト素子座標がセル枠内に存在するかを確認する。ＹＥＳ即ちセル枠内にレイアウト素子座標が含まれる場合、セル枠内の素子数をカウントするステップＳ１７でセル枠内の素子をカウントする。そして、次のステップＳ１８へ進む。一方、ＮＯ即ち素子が含まれない場合、ステップＳ１６からステップＳ１８へ進む。

全回路素子を取り出したか否かを判定するステップＳ１８では、回路素子一覧Ｍ２に登録された全ての回路素子の処理が完了したかを確認する。ＮＯ即ち素子がまだ残っている場合、回路素子取り出しを行うステップＳ１５にもどる。一方、ＹＥＳ即ち全ての処理が完了した場合、次のステップＳ１９に進む。

縮退数とセル枠内の素子数は同じかを判定するステップＳ１９において、縮退数とセル枠内の素子数を比較し、ＹＥＳ即ち同じ場合は、回路素子とレイアウトセルのマッピング情報を出力するステップＳ２０に進み、マッピンング情報として回路素子名・レイアウト素子名・レイアウトセル名・レイアウトセルの座標を回路素子とレイアウトセルのマッピンング情報Ｆ６に出力する。ＮＯの即ち違う場合、次のステップＳ２１へ進む。

全セルを取り出したかを判定するステップＳ２１において、レイアウトセル一覧Ｍ１に登録された全てのレイアウトセルの処理が完了したかを確認する。ＮＯ即ちセルがまだ残っている場合、レイアウトセル取り出しを行うステップＳ１４にもどる。ＹＥＳ即ち全ての処理が完了した場合、終了する。

以上のように、本実施の形態は、縮退前後の対応表Ｆ４を作成する手段と、ＬＶＳにより回路図ｖｓレイアウト対応表を作成する手段と、ＧＤＳ２Ｆ１からセル名・セル原点座標・セル枠をレイアウトセル一覧Ｍ１１に登録する手段と、回路素子名・レイアウト素子名・レイアウト素子座標を回路素子一覧Ｍ２に登録する手段と、縮退前のレイアウト素子座標を回路素子一覧Ｍ２に追加登録する手段と、セル枠内にトランジスタ原点が含まれているかを検索する手段と、セル内のトランジスタ原点の数と縮退前後の対応表から得られる縮退前のトランジスタの数を比較する手段とを備える。

本発明では、ＬＶＳの前処理であるレイアウトネットリスト縮退を実行することで得られる縮退前後の対応表と、ＬＶＳを実行して得られる回路素子とレイアウト素子を１対１に対応付けた回路図ｖｓレイアウト対応表を利用して、ＧＤＳ２上のレイアウトセルを検索する。そして、レイアウトセル内に見つかったトランジスタ原点の数と縮退素子数の一致を利用し、回路図上のトランジスタとレイアウト上のトランジスタの１対１もしくは１対複数の関係のマッピング情報を作成することができる。

次に、本実施の形態における回路図データＤ１を１個のトランジスタ（ゲート長Ｌ、ゲート幅Ｗ）とし、ＧＤＳ２Ｆ１を図４（ｃ）のレイアウトセル１００ｃとした具体例を考える。まず、ネットリスト抽出ステップＳ０１によりレイアウトセル１００ｃからチャネル領域１０３ａ及び１０３ｂにより規定される２つのトランジスタが抽出されてレイアウトネットリストＦ２が作成される。

レイアウトネットリスト縮退ステップＳ０２により、チャネル領域１０３ａ及び１０３ｂにより規定される２つのトランジスタで１つのトランジスタを構成していることを認識して縮退後のレイアウトネットリストＦ３と縮退前後の対応表Ｆ４が作られる。ここで、縮退前後の対応表Ｆ４には縮退前のトランジスタ数が２つであること及びチャネル領域１０３ａにより規定されるトランジスタの原点１０４ａとチャネル領域１０３ｂにより規定されるトランジスタの原点１０４ｂとが書き込まれる。

一方、ステップＳ０３により、回路図のトランジスタは、ネットリスタにより回路図ネットリストＦ７に出力される。

ネットコンペア（ＬＶＳ）ステップＳ０４は、回路図のトランジスタと、縮退されて１つのトランジスタとして認識されたチャネル領域１０３ａ及び１０３ｂにより規定される２つのトランジスタとが１対１であると認識し、回路図ｖｓレイアウト対応表Ｆ５に記録する。

ＧＤＳ２検索処理ステップＳ０５では、レイアウトセル１００ｃ上のトランジスタ原点を検索することで、２つのトランジスタ原点１０４ａ及び１０４ｂを検出する。ここで、縮退前後の対応表Ｆ４に記録された縮退前のトランジスタ数が２つであることと一致する。そのため、チャネル領域１０３ａ及び１０３ｂにより規定される２つのトランジスタがレイアウトセル１００ｃ上のトランジスタであることを特定でき、回路図のトランジスタとレイアウトセル１００ｃとを１対１に対応付けたマッピング情報を作成することができる。

次に、例えば、回路図データＤ１を１個のトランジスタ（ゲート長Ｌ、ゲート幅Ｗ）とし、レイアウト上のトランジスタを図４（ｂ）とした場合を考える。上述の通り、回路図のランジスタと図４（ｂ）のレイアウトセル１００ａ及び１００ｂのクロスプロービングを実現するには、回路図のトランジスタとレイアウトセル１００ａ及び１００ｂとを１対２に対応付けたマッピング情報が必要である。

まず、ネットリスト抽出ステップＳ０１により、レイアウトセル１００ａからチャネル領域１０３ａにより規定されるトランジスタが抽出され、レイアウトセル１００ｂからチャネル領域１０３ｂにより規定されるトランジスタが抽出され、レイアウトネットリストＦ２が作成される。

次に、レイアウトネットリスト縮退ステップＳ０２において、チャネル領域１０３ａ及び１０３ｂにより規定される２つのトランジスタから１つのトランジスタが構成されていることが認識される。そして、縮退後のレイアウトネットリストＦ３と縮退前後の対応表Ｆ４が作られる。ここで、縮退前後の対応表Ｆ４には縮退前のトランジスタ数が２つであること及びチャネル領域１０３ａにより規定されるトランジスタの原点１０４ａとチャネル領域１０３ｂにより規定されるトランジスタの原点１０４ｂとが書き込まれる。

一方、ステップＳ０３により、回路図のトランジスタは、ネットリスタにより回路図ネットリストＦ７に出力される。
次に、ステップＳ０４により、ネットコンペア（ＬＶＳ）は、回路図のトランジスタと縮退されて１つのトランジスタとして認識されたチャネル領域１０３ａ及び１０３ｂにより規定される２つのトランジスタが１対１であると認識し、回路図ｖｓレイアウト対応表Ｆ５に記録する。

ＧＤＳ２検索処理Ｓ０５では、レイアウトセル１００ａ上のトランジスタ原点を検索し、トランジスタ原点１０４ａを検出する。縮退前後の対応表Ｆ４に記録された縮退前のトランジスタ数が２つであることとは一致していなくても、チャネル領域１０３ａにより規定されるトランジスタがレイアウトセル１００ｂ上のトランジスタであることは認識できる。

また、レイアウトセル１００ｂ上のトランジスタ原点を検索し、トランジスタ原点１０４ｂを検出する。縮退前後の対応表Ｆ４に記録された縮退前のトランジスタ数が２つであることとは一致していなくても、チャネル領域１０３ｂにより規定されるトランジスタがレイアウトセル１００ｂ上のトランジスタであることは認識できる。

ここで、縮退前後の対応表Ｆ４には、縮退前のトランジスタ数が２つであることが記録されている。そのため、回路図のトランジスタとレイアウトセル１００ａ及び１００ｂとを１対２に対応付けたマッピング情報を作成することができる。

このように、回路図上で１個のトランジスタをレイアウト上で１個のトランジスタを含む複数のトランジスタセルから構成したレイアウトでも、回路素子とレイアウトセルを１対複数に対応付けたマッピング情報を作成することができる。

次に、例えば、回路図データＤ１を１個のトランジスタ（ゲート長Ｌ、ゲート幅Ｗ）とし、レイアウト上のトランジスタを図４（ａ）とした場合を考える。回路図のトランジスタと図４（ａ）のレイアウトセル１００のクロスプロービングを実現するには、回路図のトランジスタとレイアウトセル１００とを１対１に対応付けたマッピング情報が必要である。

まず、ネットリスト抽出ステップＳ０１により、レイアウトセル１００からチャネル領域１０３で規定されるトランジスタが抽出されてレイアウトネットリストＦ２が作成される。

次に、レイアウトネットリスト縮退ステップＳ０２により、チャネル領域１０３で規定されるトランジスタが１つであることを認識して縮退後のレイアウトネットリストＦ３と縮退前後の対応表Ｆ４が作られる。このとき縮退前後の対応表Ｆ４には縮退前も１つのトランジスタであること及びチャネル領域１０３で規定されるトランジスタの原点１０４が書き込まれる。

一方、回路図のトランジスタは、ネットリスタステップＳ０３によって回路図ネットリストＦ７に出力される。

次に、ステップＳ０４により、ネットコンペア（ＬＶＳ）は、回路図のトランジスタとチャネル領域１０３で規定される１つのトランジスタが１対１であると認識し、回路図ｖｓレイアウト対応表Ｆ５に記録する。

ＧＤＳ２検索処理ステップＳ０５により、レイアウトセル１００上のトランジスタ原点を検索し、トランジスタ原点１０４を検出する。ここで、縮退前後の対応表Ｆ４に記録された縮退前も１つのトランジスタであることと検出されたトランジスタ原点が１つであることが一致する。そのため、チャネル領域１０３で規定されるトランジスタがレイアウトセル１００上のトランジスタであることを特定できる。よって、回路図のトランジスタとレイアウトセル１００とを１対１に対応付けたマッピング情報を作成することができる。

このように、回路図上の１個のトランジスタをレイアウト上で１個のトランジスタを含む１個のレイアウトセルから構成した場合でも、回路素子とレイアウトセルとを１対１に対応付けたマッピング情報を作成することができる。

本発明により、回路図上の１個の回路トランジスタをレイアウト上で複数のトランジスタを含む１個のトランジスタセルとして構成した場合であっても、１対１に対応付けを行ったマッピング情報を作成することができる。そのため、回路図エディタとレイアウトエディタの一体型の設計システムにおいて、回路図に対応するレイアウトを、ＧＤＳ２を読み込んで設計する場合、より多くのレイアウトセルに対してクロスプロービングを実現することができる。

本発明を実施するためのシステム構成図である。実施の形態に係るクロスプロービングのフローチャートである。実施の形態に係るレイアウトセル認識方法のフローチャートである。回路図上１個のトランジスタに対応するレイアウト例である。特許文献１の図１である。

符号の説明

２１コンピュータ装置
２２サーバ
２３記録媒体
２４ネットワーク
１００、１００ａ、１００ｂ、１００ｃレイアウトセル
１０１、１０１ａ、１０１ｂ拡散層
１０２、１０２ａ、１０２ｂゲート層
１０３、１０３ａ、１０３ｂチャネル領域
１０４、１０４ａ、１０４ｂトランジスタ原点
１０５、１０５ａ、１０５ｂ、１０５ｃセル原点
１０６、１０６ａ、１０６ｂドレインコンタクト
１０７、１０７ａ、１０７ｂソースコンタクト
１０８ａ、１０８ｂ、１０８ｃ接続配線

Claims

コンピュータ装置が、
レイアウトデータから抽出したレイアウトネットリストを縮退し、
縮退後のレイアウトネットリストと回路図ネットリストとを比較し、縮退後のレイアウトセルと回路素子との対応を示すレイアウト回路対応表を作成し、
縮退前後のレイアウトネットリストに基づいて縮退前後対応表を作成し、
前記レイアウト回路対応表と前記縮退前後対応表とから得られる縮退前のレイアウト素子の座標を用いて、前記レイアウトデータから抽出したレイアウトセル枠内に含まれるレイアウト素子数をカウントし、
カウントしたレイアウト素子数と、前記縮退前後対応表に記録された縮退前のレイアウト素子数とを比較し、
カウントしたレイアウト素子数と、前記縮退前後対応表に記録された縮退前のレイアウト素子数と、が一致した場合、前記レイアウトセルと前記回路素子とを対応付けるマッピング情報を作成する半導体集積回路のレイアウト設計方法。
前記レイアウトセル枠内に複数のレイアウト素子を含む請求項１に記載の半導体集積回路のレイアウト設計方法。
前記レイアウトデータがＧＤＳ２である請求項１又は２に記載の半導体集積回路のレイアウト設計方法。