JPH10214277A - 半導体集積回路のレイアウト検証方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、CADやDAを用いて半導体集積回路
のレイアウト設計において、半導体集積回路の接続、素
子定数を検証する方法を提供することにある。 【解決手段】 半導体集積回路のレイアウト回路（レイ
アウト設計パターンから復元した回路）と手本回路（回
路設計時に作成した回路）のいずれも縮約処理を行い、
同時に縮約前と後の関係をテーブルに記録し、縮約後の
前記レイアウト回路の素子と手本回路の素子を、接続関
係が一致する素子同士を対応させ、前記対応付けられた
各素子が１つの素子か、又は複数の素子のいずれである
か、および前記記録したテーブルを参照して、素子のレ
イアウトエラーを判定することで半導体集積回路のレイ
アウト設計を検証する方法。 【効果】 レイアウト検証におけるLVS工程において従
来技術である縮約前回路の比較照合で得られる高いエラ
ー検出率と、縮約後回路の比較照合で得られる高いエラ
ー的中率を、従来技術では同時に実現することが出来な
かった事柄を、同時に実現可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト設計時の接続・素子定数を検証する方法に関
し、CADやDAを用いる時に有効な技術である。

【０００２】

【従来の技術】半導体集積回路（以下LSIと記す）のレ
イアウト検証においてLVS(Layout Versus Schematic)と
呼ばれる検証方法がある。これは、レイアウトから回路
抽出システムを利用して回路復元した回路と、回路設計
時に作成した手本となる回路の両者を比較照合して配線
のショート、オープンに代表される接続エラー、抵抗素
子の抵抗値不正、容量素子の容量値不正、MOSトランジ
スタ素子のゲート幅、ゲート長不正に代表される素子定
数エラー等を検出するシステムである。

【０００３】代表的なLSI設計工程とLVSシステムの関係
を図２に示す。代表的なLSIの設計工程を便宜的に以下
の７つに区分する。

【０００４】（１）LSIが実現する機能に対する設計を
行う機能設計。

【０００５】（２）NOT回路、NAND回路、NOR回路等論理
ゲートを組合せ論理的な設計を行う論理設計。

【０００６】（３）トランジスタ、抵抗等回路素子レベ
ルで設計を行う回路設計。

【０００７】（４）アルミニウム、シリコン等実パター
ンレベルで設計を行うレイアウト設計。

【０００８】（５）レイアウト設計により作成されるレ
イアウトパターンが機能どおりに動作することを試作前
にCADを用いて確認するレイアウト検証。

【０００９】（６）ウエハー上にパターンを転写するた
めのマスクを作成するマスク作成。

【００１０】（７）実際にLSIを作成して機能を実現し
ていることを確認する試作、テスト。

【００１１】LVSシステムは以下の手法で配線のショー
ト、オープンに代表される接続エラー、抵抗素子の抵抗
値不正、容量素子の容量値不正、MOSトランジスタのゲ
ート幅、ゲート長不正に代表される素子定数エラー等の
レイアウトエラーを検出する。

【００１２】（１）レイアウト設計時に作成するレイア
ウトパターンから回路復元を行う。回路復元は復元ルー
ルに基づいて行う。復元ルールとは、レイアウトパター
ンと回路素子の関係を示したルールである。例えば拡散
層とポリシリコンが重なる領域はMOSトランジスタにな
る等である。

【００１３】（２）レイアウトパターンから復元した回
路と回路設計時に作成した回路を比較・照合する。

【００１４】（３）比較照合の結果からエラー検出を行
う。比較・照合の結果両者の回路に違いがあった場合、
エラーとしてエラーリストに出力する、又はEWS上にエ
ラー箇所を表示する。

【００１５】レイアウト設計時に誤って配線をショート
又はオープンさせた場合、素子定数を誤ってレイアウト
した場合、レイアウトパターンから復元した回路は手本
回路とは一致せず、エラーを検出することが可能にな
る。

【００１６】ここで、レイアウトから回路復元した回路
はレイアウト情報から忠実に回路復元するため、そのま
までは手本回路と一致しないことが通例である。例を挙
げると図３に示す分割レイアウトMOSはレイアウトパタ
ーンから復元した回路では２つの並列なMOSと表現され
てしまう。これはレイアウトパターンから回路復元する
場合、拡散層とポリシリコンが重なっている領域は２つ
あるため２つのMOSトランジスタとして回路復元されて
しまうからである。図４に示す折れ曲がり抵抗は回路復
元プログラムの抵抗復元方法仕様にもよるが、多くのシ
ステムでは２つの直列抵抗と表現されてしまう。一方手
本回路では分割MOS、折れ曲がり抵抗はそれぞれ１つのM
OS、１つの抵抗として表わすことが多々ある。

【００１７】従来の技術では素子とノード（素子と素子
間の接続関係）のネットワークをレイアウト回路、手本
回路のそれぞれで作成し、ノードが両者のネットワーク
で一致するものを図９の例に示す対応表にセットする。
対応表により対応が付いた素子同士を比較することによ
り素子定数エラーを検証し、対応が付かなかった素子ま
たはノードに対して接続エラーを指摘する。そのため、
レイアウト回路と、手本回路は同じ形状にしておく必要
がある。

【００１８】レイアウト回路と手本回路を同じ形状にす
るには以下に挙げる３つの方法が考えられる。

【００１９】（１）手本回路をレイアウト回路と一致す
るように記述する。即ち、分割レイアウトMOS、折れ曲
がり配線は、レイアウト回路と同じ記述になるように複
数個の並列MOS、或いは複数個の直列抵抗で記述する。

【００２０】（２）手本回路とレイアウト回路の両者を
縮約する。縮約とは、直列、並列統合等に代表される、
電気的等価（または近似等価）を保ったまま簡易な回路
に変換することを言う。縮約の代表例を図８に示す。

【００２１】（３）手本回路は、回路特性等の都合上、
分割ＭＯＳ、あるいは折れ曲がり抵抗でレイアウトしな
ければならない箇所は分割した記述で、そうでない箇所
は一つのＭＯＳ、抵抗等で記述する。レイアウト回路は
縮約する。

【００２２】しかし、この（１）から（３）の方法はい
ずれも以下に記す問題があり、過不足なくエラーを指摘
することが出来ない。このため従来方法を用いたLVSシ
ステムではエラーの指摘漏れ、或いはエラーでない箇所
に対するエラー指摘、或いは無駄な設計工数があった。

【００２３】

【発明が解決しようとする課題】上記の（１）から
（３）の方法にはそれぞれ以下の問題点がある。

【００２４】（１）の方法では、手本回路を作成する回
路設計時では、MOSを分割レイアウトするか否か、及び
抵抗を折り曲げてレイアウトするか否かは決まっていな
い場合が多い。MOSを分割レイアウトする、抵抗を折り
曲げる等はレイアウト面積の兼ね合いで決まることがあ
り、レイアウト設計時に決定することが多い。レイアウ
ト設計時に分割レイアウトMOS、折れ曲がり抵抗に対し
手本回路を修正することは、LVSのためだけに必要な作
業であり、LSI設計においては無駄な作業となってしま
うため問題である。

【００２５】（２）の方法では接続エラーを見逃す可能
性がある。分割レイアウトMOSでは回路特性を考慮し
て、意識的にMOSを分割レイアウトする場合がある。し
かし、手本回路とレイアウト回路の両者を縮約すると、
手本回路で分割して記述した（並列に記述した）MOSは
１つのMOSに縮約されるため、レイアウト回路が分割レ
イアウトMOSで無く１つのMOSで記述されてもエラー指摘
されないため、エラーの見逃しが発生してしまう。

【００２６】（３）の方法ではエラーでは無いのにエラ
ーと指摘する（これを疑似エラーと呼ぶ）可能性ある。
手本回路中で分割して記述した（並列に記述した）MOS
に対し、レイアウト上で正しく分割レイアウトした場
合、レイアウト回路のみ縮約を行うこの方式では、エラ
ーではないのにエラーと判定されてしまう。

【００２７】以上に示す通り従来技術においてはいずれ
の方法でも問題点があった。それに対し、本発明におい
てこれらの課題は全て解決される。

【００２８】本発明では手本回路中で、MOSトランジス
タ、抵抗素子等回路素子を分割してもしなくてもどちら
でもよい場合は１つの回路素子で記述し、逆に分割しな
ければならない場合は分割した複数の回路素子で記述す
る、手本回路設計においては無駄な工数が発生しない設
計方法で、エラーの見逃し、エラーの過剰指摘を発生さ
せない方法を提供する。

【００２９】

【発明が解決するための手段】第１ステップとしてレイ
アウト回路の縮約を行い、同時に縮約前と縮約後の素子
対応情報、即ち縮約後のあるAという素子は縮約前はA1
とA2という素子で構成されていたという情報を作成す
る。

【００３０】第２ステップとして手本回路の縮約を行
い、同時に縮約前と縮約後の素子対応情報を作成する。

【００３１】尚、第１ステップと第２ステップの順序は
逆であってもよい。

【００３２】第３ステップとして縮約後の手本回路とレ
イアウト回路の両者を比較し、手本回路とレイアウト回
路の素子とノードの対応関係を求める。

【００３３】第４ステップとして対応がついた素子同士
に対して、第１ステップ、及び第２ステップで作成した
縮約前後の素子対応情報を参照してエラー判定を行う。

【００３４】上記手段により前述した課題を全て解決
し、正しいエラー判定を行うことが可能となる。

【００３５】

【発明の実施の形態】本発明の１実施例を分割レイアウ
トMOSを例に説明する。

【００３６】図５に分割レイアウトMOSとその回路抽出
結果を示す。回路抽出プログラムでは素子はマスクデー
タの図形演算によって抽出を行う。通常MOSトランジス
タの抽出は拡散層とポリシリコン配線の重なった領域を
素子として認識することにより行う。このため図５中の
回路抽出結果のように２つのMOSトランジスタが抽出さ
れる。

【００３７】設計者が分割MOSに対して手本回路を作成
する場合次の２つの場合が考えられる。１つはそのMOS
トランジスタが回路設計時においては分割レイアウトを
しても或いはしなくてもどちらでも良く、レイアウト設
計時においてレイアウト面積、レイアウト領域等を考慮
して分割レイアウトにするかどうかを決定する場合で、
この時は手本回路は１つのMOSで表わす。もう一つは回
路特性を考慮してMOSトランジスタを分割レイアウトし
なければいけない場合である。MOSトランジスタはゲー
ト抵抗の影響で電圧源に近い部分と遠い部分でON/OFFの
タイミングにずれが生じる。このずれを少なくするため
に意図的に分割レイアウトする場合がある。この場合は
手本回路には分割MOSに対して２つのMOSで表わす。

【００３８】以上のことにより、手本回路及びレイアウ
ト回路とエラー判定の関係は次に示すものでなければな
らない。

【００３９】１）手本回路が１つのMOSトランジスタで
記述されている場合、レイアウトではそのMOSトランジ
スタが分割レイアウトになっていてもいなくてもどちら
でも可のため、レイアウト回路で１つのMOSトランジス
タで表わされていても、並列な複数のMOSトランジスタ
で表わされていてもどちらでもエラー無しと判定する。

【００４０】２）手本回路が並列な複数のMOSトランジ
スタで記述されている場合、レイアウトではそのMOSト
ランジスタが分割レイアウトされている必要があるた
め、レイアウト回路で１つのMOSトランジスタで記述さ
れている場合エラーと判定する。手本回路と同一数の並
列なMOSトランジスタで表わされている場合エラー無し
と判定する。

【００４１】これらの関係を表１に示す。

【００４２】

【表１】

【００４３】まず、レイアウト回路の縮約を行う。この
時、縮約前と後の関係を図６に示すテーブルに保存す
る。次に手本回路の縮約を行う。この時、縮約前と後の
関係を図７に示すテーブルに保存する。尚、レイアウト
回路の縮約と手本回路の縮約との順序は逆でもよい。次
に縮約後の手本回路とレイアウト回路を比較・照合す
る。対応付けが終了した後、対応した素子が縮約前どの
ような形態であったかを、前記のステップで作成した縮
約前後の関係を表わすテーブルから求める。次に以下に
示す判定を行う。

【００４４】１）手本回路側の素子が１つのMOSトラン
ジスタであれば、レイアウト側の素子が複数の並列MOS
に分割されていても、もしくは１つのMOSトランジスタ
であっても、縮約して合計したパラメータ値（MOSのゲ
ート幅、ゲート長等）が一致していればエラーとはしな
い。

【００４５】２）手本回路側の素子が複数のMOSトラン
ジスタであれば、レイアウト側の素子は同じ数の複数の
MOSトランジスタである時のみエラーとせず、それ以外
の場合はエラーと判定する。

【００４６】本方法を流れ図にすると図１になる。

【００４７】従来の縮約前後の対応テーブルを用いない
方法では、いずれの場合でも不都合が生じる。例えば手
本回路、レイアウト回路共に縮約前の回路で比較照合す
ると、手本回路が１つのMOSトランジスタ、レイアウト
回路が複数の並列MOSトランジスタの場合、エラー無し
と判定すべきところをエラー有りと判定してしまう（こ
れを疑似エラーと言う）。手本回路、レイアウト回路共
に縮約後の回路で比較照合すると、手本回路が複数の並
列MOSトランジスタ、レイアウト回路が１つのMOSトラン
ジスタの場合エラー無しと判定してしまう。全体のエラ
ー指摘件数に対する真のエラーの割合をエラー的中率と
呼ぶと、縮約前の回路を比較した場合エラー見逃しは無
くなるが、エラー的中率は低くなり、ユーザーのエラー
解析工数が増加する。一方、縮約後の回路を比較した場
合、エラー的中率は高くなるが、エラー見逃しが発生し
製品の動作確率が低くなる。今回の発明における、縮約
前後対応表を利用してエラー判定を行うシステムでは、
エラー見逃しが発生せず更にエラー的中率が高くなる。

【００４８】折れ曲がり抵抗に関しても、上記で説明し
た同様の方法で正しくエラー判定を行うことができる。

【００４９】

【発明の効果】本願において開示される発明のうち代表
的なものは以下の通りである。

【００５０】レイアウト検証におけるLVS工程において
従来技術である縮約前回路の比較照合で得られる高いエ
ラー検出率と、縮約後回路の比較照合で得られる高いエ
ラー的中率を、従来技術では同時に実現することが出来
なかった事柄を、同時に実現可能にする。

【図面の簡単な説明】

【図１】本発明の一実施例である分割レイアウトMOSの
エラー判定処理の流れ図である。

【図２】代表的なLSIの設計工程とLVSシステム構成であ
る。

【図３】本願の効果が大きい分割レイアウトMOSの一例
である。

【図４】本願の効果が大きい折れ曲がり抵抗の一例であ
る。

【図５】分割レイアウトMOSと回路抽出結果である。

【図６】分割レイアウトMOSを例にしたレイアウト回路
の縮約前と後の関係を保存したテーブルを示す。

【図７】分割レイアウトMOSを例にした手本回路の縮約
前と後の関係を保存したテーブルを示す。

【図８】縮約の代表的例である。

【図９】手本回路とレイアウト回路の素子対応付け手法
の例と対応テーブルの一例である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂口 明 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 岩渕 真人 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体集積回路のレイアウト設計パターン
   から回路（レイアウト回路）を復元し、該レイアウト回
   路を、回路設計時に作成した手本となる回路（手本回
   路）と比較照合することによりレイアウトエラーを検出
   する半導体集積回路のレイアウト検証方法において、 前記レイアウト回路と手本回路のいずれも縮約処理を行
   い、同時に縮約前と後の関係をテーブルに記録し、 縮約後の前記レイアウト回路の素子と手本回路の素子
   を、接続関係が一致する素子同士を対応させ、 前記対応付けられた各素子が１つの素子か、又は複数の
   素子のいずれであるか、および前記記録したテーブルを
   参照して、素子のレイアウトエラーを判定することを特
   徴とする半導体集積回路のレイアウト検証方法。
2. 【請求項２】前記対応付けられた各素子が１つの素子
   か、又は複数の素子のいずれであるか、および前記記録
   したテーブルを参照して、素子のレイアウトエラーを判
   定するステップが、 前記対応付けられた各素子のテーブルを参照し、 前記手本回路側の素子が１つの素子であり、かつ縮約後
   の両者の素子定数が一致していればレイアウトエラーと
   せず、 前記手本回路の素子と前記レイアウト回路の素子のいず
   れも複数の素子であるならばレイアウトエラーとせず、 前記以外の場合はレイアウトエラー有りと判定するステ
   ップより成ることを特徴とする請求項１記載の半導体集
   積回路のレイアウト検証方法。