JP3052833B2 - レイアウトパターン検証方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レイアウトパター
ン検証方法に関し、特に階層的な処理を行うレイアウト
パターン検証方法に関する。

【０００２】

【従来の技術】従来、この種のレイアウトパターン検証
方法は、集積回路の大規模高集積化に伴い、階層的な処
理を行うことにより、大規模集積回路に対する検証の高
速化を図るために用いられている。

【０００３】レイアウトパターン検証方法として、例え
ば特開平４−１７２５６４号公報に提案されるように、
セル毎の照合を全て行い、そのデータを保持しておき、
最後に保持しておいたデータを参照しながら全体の接続
照合を行うという方法もあるが、ここでは、現在一般的
に用いられている階層的な処理を行う従来のレイアウト
パターン検証方法の処理の流れを、図１１を参照して以
下に説明する。

【０００４】従来の検証方法においては、階層構造が保
たれた被検証回路のレイアウト図から下位階層よりボト
ムアップ方式でセル毎の等電位追跡（ステップＳ１
１）、および素子情報付け（ステップＳ１２）を行うこ
とにより、セル毎の回路接続情報を抽出し（ステップＳ
１）、階層間の接続情報を抽出してその接続情報を上位
階層から認識できる下位階層の接続という形でセル内接
続情報に付加し（ステップＳ２）、得られた各セル内の
接続情報と、被回路のセル毎の論理回路接続情報とを下
位階層よりボトムアップでセル単位で照合する（ステッ
プＳ３）。

【０００５】この等電位追跡によれば、例えば、図１２
に示すように、パッド１７を出発点としてパッド１７と
等電位であるパターンを追跡すると、アルミ配線１８と
多結晶シリコン（「ポリシリコン」という）２０はコン
タクト層１９を介して接続されているので、アルミ配線
１８の電位とポリシリコン２０の電位は互いに等しいと
いうことになり、これによりポリシリコン２０までの接
続情報が抽出される。また、等電位となるパターンには
等電位番号として同じ数字が付与されるため、ここでは
すべてのパターンに「１０番」という等電位番号が付与
されている。

【０００６】図６は、簡単な電子回路の一例を示したも
のであり、１４はＰチャネルＭＯＳＦＥＴ、１５はＮチ
ャネルＭＯＳＦＥＴ、また１６はネットを示しており、
この回路は、並列に電源に接続する２つのＰチャネルＭ
ＯＳＦＥＴ、すなわちソース及び基板が電源ＶＣＣに共
通接続されドレインが共通接続された２つのＰチャネル
ＭＯＳＦＥＴ１４、１４′と、直列に接続されグランド
に接続する２つのＮチャネルＭＯＳＦＥＴ、すなわち２
つのＰチャネルＭＯＳＦＥＴ１４、１４′のドレインの
共通接続点にドレインが接続され基板電位がグランド電
位とされたＮチャネルＭＯＳＦＥＴ１５と、このＮチャ
ネルＭＯＳＦＥＴ１５のソースにドレインが接続されソ
ースが接地され基板電位がグランド電位とされたＮチャ
ネルＭＯＳＦＥＴ１５′とから構成されている。

【０００７】図１３は、図６に示す回路をＭＯＳ技術を
用いて集積回路とした場合のレイアウト図の一例を示し
たものであり、３から５はセルＡ内パターンであり、３
はアルミ配線、４はウェル、５はサブストレートを示
し、６から１１はセルＢ内パターンであり、６はアルミ
配線、７はウェル、８はサブストレート、９はＰ型拡
散、１０はＮ型拡散、１１はポリシリを示し、１２はコ
ンタクトカットのパターンを示しており、また、１はセ
ルＡの枠、２はセルＢの枠、１３はテキストが付与され
ていることを示している。

【０００８】このレイアウト図は、セルＡの下位階層に
セルＢを含む２階層構造となっているが、実際に、図６
の回路に対応するのはセルＢの部分である。

【０００９】まず、図１３に示したレイアウト図につい
て等電位追跡を行ってみる。等電位追跡はセル毎に下位
階層側からボトムアップ方式で行われるので、まず下位
階層であるセルＢの中のみを見て等電位追跡を行う。

【００１０】図１４は、図１３のセルＢの枠をくり抜い
たレイアウト図を示したものであり、電源およびグラン
ドに接続すると推測されるパターンのみに着目すると、
上部のアルミ配線６には「１番」、ウェル７には「３
番」、下部のアルミ配線６′には「４番」、サブストレ
ート８には「５番」という等電位番号が付与される。

【００１１】図１５は、この等電位追跡と、素子情報に
より得られた接続情報をもとに復元した回路図を示した
ものであり、各ネットに付加されている数字は、それぞ
れ等電位番号である。

【００１２】そして、図１３のレイアウト図のセルＡの
中を見て等電位追跡を行うと、図１６に示すように、セ
ルＢの部分はブラックボックスとして扱われ、上部のア
ルミ配線３とウェル４には「１００番」、下部のアルミ
配線３′とサブストレート５には「１０１番」というよ
うな等電位番号が付与される。

【００１３】次に、図６および図１５を用いて接続照合
を行ってみる（図１１のステップＳ３の工程に対応）。
どちらも並列に並ぶ２つのＰチャネルＭＯＳＦＥＴと、
直列に並ぶ２つのＮチャネルＭＯＳＦＥＴとが接続して
いるため、素子間の接続は対応付けできるが、図６で
は、ＰチャネルＭＯＳＦＥＴ１４、１４′が電源ＶＣＣ
に接続し、ＮチャネルＭＯＳＦＥＴ１５、１５′の基板
及びＮチャネルＭＯＳＦＥＴ１５′のソースがグランド
（ＧＮＤ）に接続しているのに対し、図１５では、Ｐチ
ャネルＭＯＳＦＥＴ１４、１４′が異なる２つの電位
（等電位番号「１番」、「３番」）に接続しＮチャネル
ＭＯＳＦＥＴ１５、１５′も異なる２つの電位（等電位
番号「４番」、「５番」）に接続しているので、対応付
けができない。

【００１４】しかし、素子間の接続が一致しているとい
うことで、図１５の等電位番号「１番」及び「３番」の
電位は電源ＶＣＣと等しく、等電位番号「４番」及び
「５番」の電位はグランドと等しいものと見なすことに
より、図６と図１５にそれぞれ示す回路は、同様の機能
を果たすものとされる。

【００１５】ただし、図１５に示す回路においては、電
源およびグランドと同電位の配線が２本ずつあるのに対
し、図６には１本ずつであることから、照合結果とし
て、レイアウト図側には、余分な配線が存在するという
疑似エラーが出力される。

【００１６】このような方法により、まず下位階層のセ
ル毎の照合を行い、次に照合済のセルはブラックボック
スとして１つ上の上位階層のセル毎の照合を行うという
処理を繰り返して、最上位セルまで照合することによ
り、被検証回路の検証が行われることになる。しかしな
がら、本来ならば、電源およびグランドとの接続まで厳
密に検証を行わなければ、基板パターンと電源およびグ
ランドとが正しく接続していない部分等、素子が正しく
動作しない原因箇所が検出できない。

【００１７】

【発明が解決しようとする課題】このように、上記した
従来のレイアウトパターン検証方法においては下記記載
の各種問題点を有している。

【００１８】その第１の問題点は、テキストが付与され
ていない下位階層のセルの検証を行う場合、等電位追跡
により得られるレイアウト図側の接続情報と、論理回路
図側の接続情報とを比較して、素子間の接続形状が同様
であれば、論理回路図側の電源およびグランドに対応す
るレイアウト図側のパターンは、電源およびグランドで
あると見なすことにより、比較したレイアウト図と論理
回路図のセルは一致しているものとしてしまうため、実
際には、レイアウト図側のパターンが電源およびグラン
ドに接続していない場合であっても、このエラーを検出
することができないということである。

【００１９】これは、レイアウト図側の下位階層のセル
の中のパターンにまでテキストが付加されていることは
ほとんどないために、論理回路図側の電源およびグラン
ドに対応するレイアウト図側のパターンが、実際に電源
およびグランドと接続するパターンであるか否かの判定
が行えないことによる。

【００２０】次に第２の問題点としては、セルの外で接
続するためにセル内の等電位追跡の時点では異なる電位
を持つ電源およびグランド配線パターンが存在した場
合、レイアウト図側と論理回路図側とでは、電源配線数
およびグランド配線数が一致しないため、疑似エラーが
出力されるということである。

【００２１】これは、セル内の接続情報だけからは、本
来ならば、等電位となるべき電源配線およびグランド配
線パターンであることが判定できないことによる。

【００２２】さらに第３の問題点としては、従来の方法
では、複数の電源を扱うデータにおいて、テキストが付
与されていない下位階層のセルの検証を行う場合、等電
位追跡により得られるレイアウト図側の接続情報と、論
理回路図側の接続情報とを比較して、素子間の接続形状
が同様であり、レイアウト図と論理回路図の電源および
グランド配線数がそれぞれ同数であれば、対応する各配
線は一致すると見なし、比較したレイアウト図と論理回
路図のセルは一致しているものとしてしまうため、例え
ば電源が２本存在するセル（２電源方式のセル）におい
て、論理回路図側は異なる電位の電源に接続しているの
に対し、レイアウト図側は同一電位に接続していた場合
にも、このレイアウトパターンのエラーを検出すること
ができない点である。

【００２３】これは、上記第１の問題点で論じたよう
に、レイアウト側の下位階層のセルの中のパターンにま
でテキストが付けられていることはほとんどないため
に、複数の電源を扱う場合でも、これらを区別すること
ができないためである。

【００２４】従って、本発明は、上記問題点に鑑みて為
されたものあって、階層的な処理を行うレイアウトパタ
ーン検証方法において、電源およびグランドに関する検
査を厳密に行うこと可能とした検証方法及びシステムを
提供することを目的とする。

【００２５】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、階層構造を有するレイアウト情報につい
て階層間の接続の追跡を行い、上位階層セルにおいて電
源およびグランド配線を認識するための識別符号が付与
されているレイアウトパターンと接続する下位階層のレ
イアウトパターンに対して、トップダウンで、電源、グ
ランドとそれぞれ同電位を持つものであるこを示す識別
符号を付与し、電源及びグランド配線の認識が可能とさ
れたレイアウト情報と回路図情報とを照合し、レイアウ
トパターンの検証を行うことを特徴とするレイアウトパ
ターン検証方法を提供する。

【００２６】本発明においては、好ましくは、階層構造
を有するレイアウト情報について階層間の接続追跡を行
い、上位階層側の電源及びグランドレイアウトパターン
にそれぞれ接続される、電源およびグランド配線を識別
するための識別符号が付与されていない下位階層側のレ
イアウトパターンに対して、前記上位階層側の電源及び
グランドレイアウトパターンに対して、電源、グランド
とそれぞれ同電位を持つことを認識させる識別符号
（「ネット名認識情報」という）をトップダウンで自動
付与し、この結果得られた電源及びグランド配線の認識
が可能な接続情報と回路図の接続情報とを前記下位階層
側から前記上位階層側へボトムアップでセル毎に照合す
る、ことを特徴とする。

【００２７】また、本発明は、好適な形態として、
（ａ）検証対象の電子回路の階層構造を有するレイアウ
ト情報について、セル単位に等電位追跡を行い該セルに
含まれる素子の情報からセル単位のパターンの接続情報
を抽出する工程と、（ｂ）上位階層から下位階層の間の
階層間にわたって接続しているパターンを検出した際
に、該検出された接続パターンの接続情報を、階層間接
続情報として該接続パターンを含む上位階層セルへ付与
する工程と、（ｃ）前記階層間接続情報をもとに、上位
側の階層セルにおいて、電源およびグランド配線を認識
するための識別符号が付与されているパターンに接続す
る下位側の階層のセルのパターンに対してトップダウン
で、電源、グランドとそれぞれ同電位を持つことを認識
させる識別符号（「ネット名認識情報」という）を付与
し、（ｄ）下位側の階層のセルのパターンにおいて、等
電位情報と前記ネット名認識情報に基づき、電源及びグ
ランド配線の認識が可能な接続情報を抽出し、該セルの
回路図を復元する工程と、（ｅ）前記復元された回路図
情報を前記検証対象の電子回路の回路図情報とセル単位
で照合する工程と、を含むことを特徴とする。

【００２８】本発明によれば、セル内の接続情報を参照
するだけで、電源およびグランドの電位を持つパターン
か否かの判定が可能とされ、このため、電源およびグラ
ンドのパッドと正しく接続していないパターンを検出す
ることができる。また、本発明に係るレイアウトパター
ン検出方法においては、セル内において等電位となるべ
き電源配線およびグランド配線パターンであることが判
定可能とされ、このため疑似エラーを出力することが抑
止低減される。

【００２９】

【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。

【００３０】本発明の実施の形態は、図１にその構成を
示すように、階層構造を持つ検証対象の電子回路のレイ
アウトデータをセル毎に等電位追跡および素子情報付け
を行いセル毎の接続情報を得るセル内接続情報抽出手段
１０１と、トップダウンでセルとセルとの重なりを調べ
て階層間の接続追跡を行い、得られた階層間接続情報
を、接続するセルと該セルに最も近い共通の上位セルへ
付与する階層間接続情報付加手段１０２と、セル内接続
情報抽出手段１０１で得られた接続情報とこの電子回路
の論理回路図が持つセル毎の接続情報とを比較照合する
検証手段１０４とを備え、さらに、本発明の特徴部をな
す手段として、電源およびグランド配線に関わる全ての
パターンに対してネット名認識情報を付与するネット名
認識情報自動付加手段１０３と、を備える。

【００３１】次に、本発明の実施の形態の動作を図２に
示す流れ図を参照して以下に説明する。図２に示すよう
に、セル毎の等電位追跡および素子情報付けによりセル
毎の接続情報を抽出する（ステップＳ１１）。

【００３２】そして、上位階層から下位階層を見てパタ
ーンの重なりを調べ、複数階層にわたって接続している
パターンを検出した際に、このパターンの接続情報を、
接続パターンを含むセル群に最も近い共通の上位セルへ
付与する（ステップＳ１２）。

【００３３】この階層間接続情報をもとに、上位セルに
おいて、電源およびグランド配線を認識するためのテキ
ストが付与されているパターンと接続する下位階層のパ
ターンに対してトップダウンでネット名認識情報を付与
する（ステップＳ１３）。

【００３４】これらの処理により得られた電源およびグ
ランド配線の認識が可能なセル毎の接続情報と、論理回
路図のセル毎の接続情報と、を比較する（ステップＳ１
４）。

【００３５】

【実施例】上記した本発明の実施の形態を更に詳細に説
明すべく、本発明の実施例を図面を参照して以下に説明
する。

【００３６】図３は、従来技術の説明で参照した回路と
同様なレイアウト図に対して、セル毎の等電位追跡を行
って得られる等電位番号が付与されたものを示した図で
ある。このレイアウト図において、まず、セルＡ中にあ
るアルミ配線パターンａ１と基板パターンａ１′は電源
ＶＣＣの電位を持つパターン、またアルミ配線パターン
ａ２と基板パターンａ２′はグランドＧＮＤの電位を持
つパターンである。

【００３７】この時、セルＡより下位階層内のパターン
との接続を見ると、セルＡの下位階層にあるセルＢ中の
アルミ配線パターンｂ１は、セルＡ中のアルミ配線ａ１
と接続していることがわかる。同様にして、アルミ配線
パターンｂ２はａ２と、基板パターンｂ１′はａ１′
と、またｂ２′はａ２′とそれぞれ接続していることが
わかる。

【００３８】この接続情報を、セルＡの持つ接続情報と
して付加する。この接続情報をもとに、アルミ配線パタ
ーンｂ１と基板パターンｂ１′には、電源ＶＣＣと同じ
電位を持つことが認識できる情報、またアルミ配線パタ
ーンｂ２と基板パターンｂ２′にはグランドＧＮＤと同
じ電位を持つことが認識できる情報を付与すると、セル
Ｂの中は、図４に示すようなレイアウト図となる。図
中、パターンｂ１とｂ１の＜ＶＣＣ＞、パターンｂ２の
＜ＧＮＤ＞等がネット名認識情報が付与された状態を示
している。

【００３９】図４に示すレイアウト図から、等電位番号
とネット名認識情報をふまえて、接続情報を抽出し、回
路図に復元すると、図５に示すようなものとなり、等電
位追跡の際には、互いに異なる等電位番号が付与された
アルミ配線パターンｂ１と基板パターンｂ１′、アルミ
配線パターンｂ２と基板パターンｂ２′が接続したもの
となる。

【００４０】これにより得られた回路図と、図６に示す
論理回路図の接続情報と、を比較検証することにより、
電源およびグランドとの接続まで正確に照合することが
できる。

【００４１】上記実施例では、電源およびグランド配線
が１本ずつしか存在しない場合について、等電位追跡の
時点では電位が異なる配線でも同電位であることが判定
できることについて説明したが、別の実施例を、図７、
図８、図９及び図１０を参照して以下に説明する。

【００４２】図７は、複数電源を扱う簡単な電子回路の
一例で、異なる電源ＶＣＣ１、ＶＣＣ２にそれぞれ接続
する２つのＰチャネルＭＯＳＦＥＴ１４、１４′と、直
列に並びグランドに接続する２つのＮチャネルＭＯＳＦ
ＥＴ１５、１５′とから構成される。図８は、図７に示
した回路をＭＯＳ技術を用いて集積回路にする場合のレ
イアウト図の一例を示したものであり、すでに等電位番
号が付与されたものである。

【００４３】図８に示すレイアウト図において、まず、
セルＡ中にあるアルミ配線パターンａ１は電源ＶＣＣ１
の電位を持つパターン、アルミ配線パターンａ２はグラ
ンドＧＮＤの電位を持つパターン、またアルミ配線パタ
ーンａ３は電源ＶＣＣ２の電位を持つパターンである。

【００４４】この時、セルＡより下位階層内のパターン
との接続を見ると、セルＡの下位階層にあるセルＢ中の
アルミ配線パターンｂ１はセルＡ中のアルミ配線ａ１
と、ｂ２はａ２と、またｂ３はａ３とそれぞれ接続して
いることがわかる。

【００４５】この接続情報をもとに、セルＢ内のアルミ
配線パターンおよび基板パターンにネット名認識情報を
付与すると、セルＢは、図９にレイアウト図として示す
ようなものとなる。セルＢにおいて、等電位番号が「１
番」のアルミ配線パターンｂ１には電源ＶＣＣ１と同じ
電位を持つことが認識できる情報（＜ＶＣＣ１＞）、等
電位番号が「２番」のアルミ配線パターンｂ２にはグラ
ンド電位を持つことが識別できる情報（＜ＧＮＤ＞）、
等電位番号が「３番」のアルミ配線パターンｂ３には電
源ＶＣＣ２と同じ電位を持つことが認識できる情報（＜
ＶＣＣ２＞）がネット名識別情報として付与される。

【００４６】このレイアウト図から、等電位番号とネッ
ト名認識情報とをふまえて、接続情報を抽出し、論理回
路図を復元すると、図１０に示すように、等電位番号が
異なる配線が異なる電位を持つ配線とされ、一方のＰチ
ャネルＭＯＳＦＥＴ１４はＶＣＣ１という電源、もう一
方のＰチャネルＭＯＳＦＥＴ１４′はＶＣＣ２という電
源、またＮチャネルＭＯＳＦＥＴ１５、１５′は基板が
グランドに接続されていることがわかる。

【００４７】このようにして得られた回路図である図１
０と、図７に示す電子回路図とを比較検証することによ
り、レイアウト図側が電源およびグランドに接続してい
るか否かだけでなく、電源およびグランド種類まで正確
に照合することができる。

【００４８】

【発明の効果】以上説明したように、本発明は下記記載
の顕著な効果を有する。

【００４９】本発明の第１の効果は、電源およびグラン
ドを識別するためのテキストの付与されていない下位階
層のセルの照合を行う場合においても、電源およびグラ
ンドに接続すると推測されるパターンが、実際に電源お
よびグランドに接続しているものかを検証できることで
ある。これにより、基板電位のチェックを行うことがで
きる。

【００５０】これは、本発明によれば、電源およびグラ
ンドと接続する全てのパターンには電源およびグランド
に接続されているものと認識できる情報が付与されてい
るためである。

【００５１】本発明の第２の効果は、セル内に異なる等
電位番号を持つ電源およびグランドに接続すると推測さ
れるパターンが複数存在する場合でも、本来同じ電位を
持つものに関しては等電位として検証が行えることであ
る。これにより、疑似エラーの出力が削減される。

【００５２】これは、本発明においては、セル内では接
続を持たないが、実際には、セルの外で接続している電
源およびグランドの電位を持つパターンには、同じネッ
ト名認識情報が付加されているためである。

【００５３】さらに、本発明の第３の効果は、複数の電
源を扱うレイアウトデータにおいて、電源およびグラン
ドを識別するためのテキストが付与されていない下位階
層のセルの照合を行う場合、異なる電源およびグランド
に接続するパターンを、それぞれ区別して検証が行える
ことである。

【００５４】これは、本発明においては、異なる電源お
よびグランドに接続するパターンには異なるネット名認
識情報が付加されることによる。

【００５５】以上の効果を奏する本発明に係るレイアウ
トパターンの検証方法及びシステムの実用的価値は極め
て高い。

【図面の簡単な説明】

【図１】本発明の実施の形態の構成を示すブロック構成
図である。

【図２】本発明の実施の形態の動作を示すフローチャー
トである。

【図３】本発明の一実施例を説明するためのレイアウト
図である。

【図４】本発明の一実施例を説明するためのレイアウト
図である。

【図５】本発明の一実施例を説明するための回路図であ
る。

【図６】本発明の一実施例を説明するための回路図であ
る。

【図７】本発明の別の実施例を説明するための回路図で
ある。

【図８】本発明の別の実施例を説明するためのレイアウ
ト図である。

【図９】本発明の別の実施例を説明するためのレイアウ
ト図である。

【図１０】本発明の別の実施例を説明するための回路図
である。

【図１１】従来のレイアウトパターン検証方法の動作を
示すフローチャートである。

【図１２】等電位追跡の説明に用いられるレイアウト図
である。

【図１３】従来のレイアウトパターン検証方法を説明す
るためのレイアウト図である。

【図１４】従来のレイアウトパターン検証方法を説明す
るためのレイアウト図である。

【図１５】従来のレイアウトパターン検証方法を説明す
るための回路図である。

【図１６】従来のレイアウトパターン検証方法を説明す
るためのレイアウト図である。

【符号の説明】

１ セルＡの枠 ２ セルＢの枠 ３ セルＡ内のアルミ配線 ４ セルＡ内のウェル ５ セルＡ内のサブストレート ６ セルＢ内のアルミ配線 ７ セルＢ内のウェル ８ セルＢ内のサブストレート ９ セルＢ内のＰ型拡散 １０ セルＢ内のＮ型拡散 １１ セルＢ内のポリシリ １２ コンタクトカット １３ テキスト １４ ＰチャネルＭＯＳＦＥＴ １５ ＮチャネルＭＯＳＦＥＴ １６ ネット １０１ セル毎接続情報抽出手段 １０２ 階層間接続情報付加手段 １０３ ネット名認識情報付加手段 １０４ 検証手段

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 27/118

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】階層構造を有するレイアウト情報について
   階層間の接続の追跡を行い、上位階層セルにおいて電源
   およびグランド配線を認識するための識別符号が付与さ
   れているレイアウトパターンと接続する下位階層のレイ
   アウトパターンに対して、トップダウンで、電源、グラ
   ンドとそれぞれ同電位を持つものであることを示す識別
   符号を付与し、電源及びグランド配線の認識が可能とさ
   れたレイアウト情報と回路図情報とを照合し、レイアウ
   トパターンの検証を行うことを特徴とするレイアウトパ
   ターン検証方法。
2. 【請求項２】階層構造を有するレイアウト情報について
   階層間の接続追跡を行い、上位階層側の電源及びグラン
   ドレイアウトパターンにそれぞれ接続される、電源およ
   びグランド配線を識別するための識別符号が付与されて
   いない下位階層側のレイアウトパターンに対して、前記
   上位階層側の電源及びグランドレイアウトパターンに対
   して、電源、グランドとそれぞれ同電位を持つことを認
   識させる識別符号をトップダウンで自動付与し、この結
   果得られた電源及びグランド配線の認識が可能な接続情
   報と回路図の接続情報とを前記下位階層側から前記上位
   階層側へボトムアップでセル毎に照合する、ことを特徴
   とするレイアウトパターン検証方法。
3. 【請求項３】（ａ）検証対象の電子回路の階層構造を有
   するレイアウト情報について、セル単位に等電位追跡を
   行い該セルに含まれる素子の情報からセル単位のパター
   ンの接続情報を抽出する工程と、 （ｂ）上位階層から下位階層の間の階層間にわたって接
   続しているパターンを検出した際に、該検出された接続
   パターンの接続情報を、階層間接続情報として該接続パ
   ターンを含む上位階層セルへ付与する工程と、 （ｃ）前記階層間接続情報をもとに、上位側の階層セル
   において、電源およびグランド配線を認識するための識
   別符号が付与されているパターンに接続する下位側の階
   層のセルのパターンに対してトップダウンで、電源、グ
   ランドとそれぞれ同電位を持つことを認識させる識別符
   号（「ネット名認識情報」という）を付与し、 （ｄ）下位側の階層のセルのパターンにおいて、等電位
   情報と前記識別情報に基づき、電源及びグランド配線の
   認識が可能な接続情報を抽出し、該セルの回路図を復元
   する工程と、 （ｅ）前記復元された回路図情報を前記検証対象の電子
   回路の回路図情報とセル単位で照合する工程と、 を含むことを特徴とするレイアウトパターン検証方法。
4. 【請求項４】検証対象の電子回路の階層構造を有するレ
   イアウト情報をセル毎に等電位追跡と素子情報とからセ
   ル毎の接続情報を得るセル内接続情報抽出手段と、 上位側階層から下位側階層へトップダウンでセルとセル
   との重なりを調べて階層間の接続追跡を行い、得られた
   階層間接続情報を、接続するセルと該セルに最も近い共
   通の上位セルへ付与する階層間接続情報付加手段と、上位側階層のセルにおいて、電源およびグランド配線を
   認識するための識別符号が付与されているパターンと接
   続する下位側階層のパターンに対してトップダウンで 、
   電源、グランドとそれぞれ同電位を持つことを認識させ
   る識別符号（「ネット名認識情報」という）を付与する
   ネット名認識情報自動付加手段と、 前記セル内接続情報抽出手段で得られた、電源及びグラ
   ンド配線の認識が可能なセル毎の接続情報と、前記電子
   回路の回路図が持つセル毎の接続情報と、を比較照合す
   る検証手段と、 を備えたことを特徴とするレイアウトパターン検証シス
   テム。