JPH10135334A - 半導体集積回路のレイアウト設計方法 - Google Patents
半導体集積回路のレイアウト設計方法Info
- Publication number
- JPH10135334A JPH10135334A JP29142196A JP29142196A JPH10135334A JP H10135334 A JPH10135334 A JP H10135334A JP 29142196 A JP29142196 A JP 29142196A JP 29142196 A JP29142196 A JP 29142196A JP H10135334 A JPH10135334 A JP H10135334A
- Authority
- JP
- Japan
- Prior art keywords
- layout
- circuit
- correction
- semiconductor integrated
- netlist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ネットリスト中に修正用回路を記述する工数
を必要とせず、レイアウト上で実際に使用している回路
と修正用回路のショートなどのレイアウトエラーを容易
かつ確実に検出できるようにする半導体集積回路のレイ
アウト設計方法を提供する。 【解決手段】 レイアウトデータ上で、修正用の未使用
回路セル６に対して仮想のレイヤを重ね、ネットリスト
とレイアウトの比較一致の検証の時のレイアウトからの
回路情報抽出の際に、この仮想レイヤを用いて修正用回
路セル６をそれ以外のセル５,７とは異なるモデルのデ
バイスとして認識させることにより、容易かつ迅速に確
実な検証を行なうことができる。
を必要とせず、レイアウト上で実際に使用している回路
と修正用回路のショートなどのレイアウトエラーを容易
かつ確実に検出できるようにする半導体集積回路のレイ
アウト設計方法を提供する。 【解決手段】 レイアウトデータ上で、修正用の未使用
回路セル６に対して仮想のレイヤを重ね、ネットリスト
とレイアウトの比較一致の検証の時のレイアウトからの
回路情報抽出の際に、この仮想レイヤを用いて修正用回
路セル６をそれ以外のセル５,７とは異なるモデルのデ
バイスとして認識させることにより、容易かつ迅速に確
実な検証を行なうことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
スタンダードセル方式のレイアウト設計に関するもので
ある。
スタンダードセル方式のレイアウト設計に関するもので
ある。
【０００２】
【従来の技術】近年の半導体プロセス技術の発展によ
り、半導体チップにおいて１チップ上に搭載できる回路
規模がますます増加すると共に、配線層においては４
層、５層といった多層配線技術が用いられるようになり
つつある。このような中、大規模回路であるがために設
計時の回路動作の検証に非常に時間がかかり、製造工程
に入る前に設計ミスを完全に排除することが非常に困難
になっている。
り、半導体チップにおいて１チップ上に搭載できる回路
規模がますます増加すると共に、配線層においては４
層、５層といった多層配線技術が用いられるようになり
つつある。このような中、大規模回路であるがために設
計時の回路動作の検証に非常に時間がかかり、製造工程
に入る前に設計ミスを完全に排除することが非常に困難
になっている。
【０００３】これに対し、レイアウト設計時に、論理回
路に無い未使用の回路をあらかじめレイアウトの中に入
れておくといった手段がよく使われる。このような手段
を予め講じておくことにより、論理回路が変更された場
合でも、レイアウト修正段階で配線レベル以降の修正の
みで対応できる可能性が高くなり、短期間で修正後の実
チップを得ることができる。最近では、自動配置配線の
レイアウトツールでもスタンダードセルを用いた自動配
置配線時に、修正用セルを自動的に配置する機能を持っ
たものがある。
路に無い未使用の回路をあらかじめレイアウトの中に入
れておくといった手段がよく使われる。このような手段
を予め講じておくことにより、論理回路が変更された場
合でも、レイアウト修正段階で配線レベル以降の修正の
みで対応できる可能性が高くなり、短期間で修正後の実
チップを得ることができる。最近では、自動配置配線の
レイアウトツールでもスタンダードセルを用いた自動配
置配線時に、修正用セルを自動的に配置する機能を持っ
たものがある。
【０００４】しかし、論理回路（以下ネットリスト）の
中にはこのような修正用回路は含まれておらず、ネット
リストとレイアウトデータの間で不一致が生ずることに
なる。ネットリストとレイアウトデータとの間の比較照
合の検証として、LVS(LayoutVersus Schematic)検証が
行なわれる。LVS検証では、まずレイアウトデータを読
み込んで演算処理を行ない、そこからトランジスタレベ
ルの回路記述の抽出をする。これを、あらかじめトラン
ジスタレベルに展開しておいたネットリストと比較照合
してエラーを出力する。ところが、レイアウトデータに
は修正用回路が入っており、ネットリストとレイアウト
が一致しないためLVS検証においてエラーとなる。これ
は疑似エラーではあるが、真のエラーの発見・修正のた
めの障害となる。
中にはこのような修正用回路は含まれておらず、ネット
リストとレイアウトデータの間で不一致が生ずることに
なる。ネットリストとレイアウトデータとの間の比較照
合の検証として、LVS(LayoutVersus Schematic)検証が
行なわれる。LVS検証では、まずレイアウトデータを読
み込んで演算処理を行ない、そこからトランジスタレベ
ルの回路記述の抽出をする。これを、あらかじめトラン
ジスタレベルに展開しておいたネットリストと比較照合
してエラーを出力する。ところが、レイアウトデータに
は修正用回路が入っており、ネットリストとレイアウト
が一致しないためLVS検証においてエラーとなる。これ
は疑似エラーではあるが、真のエラーの発見・修正のた
めの障害となる。
【０００５】従来、このような場合に、第１の手段とし
ては、修正用回路もネットリスト中に記述する方法があ
る。第２の手段としては、LVS検証でのレイアウトデー
タの読み込み時に修正用回路部分のデータを読み込まな
いようにしてネットリストとの比較チェックをするとい
う方法がある。
ては、修正用回路もネットリスト中に記述する方法があ
る。第２の手段としては、LVS検証でのレイアウトデー
タの読み込み時に修正用回路部分のデータを読み込まな
いようにしてネットリストとの比較チェックをするとい
う方法がある。
【０００６】
【発明が解決しようとする課題】レイアウト設計におい
ては、最終的にデザインルールチェックの他にLVS検証
を行なってネットリストとの一致を確認する必要があ
る。この時には、トランジスタなどの各デバイス間の接
続だけでなく、回路定数もネットリストとレイアウトで
一致する必要がある。
ては、最終的にデザインルールチェックの他にLVS検証
を行なってネットリストとの一致を確認する必要があ
る。この時には、トランジスタなどの各デバイス間の接
続だけでなく、回路定数もネットリストとレイアウトで
一致する必要がある。
【０００７】しかしながら、前述のように、レイアウト
データの中に修正用回路を挿入した場合、ネットリスト
とレイアウトは一致せず、エラーとして検出されること
になり、これを疑似エラーとして処理すると、実際にエ
ラーがあった場合との区別が極めて困難になってしま
う。
データの中に修正用回路を挿入した場合、ネットリスト
とレイアウトは一致せず、エラーとして検出されること
になり、これを疑似エラーとして処理すると、実際にエ
ラーがあった場合との区別が極めて困難になってしま
う。
【０００８】このような問題に対処するための方法とし
て、従来の技術で述べたような２通りの手段があるが、
第１の手段では、論理設計段階において、どのような修
正用回路をどの程度レイアウト中に入れておくかが分か
らず、後からネットリスト中に記述する必要がある。し
かも、このような手段を採った場合には、記述ミスが入
る可能性があり、又、非常に手間のかかる作業となる。
次に、第２の手段では、レイアウト中にある修正用回路
部分が検証の対象として含められないため、ネットリス
ト中に記述されている回路と修正用回路との間でのショ
ートなどのエラーがあっても検出することができなくな
ってしまう。
て、従来の技術で述べたような２通りの手段があるが、
第１の手段では、論理設計段階において、どのような修
正用回路をどの程度レイアウト中に入れておくかが分か
らず、後からネットリスト中に記述する必要がある。し
かも、このような手段を採った場合には、記述ミスが入
る可能性があり、又、非常に手間のかかる作業となる。
次に、第２の手段では、レイアウト中にある修正用回路
部分が検証の対象として含められないため、ネットリス
ト中に記述されている回路と修正用回路との間でのショ
ートなどのエラーがあっても検出することができなくな
ってしまう。
【０００９】本発明はかかる点に鑑み、ネットリスト中
に修正用回路を記述する工数を必要とせず、レイアウト
上で実際に使用している回路と修正用回路のショートな
どのレイアウトエラーを容易かつ確実に検出できるよう
にする半導体集積回路のレイアウト設計方法を提供する
ことを目的とする。
に修正用回路を記述する工数を必要とせず、レイアウト
上で実際に使用している回路と修正用回路のショートな
どのレイアウトエラーを容易かつ確実に検出できるよう
にする半導体集積回路のレイアウト設計方法を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】前記課題を解決するた
め、請求項１の本発明は、レイアウトデータ中にあらか
じめ配置してあるネットリスト中に記述していない配線
レベル以降での修正用回路レイアウト部分であることを
示すためのタグを付けるという手段によるレイアウト設
計方法を用いたものである。請求項２記載の本発明は、
前記タグとして仮想のレイヤを採用する。
め、請求項１の本発明は、レイアウトデータ中にあらか
じめ配置してあるネットリスト中に記述していない配線
レベル以降での修正用回路レイアウト部分であることを
示すためのタグを付けるという手段によるレイアウト設
計方法を用いたものである。請求項２記載の本発明は、
前記タグとして仮想のレイヤを採用する。
【００１１】本発明は、上記構成により、前記レイアウ
トデータと前記ネットリストとの比較一致の照合の際
に、レイアウトデータを読み込み、そこからトランジス
タレベルの回路記述を抽出するための演算処理を行なう
過程において、前記仮想のレイヤ内にあるトランジスタ
と、前記仮想のレイヤ外にあるトランジスタとにそれぞ
れ異なったモデル名を付与することによって、ネットリ
ストに記述された部分のレイアウトとネットリストに記
述されていない部分のレイアウトを分離し、比較照合の
検証を行なえる。
トデータと前記ネットリストとの比較一致の照合の際
に、レイアウトデータを読み込み、そこからトランジス
タレベルの回路記述を抽出するための演算処理を行なう
過程において、前記仮想のレイヤ内にあるトランジスタ
と、前記仮想のレイヤ外にあるトランジスタとにそれぞ
れ異なったモデル名を付与することによって、ネットリ
ストに記述された部分のレイアウトとネットリストに記
述されていない部分のレイアウトを分離し、比較照合の
検証を行なえる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図を用いて説明する。
て、図を用いて説明する。
【００１３】図１は本発明の実施の形態におけるスタン
ダードセルを一部に用いて設計したレイアウトを示した
ものであり、１,２,３,４は修正用のセルを示してい
る。簡単のため、図１ではセルの配置のみを示してあ
り、配線については省略している。
ダードセルを一部に用いて設計したレイアウトを示した
ものであり、１,２,３,４は修正用のセルを示してい
る。簡単のため、図１ではセルの配置のみを示してあ
り、配線については省略している。
【００１４】図２は図１の一部の拡大図であり、５,７
は論理設計で使用されネットリストに記述されているセ
ル、６はネットリストに記述されていない、修正用の未
使用セルであり、修正用であることを示すタグを付けて
いる。本実施の形態では修正用であることを示す仮想レ
イヤが重ねられている。このようなデータに対して、検
証時にトランジスタ認識を以下のように行なうことがで
きる。
は論理設計で使用されネットリストに記述されているセ
ル、６はネットリストに記述されていない、修正用の未
使用セルであり、修正用であることを示すタグを付けて
いる。本実施の形態では修正用であることを示す仮想レ
イヤが重ねられている。このようなデータに対して、検
証時にトランジスタ認識を以下のように行なうことがで
きる。
【００１５】以下の説明において、gateはトランジスタ
のゲート、PDはPチャネル拡散領域、NDはNチャネル拡散
領域、NWはNチャネル基板領域、PSUBはPチャネル基板領
域、PSDはPチャネルトランジスタのソースおよびドレイ
ン領域、NSDはNチャネルトランジスタのソースおよびド
レイン領域、DMは仮想レイヤ領域を示す。
のゲート、PDはPチャネル拡散領域、NDはNチャネル拡散
領域、NWはNチャネル基板領域、PSUBはPチャネル基板領
域、PSDはPチャネルトランジスタのソースおよびドレイ
ン領域、NSDはNチャネルトランジスタのソースおよびド
レイン領域、DMは仮想レイヤ領域を示す。
【００１６】（第１ステップ）（数１）に示すように、
AND（＝・）、SUB(subtract)（＝−）の論理演算を行な
い、修正用セルのPチャネルトランジスタゲートXPGATE
と修正用セルのNチャネルトランジスタゲートXNGATE
と、それ以外のPチャネルトランジスタゲートPGATEとN
チャネルトランジスタゲートNGATEを生成する。ここ
で、pgate,ngateは修正用セルを問わない全部のPチャネ
ルトランジスタゲート、Nチャネルトランジスタゲート
を示す。仮想レイヤ領域DMを導入することにより、修正
用セルのPチャネルトランジスタゲートXPGATEと修正用
セルのNチャネルトランジスタゲートXNGATEを容易に認
識できる。
AND（＝・）、SUB(subtract)（＝−）の論理演算を行な
い、修正用セルのPチャネルトランジスタゲートXPGATE
と修正用セルのNチャネルトランジスタゲートXNGATE
と、それ以外のPチャネルトランジスタゲートPGATEとN
チャネルトランジスタゲートNGATEを生成する。ここ
で、pgate,ngateは修正用セルを問わない全部のPチャネ
ルトランジスタゲート、Nチャネルトランジスタゲート
を示す。仮想レイヤ領域DMを導入することにより、修正
用セルのPチャネルトランジスタゲートXPGATEと修正用
セルのNチャネルトランジスタゲートXNGATEを容易に認
識できる。
【００１７】
【数１】
【００１８】（第２ステップ）トランジスタを定義する
コマンド（ここではDEFINEと記述する）によりトランジ
スタ認識を行なう。ここでDEFINEは、（表１）に示すよ
うに、第１の引数をゲート、第２の引数をソースおよび
ドレイン、第３の引数を基板とするトランジスタ認識の
コマンドとする。また、[]内は認識したトランジスタに
付けるMODEL名である。ここで、MOSNC,MOSPCは例えば、
図２のセル５,７のNチャネルトランジスタ、Ｐチャネル
トランジスタを示し、MOSXN,MOSXPは例えば、図２の未
使用セル６のNチャネルトランジスタ、Ｐチャネルトラ
ンジスタを示す。
コマンド（ここではDEFINEと記述する）によりトランジ
スタ認識を行なう。ここでDEFINEは、（表１）に示すよ
うに、第１の引数をゲート、第２の引数をソースおよび
ドレイン、第３の引数を基板とするトランジスタ認識の
コマンドとする。また、[]内は認識したトランジスタに
付けるMODEL名である。ここで、MOSNC,MOSPCは例えば、
図２のセル５,７のNチャネルトランジスタ、Ｐチャネル
トランジスタを示し、MOSXN,MOSXPは例えば、図２の未
使用セル６のNチャネルトランジスタ、Ｐチャネルトラ
ンジスタを示す。
【００１９】
【表１】
【００２０】（第３ステップ）第２ステップおよびそれ
以外の配線情報を元に、レイアウトデータから抽出した
トランジスタレベルの回路情報を作成する。
以外の配線情報を元に、レイアウトデータから抽出した
トランジスタレベルの回路情報を作成する。
【００２１】第２ステップにより作成されたトランジス
タレベルの回路情報内では修正用セルのトランジスタ記
述とそれ以外のトランジスタ記述はMODEL名によって区
別することができる。
タレベルの回路情報内では修正用セルのトランジスタ記
述とそれ以外のトランジスタ記述はMODEL名によって区
別することができる。
【００２２】これにより、ネットリスト中のトランジス
タのMODEL名をMOSPC,MOSNCとしてトランジスタレベルに
展開して比較検証を行なうことにより、例えば図３のよ
うな、修正用回路と、ネットリスト中の配線とがショー
トしているような場合も簡単にチェックすることができ
るようになる。
タのMODEL名をMOSPC,MOSNCとしてトランジスタレベルに
展開して比較検証を行なうことにより、例えば図３のよ
うな、修正用回路と、ネットリスト中の配線とがショー
トしているような場合も簡単にチェックすることができ
るようになる。
【００２３】以上のように本発明の実施の形態によれ
ば、ネットリスト中に修正用回路の記述を書き加えると
いう工数を必要とすることなく、容易かつ確実にLVS検
証を行なうことができる。
ば、ネットリスト中に修正用回路の記述を書き加えると
いう工数を必要とすることなく、容易かつ確実にLVS検
証を行なうことができる。
【００２４】
【発明の効果】以上説明したように本発明によれば、未
使用の修正用回路を含んだレイアウトデータにおいて
も、論理回路には何ら手を加えることなく、LVS検証を
容易かつ確実に行なうことができ、設計工数の短縮化、
検証の確実性の向上といった効果を得ることができる。
使用の修正用回路を含んだレイアウトデータにおいて
も、論理回路には何ら手を加えることなく、LVS検証を
容易かつ確実に行なうことができ、設計工数の短縮化、
検証の確実性の向上といった効果を得ることができる。
【図１】本発明の一実施の形態における修正用のスタン
ダードセルを使用したブロックレイアウト図
ダードセルを使用したブロックレイアウト図
【図２】図１に示すブロックレイアウトの一部を拡大し
た図
た図
【図３】修正用回路と使用している回路とのショートエ
ラーのあるレイアウト図
ラーのあるレイアウト図
【符号の説明】 １，２，３，４ 修正用セル ５，７，８，１０ 使用セル ６，９ 修正用セル
Claims (2)
- 【請求項１】 論理ゲート単位の機能をトランジスタで
実現するようにレイアウトしたセルを、論理回路の記述
に従って配置配線するスタンダードセル方式により作成
される半導体集積回路のレイアウトにおいて、論理回路
の記述以外に配線レベル以降でのマスク修正用にあらか
じめ配置してある修正用回路であることを示すためのタ
グを付けたことを特徴とする半導体集積回路のレイアウ
ト設計方法。 - 【請求項２】 前記タグは仮想のレイヤであることを特
徴とする請求項１記載の半導体集積回路のレイアウト設
計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29142196A JPH10135334A (ja) | 1996-11-01 | 1996-11-01 | 半導体集積回路のレイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29142196A JPH10135334A (ja) | 1996-11-01 | 1996-11-01 | 半導体集積回路のレイアウト設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135334A true JPH10135334A (ja) | 1998-05-22 |
Family
ID=17768668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29142196A Pending JPH10135334A (ja) | 1996-11-01 | 1996-11-01 | 半導体集積回路のレイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135334A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066419A (ja) * | 2006-09-06 | 2008-03-21 | Sharp Corp | 半導体装置のレイアウト検証方法 |
| CN116029258A (zh) * | 2023-03-24 | 2023-04-28 | 深圳前海深蕾半导体有限公司 | 一种芯片版图验证方法、装置、设备及存储介质 |
-
1996
- 1996-11-01 JP JP29142196A patent/JPH10135334A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066419A (ja) * | 2006-09-06 | 2008-03-21 | Sharp Corp | 半導体装置のレイアウト検証方法 |
| CN116029258A (zh) * | 2023-03-24 | 2023-04-28 | 深圳前海深蕾半导体有限公司 | 一种芯片版图验证方法、装置、设备及存储介质 |
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