JP3514892B2 - 半導体集積回路のレイアウト検証方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路
（以下「ＬＳＩ」と略す）のレイアウト検証方法に関
し、詳しくは、ＬＳＩレイアウトパターンから、配線シ
ョート箇所を含む不具合パターンデータを抽出する方法
に関し、特に、大規模ＬＳＩに用いて好適な方法に関す
る。

【０００２】

【従来の技術】図１１は、従来のＬＳＩのレイアウト検
証方法を説明するための概念図であり、１はＬＳＩ、
２、３は注目パッド、４は注目パッド（又はノード；以
下「パッド」で代表）２、３間に介在する、ショート箇
所５を含む配線群（配線数や形状等は便宜例）である。

【０００３】ここで、注目パッド２、３間の抵抗値は、
配線群４にショート箇所５を含む場合にはほぼ０Ω相当
の低い値を示す。かかる抵抗値の変化から配線ショート
の有無を検証する手法が、いわゆるエレクトリック・ル
ール・チェック（略称「ＥＲＣ」）であり、図１１はＥ
ＲＣをかけた後のレイアウトデータ、すなわち不具合パ
ターンデータである。この不具合パターンデータを画面
に表示してショート箇所５を特定する。

【０００４】

【発明が解決しようとする課題】しかしながら、かかる
従来の検証方法にあっては、注目パッド２、３間の配線
群４の全てを抽出して、不具合パターンデータを生成し
ていたため、特に、大規模ＬＳＩの場合には、不具合パ
ターンデータの規模が膨大となり、しかも複雑になるか
ら、ショート箇所５の特定がきわめて難しくなるという
問題点があった。

【０００５】そこで、本発明は、不具合パターンデータ
の規模縮小を目的とする。

【０００６】

【課題を解決するための手段】半導体集積回路のパッド
間又はノード間若しくはパッドとノード間の配線ショー
トを検証する方法において、前記パッド間又はノード間
若しくはパッドとノード間に介在する全ての配線を抽出
し、該全ての配線の中から、端点を他の配線と共有しな
い全ての分岐配線を取り除き、該全ての分岐配線を取り
除いた後の配線を不具合パターンデータとして出力す
る、ことを特徴とする。

【０００７】又は、前記不具合パターンデータ上の全て
のセル端子名を抽出し、該セル端子名を、前記パッド又
はノード対セル端子名対応リストで照合し、該照合結果
に基づいてショート箇所を特定することを特徴とする。
又は、前記不具合パターンデータを階層ごとに分解し、
各階層の境界に位置する配線端に前記パッド又はノード
名を割り振り、該配線端を起点として上位階層より順に
ショート箇所の有無を検査することを特徴とする。

【０００８】本発明では、分岐配線を除いて不具合パタ
ーンデータが生成される。したがって、不具合パターン
データの規模が大幅に縮小され、ショート箇所の特定を
きわめて容易化して検証効率の改善が図られる。

【０００９】

【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１〜図３は本発明に係る半導体集積
回路のレイアウト検証方法の第１実施例を示す図であ
る。図１において、１０はＬＳＩ、１１、１２は注目パ
ッド、１３〜１６は配線であり、これらの配線１３〜１
６は、ショート箇所１７を介して低抵抗で接続されてい
る。

【００１０】ここで、注目パッド１１、１２には、上記
配線１３〜１６及びショート箇所１７に加えて、破線で
示す配線１８〜２５も接続されているが、本実施例で
は、これらの配線１８〜２５は、不具合パターンデータ
から除外されるようになっている。実線で示す配線１３
〜１６と、破線で示す配線１８〜２５との相違点は、前
者が注目パッド１１、１２間に無端状態（連続した状
態）で介在するのに対し、後者（破線）が有端状態で介
在する点で異なっている。すなわち、破線で示す配線１
８〜２５は全て独立した端点を有しており、これらは
皆、端点を他の配線と共有しない分岐配線である。

【００１１】したがって、図２に示すように、ＬＳＩレ
イアウトデータ２６にＥＲＣをかけて、注目パッド１
１、１２間に介在する全ての配線を抽出し（ステップ２
７）、次いで、その全ての配線の中から、端点を他の配
線と共有しない全ての分岐配線を取り除き（ステップ２
８）、同分岐配線を取り除いた後の配線１３〜１６を不
具合パターンデータ２９として出力すれば、分岐配線を
含む従来例（図１１）に比べて、不具合パターンデータ
を大幅に単純化でき、図３に示すように、ショート箇所
１７を容易に特定することができるという有利な効果が
得られる。なお、分岐配線の見分け方としては、例え
ば、任意線分の端点座標を共有する他の線分の有無を調
べ、他の配線がない場合に、当該任意線分を分岐配線と
して判別してもよい。

【００１２】図４、図５は本発明に係る半導体集積回路
のレイアウト検証方法の第２実施例を示す図であり、セ
ル間のショート箇所特定に有効な例である。図４におい
て、３０はＬＳＩ、３１、３２はパッド、３３〜３７は
配線、３８はショート箇所、３９〜４１はセルである。
パッド３１、３２には固有の名前（便宜的に「ＶＤ」、
「ＶＳ」）が付与されており、同様に、各セル３９〜４
１の端子４２〜４６にも固有の名前（便宜的に「Ｖ
Ｄ₁」、「ＶＤ₂」、「ＶＤ₃」、「ＶＳ₁」、「Ｖ
Ｓ₂」）が付与されている。これらの名前の付与は設計
時に行われ、その際に、「パッド名対セル端子名対応リ
スト」が生成されるようになっている。図４の場合のリ
ストを次表１に示す。

【００１３】 本実施例では、このリストを利用して、セル間のショー
ト箇所を自動的に特定する。

【００１４】すなわち、図５のフローにおいて、ＬＳＩ
レイアウトデータ２７にＥＲＣをかけるステップ２７、
及び分岐配線を除去するステップ２８は第１実施例と同
様であるが、本実施例では、分岐配線を除去した後の不
具合パターンデータから、セル端子４２〜４６の名前を
抽出し（ステップ４７）、次いで、抽出した名前をリス
ト４８と照合してショート箇所３８を特定し（ステップ
４９）、その結果を不具合パターンデータ５０として出
力するという流れになる。

【００１５】ショート箇所の特定処理（ステップ４９）
について、詳しく説明すると、まず、注目パッド３１、
３２のいずれか一方を起点パッドに指定（ここでは左側
のパッド３１を指定）する。次いで、この起点パッド３
１から順次にセル端子４２〜４６をたどり、それぞれの
名前をリスト（表１）と照合する。そして、最初に照合
がとれなかったセル端子と、その直前のセル端子との間
をショート箇所と特定する。

【００１６】図６、図７は本発明に係る半導体集積回路
のレイアウト検証方法の第３実施例を示す図であり、階
層構造を持つレイアウトデータに適用して有効な例であ
る。図６において、Ａは上位階層のレイアウトデータ、
Ｂは中位階層のレイアウトデータ、Ｃは下位階層のレイ
アウトデータであり、特に限定しないが、上位階層はチ
ップレベル、中位階層はモジュールレベル、下位階層は
サブモジュールレベルである。なお、ここでは３層構造
のものを示しているが、この層数に限定されない ５１、５２はＡに含まれるパッド、５３、５４は同じく
Ａに含まれる配線であり、パッド５１、５２には固有の
名前（便宜的に「ＶＤ」、「ＶＳ」）が付与されてい
る。５５、５６はＢに含まれる配線であり、また、５７
はＣに含まれる仮想配線である。

【００１７】仮想配線５７は、その詳細を右側の拡大図
に示すように、階層境界端５７ａ、５７ｂからそれぞれ
延びる配線５８、５９と、便宜的に示す二つのセル６
０、６１の内部配線６２、６３と、ショート箇所６４と
を含んでいる。二つのセル６０、６１の端子６５〜６８
には、設計時に固有の名前（便宜的に「ＶＤ₁」、「Ｖ
Ｄ₂」、「ＶＳ₁」、「ＶＳ₂」）が付与されており、次
表２に示す「パッド名対セル端子名対応リスト」が予め
作られている。

【００１８】 このような構成において、図７に示すように、第１実施
例と同様の処理を行った（ステップ２７、２８）後、そ
の処理結果（不具合パターンデータデータ）を各階層
Ａ、Ｂ、Ｃに分解し（ステップ６９）、各階層の階層境
界端ごとに対応するパッドの名前を次のとおり付与する
（ステップ７０）。

【００１９】 Ｂの左側の階層境界端５５ａの名前 → 「ＶＤ」 Ｂの右側の階層境界端５６ａの名前 → 「ＶＳ」 Ｃの左側の階層境界端５７ａの名前 → 「ＶＤ」 Ｃの右側の階層境界端５７ｂの名前 → 「ＶＳ」 次いで、上位階層から順にＥＲＣ（ステップ２７と同様
の処理）を実行し（ステップ７１）、異常を検出した階
層について第２実施例と同様の処理を実行した後、その
結果を不具合パターンデータ７２として出力する。

【００２０】ここで、異常を検出した階層（図はでは
Ｃ）については、セル端子６５〜６８の名前（ＶＤ₁、
ＶＤ₂、ＶＳ₁、ＶＳ₂）を抽出し、次いで、抽出した名
前をリスト（表２）と照合して、ショート箇所６４を特
定するが、リストの“パッド名”を“階層境界端の名
前”に読み替える点で第２実施例と相違する。図８〜図
１０は本発明に係る半導体集積回路のレイアウト検証方
法の第４実施例を示す図であり、階層間のショート箇所
特定に有効な例である。

【００２１】図８において、Ａは上位階層のレイアウト
データ、Ｂは中位階層のレイアウトデータであり、特に
限定しないが、上位階層はチップレベル、中位階層はモ
ジュールレベルである。７３、７４はＡに含まれるパッ
ド、７５、７６は同じくＡに含まれる配線（配線７５の
一部７５ａはＢの下に隠れている）であり、７７はＢの
配線、７７ａは配線７７の階層境界端、７８は配線７５
ａとのショート箇所である。

【００２２】図１０の処理フローにおいて、ステップ２
７から不具合パターンデータ７２の出力までの流れは、
第３実施例と同様である。すなわち、図８に示すような
階層間のショート箇所７８が無ければ、ステップ８０の
判定結果がＹＥＳとなって、第３実施例と同様の処理に
なる。ステップ８０の判定結果がＮＯの場合には、Ｃの
階層境界端７７ａに対応するパッド７４の名前（ＶＳ）
を付与する（ステップ８１）。ショート箇所７８を含む
配線７７に名前を割り振るため、階層を跨ぐ不良箇所も
容易に特定できる。

【００２３】

【発明の効果】本発明によれば、不具合パターンデータ
の規模を大幅に縮小でき、ショート箇所の特定をきわめ
て容易化して検証効率の改善を図ることができる、とい
う従来例にはない有利な効果が得られる。

【図面の簡単な説明】

【図１】第１実施例の不具合パターンデータの生成概念
図である。

【図２】第１実施例の処理フロー図である。

【図３】第１実施例の分岐配線を除く配線図である。

【図４】第２実施例の不具合パターンデータの生成概念
図である。

【図５】第２実施例の処理フロー図である。

【図６】第３実施例の不具合パターンデータの生成概念
図である。

【図７】第３実施例の処理フロー図である。

【図８】第４実施例の不具合パターンデータの生成概念
図である。

【図９】図８の要部図である。

【図１０】第４実施例の処理フロー図である。

【図１１】従来例の不具合パターンデータの生成概念図
である。

【符号の説明】

１０：ＬＳＩ １１、１２：パッド １３〜１６：配線 １８〜２５：分岐配線 ２９：不具合パターンデータ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04 G01R 31/02 G06F 17/50

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】半導体集積回路のパッド間又はノード間若
   しくはパッドとノード間の配線ショートを検証する方法
   において、 前記パッド間又はノード間若しくはパッドとノード間に
   介在する全ての配線を抽出し、 該全ての配線の中から、端点を他の配線と共有しない全
   ての分岐配線を取り除き、 該全ての分岐配線を取り除いた後の配線を不具合パター
   ンデータとして出力する、ことを特徴とする半導体集積
   回路のレイアウト検証方法。
2. 【請求項２】前記不具合パターンデータ上の全てのセル
   端子名を抽出し、 該セル端子名を、前記パッド又はノード対セル端子名対
   応リストで照合し、 該照合結果に基づいてショート箇所を特定することを特
   徴とする請求項１記載の半導体集積回路のレイアウト検
   証方法。
3. 【請求項３】前記不具合パターンデータを階層ごとに分
   解し、 各階層の境界に位置する配線端に前記パッド又はノード
   名を割り振り、 該配線端を起点として上位階層より順にショート箇所の
   有無を検査することを特徴とする請求項１記載の半導体
   集積回路のレイアウト検証方法。