JPH05198675A - 配線パターンの許容電流検証方法及び検証装置 - Google Patents
配線パターンの許容電流検証方法及び検証装置Info
- Publication number
- JPH05198675A JPH05198675A JP4010305A JP1030592A JPH05198675A JP H05198675 A JPH05198675 A JP H05198675A JP 4010305 A JP4010305 A JP 4010305A JP 1030592 A JP1030592 A JP 1030592A JP H05198675 A JPH05198675 A JP H05198675A
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- Japan
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は配線パターンの許容電流の検証を容易
にかつ確実に行うことを目的とする。 【構成】階層の異なるレイアウトパターンデータを同一
の階層のレイアウトパターンデータに変換し、次いで前
記同一の階層のレイアウトパターンデータから高電位側
電源から低電位側電源に連なる多数の電流路を抽出し、
次いで各電流路の最小パターン幅に基づいて各電流路の
最大許容電流値を算出するように構成する。
にかつ確実に行うことを目的とする。 【構成】階層の異なるレイアウトパターンデータを同一
の階層のレイアウトパターンデータに変換し、次いで前
記同一の階層のレイアウトパターンデータから高電位側
電源から低電位側電源に連なる多数の電流路を抽出し、
次いで各電流路の最小パターン幅に基づいて各電流路の
最大許容電流値を算出するように構成する。
Description
【０００１】
【産業上の利用分野】この発明はバイポーラトランジス
タで構成される半導体集積回路のレイアウトパターンの
許容電流を検証する検証方法及び検証装置に関するもの
である。
タで構成される半導体集積回路のレイアウトパターンの
許容電流を検証する検証方法及び検証装置に関するもの
である。
【０００２】近年の半導体集積回路では高品質かつ短納
期化が要求されているため、特にバイポーラトランジス
タで構成される半導体集積回路ではレイアウトパターン
の許容電流の検証を効率よくかつ正確に行う必要があ
る。
期化が要求されているため、特にバイポーラトランジス
タで構成される半導体集積回路ではレイアウトパターン
の許容電流の検証を効率よくかつ正確に行う必要があ
る。
【０００３】
【従来の技術】従来、半導体集積回路の設計時において
作成されたレイアウトパターンが適切か否かを検証する
際には、レイアウトパターンデータのパターン間隔や配
線幅等が適切か否かを図形的に検証し、また設計された
回路とレイアウトパターンデータから抽出された回路の
接続情報としてのネットリストを比較することにより検
証されている。
作成されたレイアウトパターンが適切か否かを検証する
際には、レイアウトパターンデータのパターン間隔や配
線幅等が適切か否かを図形的に検証し、また設計された
回路とレイアウトパターンデータから抽出された回路の
接続情報としてのネットリストを比較することにより検
証されている。
【０００４】
【発明が解決しようとする課題】ところが、上記のよう
な検証ではバイポーラトランジスタによる集積回路で重
要となる配線パターンの電流密度を検証することができ
ないため、その電流密度については配線パターン図を作
業者が目視で検証する必要があった。従って、検証作業
に要する時間が長くなるとともに、製品製造後の動作試
験で欠陥が発見されてレイアウト変更を行う必要が生じ
る場合があり、これらが納期遅延の原因となるという問
題点がある。
な検証ではバイポーラトランジスタによる集積回路で重
要となる配線パターンの電流密度を検証することができ
ないため、その電流密度については配線パターン図を作
業者が目視で検証する必要があった。従って、検証作業
に要する時間が長くなるとともに、製品製造後の動作試
験で欠陥が発見されてレイアウト変更を行う必要が生じ
る場合があり、これらが納期遅延の原因となるという問
題点がある。
【０００５】この発明の目的は、配線パターンの許容電
流の検証を容易にかつ確実に行い得る検証方法及び検証
装置を提供することにある。
流の検証を容易にかつ確実に行い得る検証方法及び検証
装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、階層の異なる
レイアウトパターンデータを同一の階層のレイアウトパ
ターンデータに変換し、次いで前記同一の階層のレイア
ウトパターンデータから高電位側電源から低電位側電源
に連なる多数の電流路を抽出し、次いで各電流路の最小
パターン幅に基づいて各電流路の最大許容電流値を算出
するようにした。
レイアウトパターンデータを同一の階層のレイアウトパ
ターンデータに変換し、次いで前記同一の階層のレイア
ウトパターンデータから高電位側電源から低電位側電源
に連なる多数の電流路を抽出し、次いで各電流路の最小
パターン幅に基づいて各電流路の最大許容電流値を算出
するようにした。
【０００７】また、階層の異なるレイアウトパターンデ
ータを格納する第一のデータ記憶装置と、前記第一のデ
ータ記憶装置に格納されているレイアウトパターンデー
タを同一階層のレイアウトパターンデータに変換する変
換装置と、前記変換装置で変換されたレイアウトパター
ンデータを一時格納する第二のデータ記憶装置と、前記
第二のデータ記憶装置に格納されているレイアウトパタ
ーンデータから多数の電流路を抽出して前記第二のデー
タ記憶装置に電流路データとして格納する電流路抽出装
置と、前記電流路データに基づいて各電流路の最大許容
電流を算出する演算装置とで許容電流検証装置を構成し
た。
ータを格納する第一のデータ記憶装置と、前記第一のデ
ータ記憶装置に格納されているレイアウトパターンデー
タを同一階層のレイアウトパターンデータに変換する変
換装置と、前記変換装置で変換されたレイアウトパター
ンデータを一時格納する第二のデータ記憶装置と、前記
第二のデータ記憶装置に格納されているレイアウトパタ
ーンデータから多数の電流路を抽出して前記第二のデー
タ記憶装置に電流路データとして格納する電流路抽出装
置と、前記電流路データに基づいて各電流路の最大許容
電流を算出する演算装置とで許容電流検証装置を構成し
た。
【０００８】
【作用】階層の異なるレイアウトパターンデータが同一
の階層のレイアウトパターンデータに変換され、そのレ
イアウトパターンデータの高電位側電源から低電位側電
源に連なる多数の電流路が抽出され、次いで各電流路の
最小パターン幅に基づいて各電流路の最大許容電流値が
算出されるので、このような演算動作に基づいて配線パ
ターンの許容電流の検証が可能となる。
の階層のレイアウトパターンデータに変換され、そのレ
イアウトパターンデータの高電位側電源から低電位側電
源に連なる多数の電流路が抽出され、次いで各電流路の
最小パターン幅に基づいて各電流路の最大許容電流値が
算出されるので、このような演算動作に基づいて配線パ
ターンの許容電流の検証が可能となる。
【０００９】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図２はレイアウトパターンデータの
許容電流密度を検証するための検証装置の構成を示し、
格納用ディスク１にはあらかじめレイアウトパターンデ
ータが格納されている。すなわち、一般的にレイアウト
設計は階層的に行われ、この格納用ディスク１には例え
ば異なるブロックに分割された配線パターンが各ブロッ
ク毎に異なる階層のレイアウトパターンデータとして格
納されている。
に従って説明する。図２はレイアウトパターンデータの
許容電流密度を検証するための検証装置の構成を示し、
格納用ディスク１にはあらかじめレイアウトパターンデ
ータが格納されている。すなわち、一般的にレイアウト
設計は階層的に行われ、この格納用ディスク１には例え
ば異なるブロックに分割された配線パターンが各ブロッ
ク毎に異なる階層のレイアウトパターンデータとして格
納されている。
【００１０】前記格納用ディスク１にはＣＰＵ２が接続
され、そのＣＰＵ２はプログラムメモリ３にあらかじめ
格納されているプログラムに基づいて動作する。前記Ｃ
ＰＵ２に接続される作業用ディスク４はＣＰＵ２で演算
されたデータを一時格納する際に使用され、プリンタ５
はＣＰＵ２の演算結果を印刷出力するものであり、グラ
フィックディスプレイ６はＣＰＵ２の演算結果を画像表
示及び文字表示するものである。
され、そのＣＰＵ２はプログラムメモリ３にあらかじめ
格納されているプログラムに基づいて動作する。前記Ｃ
ＰＵ２に接続される作業用ディスク４はＣＰＵ２で演算
されたデータを一時格納する際に使用され、プリンタ５
はＣＰＵ２の演算結果を印刷出力するものであり、グラ
フィックディスプレイ６はＣＰＵ２の演算結果を画像表
示及び文字表示するものである。
【００１１】次に、上記のように構成された検証装置の
動作を説明する。図３に示す配線パターンは図４に示す
ように電源ＶccとグランドＧＮＤとの間でＮＰＮトラン
ジスタＴr1〜Ｔr3を直列に接続した回路に基づいて作成
された配線パターンを示すものであり、前記検証装置で
この配線パターンの許容電流密度を検証する動作を図１
に従って説明する。
動作を説明する。図３に示す配線パターンは図４に示す
ように電源ＶccとグランドＧＮＤとの間でＮＰＮトラン
ジスタＴr1〜Ｔr3を直列に接続した回路に基づいて作成
された配線パターンを示すものであり、前記検証装置で
この配線パターンの許容電流密度を検証する動作を図１
に従って説明する。
【００１２】先ず、ＣＰＵ２は格納用ディスク１に格納
されているレイアウトパターンデータを読み出し（ステ
ップ１）、そのレイアウトパターンデータを同一の階層
のデータに変換して図３に示すような配線パターンに相
当する座標データとしての配線パターンデータを作業用
ディスク４に格納する（ステップ２）。
されているレイアウトパターンデータを読み出し（ステ
ップ１）、そのレイアウトパターンデータを同一の階層
のデータに変換して図３に示すような配線パターンに相
当する座標データとしての配線パターンデータを作業用
ディスク４に格納する（ステップ２）。
【００１３】次いで、ＣＰＵ２は作業用ディスク４に格
納された配線パターンデータについて例えば電源Ｖccか
らグランドＧＮＤに連なる多数の電流路を抽出し、各電
流路毎にそれぞれ番号を付与して作業用ディスク４に格
納する（ステップ３）。
納された配線パターンデータについて例えば電源Ｖccか
らグランドＧＮＤに連なる多数の電流路を抽出し、各電
流路毎にそれぞれ番号を付与して作業用ディスク４に格
納する（ステップ３）。
【００１４】すなわち、一般にＮＰＮトランジスタにお
いてはコレクタからエミッタへ大きな電流が流れ、ＰＮ
Ｐトランジスタにおいてはエミッタからコレクタに大き
な電流が流れる。そして、例えばＣＰＵ２は図３に示す
電源Ｖccを供給する配線６とトランジスタＴr1のコレク
タＣ１を接続する配線７ａと、トランジスタＴr1のエミ
ッタＥ１とトランジスタＴr2のコレクタＣ２とを接続す
る配線７ｂと、トランジスタＴr2のエミッタＥ２とトラ
ンジスタＴr3のコレクタＣ３とを接続する配線７ｃと、
トランジスタＴr3のエミッタＥ３とグランドＧＮＤの電
位を供給する配線８とを接続する配線７ｄとを一つの電
流路として抽出し、各配線７ａ〜７ｄに共通の番号を付
与して作業用ディスク４に格納する。
いてはコレクタからエミッタへ大きな電流が流れ、ＰＮ
Ｐトランジスタにおいてはエミッタからコレクタに大き
な電流が流れる。そして、例えばＣＰＵ２は図３に示す
電源Ｖccを供給する配線６とトランジスタＴr1のコレク
タＣ１を接続する配線７ａと、トランジスタＴr1のエミ
ッタＥ１とトランジスタＴr2のコレクタＣ２とを接続す
る配線７ｂと、トランジスタＴr2のエミッタＥ２とトラ
ンジスタＴr3のコレクタＣ３とを接続する配線７ｃと、
トランジスタＴr3のエミッタＥ３とグランドＧＮＤの電
位を供給する配線８とを接続する配線７ｄとを一つの電
流路として抽出し、各配線７ａ〜７ｄに共通の番号を付
与して作業用ディスク４に格納する。
【００１５】なお、電源ＶccとグランドＧＮＤとの間で
分枝あるいは合流する電流路についてはそれぞれ独立し
た電流路として処理し、配線９ａ，９ｂ，９ｃのように
各トランジスタのベースＢ１，Ｂ２，Ｂ３に接続される
配線には大きな電流が流れないため、上記のような処理
からは除外する。また、電流路内に抵抗素子が存在する
場合にはその抵抗素子も当該電流路内の配線として認識
し、容量については上記処理から除外する。
分枝あるいは合流する電流路についてはそれぞれ独立し
た電流路として処理し、配線９ａ，９ｂ，９ｃのように
各トランジスタのベースＢ１，Ｂ２，Ｂ３に接続される
配線には大きな電流が流れないため、上記のような処理
からは除外する。また、電流路内に抵抗素子が存在する
場合にはその抵抗素子も当該電流路内の配線として認識
し、容量については上記処理から除外する。
【００１６】次いで、ＣＰＵ２は上記のように抽出され
た電流路を順次作業用ディスク４から読出し、各電流路
を構成する配線パターンの最小パターン幅を各配線パタ
ーンの座標データから算出し（ステップ４）、その最小
パターン幅部分の配線パターンの許容電流値を算出して
作業用ディスク４に格納する（ステップ５）。このと
き、許容電流値は配線パターンの材質に応じてあらかじ
め設定されたパラメータを加味して算出される。
た電流路を順次作業用ディスク４から読出し、各電流路
を構成する配線パターンの最小パターン幅を各配線パタ
ーンの座標データから算出し（ステップ４）、その最小
パターン幅部分の配線パターンの許容電流値を算出して
作業用ディスク４に格納する（ステップ５）。このと
き、許容電流値は配線パターンの材質に応じてあらかじ
め設定されたパラメータを加味して算出される。
【００１７】そして、ＣＰＵ２は抽出された全ての電流
路に対し上記のような許容電流値の算出を行い（ステッ
プ６，７）、算出結果を作業用ディスク４から読み出し
てプリンタ５あるいはグラフィックディスプレイ６に出
力する（ステップ８）。
路に対し上記のような許容電流値の算出を行い（ステッ
プ６，７）、算出結果を作業用ディスク４から読み出し
てプリンタ５あるいはグラフィックディスプレイ６に出
力する（ステップ８）。
【００１８】以上のようにこの実施例では、配線パター
ンデータの許容電流値をＣＰＵ２で検証することができ
るので、作業者によって配線パターン図を目視によりチ
ェックする必要はなく、また試作により許容電流値の検
証を行う必要もない。従って、検証作業に要する時間を
短縮することができるとともに、製品製造後のレイアウ
ト変更が必要となることもないため、納期を短縮するこ
とができる。
ンデータの許容電流値をＣＰＵ２で検証することができ
るので、作業者によって配線パターン図を目視によりチ
ェックする必要はなく、また試作により許容電流値の検
証を行う必要もない。従って、検証作業に要する時間を
短縮することができるとともに、製品製造後のレイアウ
ト変更が必要となることもないため、納期を短縮するこ
とができる。
【００１９】なお、前記実施例では各トランジスタのベ
ース・エミッタ間に流れるベース電流は考慮していない
が、より高い精度が必要な場合には各トランジスタのベ
ース電流を加味して各電流路の許容電流値の検証を行う
ようにしてもよい。
ース・エミッタ間に流れるベース電流は考慮していない
が、より高い精度が必要な場合には各トランジスタのベ
ース電流を加味して各電流路の許容電流値の検証を行う
ようにしてもよい。
【００２０】
【発明の効果】以上詳述したように、この発明は配線パ
ターンの許容電流の検証を容易にかつ確実に行い得る検
証方法及び検証装置を提供することができる優れた効果
を発揮する。
ターンの許容電流の検証を容易にかつ確実に行い得る検
証方法及び検証装置を提供することができる優れた効果
を発揮する。
【図１】本発明の一実施例の検証装置の動作を示すフロ
ーチャート図である。
ーチャート図である。
【図２】本発明の一実施例の検証装置を示すブロック図
である。
である。
【図３】一実施例の検証動作を説明するための配線パタ
ーン図である。
ーン図である。
【図４】一実施例の検証動作を説明するための回路図で
ある。
ある。
１ 格納用ディスク ２ ＣＰＵ ４ 作業用ディスク
Claims (2)
- 【請求項１】 階層の異なるレイアウトパターンデータ
を同一の階層のレイアウトパターンデータに変換し、 次いで前記同一の階層のレイアウトパターンデータから
高電位側電源から低電位側電源に連なる多数の電流路を
抽出し、 次いで各電流路の最小パターン幅に基づいて各電流路の
最大許容電流値を算出することを特徴とする配線パター
ンの許容電流検証方法。 - 【請求項２】 階層の異なるレイアウトパターンデータ
を格納する第一のデータ記憶装置と、 前記第一のデータ記憶装置に格納されているレイアウト
パターンデータを同一階層のレイアウトパターンデータ
に変換する変換装置と、 前記変換装置で変換されたレイアウトパターンデータを
一時格納する第二のデータ記憶装置と、 前記第二のデータ記憶装置に格納されているレイアウト
パターンデータから多数の電流路を抽出して前記第二の
データ記憶装置に電流路データとして格納する電流路抽
出装置と、 前記電流路データに基づいて各電流路の最大許容電流を
算出する演算装置と、を備えたことを特徴とする配線パ
ターンの許容電流検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010305A JPH05198675A (ja) | 1992-01-23 | 1992-01-23 | 配線パターンの許容電流検証方法及び検証装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4010305A JPH05198675A (ja) | 1992-01-23 | 1992-01-23 | 配線パターンの許容電流検証方法及び検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198675A true JPH05198675A (ja) | 1993-08-06 |
Family
ID=11746543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4010305A Withdrawn JPH05198675A (ja) | 1992-01-23 | 1992-01-23 | 配線パターンの許容電流検証方法及び検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198675A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014041665A1 (ja) * | 2012-09-13 | 2014-03-20 | 株式会社日立製作所 | プリント基板設計検証システム、プリント基板設計検証方法及び記録媒体 |
| JP2016097121A (ja) * | 2014-11-21 | 2016-05-30 | ラトックシステムエンジニアリング株式会社 | ネットワークの評価方法および評価プログラム |
| CN114184831A (zh) * | 2021-11-04 | 2022-03-15 | 苏州浪潮智能科技有限公司 | 一种电源铜皮的通流能力检测方法和系统 |
-
1992
- 1992-01-23 JP JP4010305A patent/JPH05198675A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014041665A1 (ja) * | 2012-09-13 | 2014-03-20 | 株式会社日立製作所 | プリント基板設計検証システム、プリント基板設計検証方法及び記録媒体 |
| JP5834144B2 (ja) * | 2012-09-13 | 2015-12-16 | 株式会社日立製作所 | プリント基板設計検証システム、プリント基板設計検証方法及び記録媒体 |
| JP2016097121A (ja) * | 2014-11-21 | 2016-05-30 | ラトックシステムエンジニアリング株式会社 | ネットワークの評価方法および評価プログラム |
| CN114184831A (zh) * | 2021-11-04 | 2022-03-15 | 苏州浪潮智能科技有限公司 | 一种电源铜皮的通流能力检测方法和系统 |
| CN114184831B (zh) * | 2021-11-04 | 2024-01-26 | 苏州浪潮智能科技有限公司 | 一种电源铜皮的通流能力检测方法和系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |