JP3128908B2 - 配線レイアウト設計のためのエディタ - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、配線レイアウト設計の
ためのエディタに関し、特にこの配線レイアウト設計の
ためのエディタは、半導体集積回路のパッケージ側のパ
ッケージピン用リード（以下リードと呼ぶ）とチップ側
のパッド間のボンディングワイアのための配線エディタ
として好適である。
ためのエディタに関し、特にこの配線レイアウト設計の
ためのエディタは、半導体集積回路のパッケージ側のパ
ッケージピン用リード（以下リードと呼ぶ）とチップ側
のパッド間のボンディングワイアのための配線エディタ
として好適である。
【０００２】一般に、半導体集積回路におけるパッケー
ジ側のリードとチップ側のパッド間を接続するボンディ
ングワイアのレイアウト設計では配線エディタが利用さ
れる。ボンディングワイアのレイアウト設計では、ボン
ディングワイアの本数はチップ内部のパターン配線に比
してその本数が極めて少ないこと、配線が直線状に配置
されること、カスタム製品では特に人間の複雑な意図を
反映させたり、人間の嗜好を含んだあいまいな意図を反
映させたりする必要があるため、レイアウト自動化が難
しいこと等から、このようにエディタを介してマニュア
ルによって行なわれるものである。
ジ側のリードとチップ側のパッド間を接続するボンディ
ングワイアのレイアウト設計では配線エディタが利用さ
れる。ボンディングワイアのレイアウト設計では、ボン
ディングワイアの本数はチップ内部のパターン配線に比
してその本数が極めて少ないこと、配線が直線状に配置
されること、カスタム製品では特に人間の複雑な意図を
反映させたり、人間の嗜好を含んだあいまいな意図を反
映させたりする必要があるため、レイアウト自動化が難
しいこと等から、このようにエディタを介してマニュア
ルによって行なわれるものである。
【０００３】
【従来の技術】従来、配線エディタにおけるボンディン
グワイアのレイアウトは、図７（ａ）〜（ｃ）に示した
順序に従って行なわれる。まず、同図（ａ）には、チッ
プ境界辺２１に隣接してチップ内部にはパッド２２が列
状に配置されており、チップ外側には、同様にパッケー
ジ側のリード２３が配置される旨が示されている。
グワイアのレイアウトは、図７（ａ）〜（ｃ）に示した
順序に従って行なわれる。まず、同図（ａ）には、チッ
プ境界辺２１に隣接してチップ内部にはパッド２２が列
状に配置されており、チップ外側には、同様にパッケー
ジ側のリード２３が配置される旨が示されている。
【０００４】図７では、リード２３，２３Ｋ及びパッド
２２，２２Ｋには夫々、接続目標点の表示である星印を
付した電源ＶDD及びＶSS用のもの２３Ｋ，２２Ｋと、そ
の他の信号用（ＳＩＧ）のもの２３，２２とがあり、信
号用の各リード及びパッドには夫々、これから配線をレ
イアウトする配線候補点には白丸印を付し、既に配線レ
イアウトが行なわれた配線確定点には黒丸印を付してあ
る。
２２，２２Ｋには夫々、接続目標点の表示である星印を
付した電源ＶDD及びＶSS用のもの２３Ｋ，２２Ｋと、そ
の他の信号用（ＳＩＧ）のもの２３，２２とがあり、信
号用の各リード及びパッドには夫々、これから配線をレ
イアウトする配線候補点には白丸印を付し、既に配線レ
イアウトが行なわれた配線確定点には黒丸印を付してあ
る。
【０００５】リード及びパッドは夫々、相互に同じ用途
のものが、他の配線と交差すること無く直線状の配線で
結ばれる必要がある。配線は極めて微細であり、例えば
その長さは２〜３ｍｍ程度である。
のものが、他の配線と交差すること無く直線状の配線で
結ばれる必要がある。配線は極めて微細であり、例えば
その長さは２〜３ｍｍ程度である。
【０００６】図７（ａ）において既に確定している配線
２４のレイアウトに後続し、まず接続目標点を成す星印
を付したリード２３Ｋが一方の端点として選定されて、
これが確定されると黒丸印となり、次に同様に星印を付
したパッド２２Ｋが他方の端点として選定され（同図
（ｂ））、この端点が確定されると直ちに双方の端点を
結ぶ直線状の配線２４Ｋがレイアウトされ、この配線の
レイアウトがそのまま確定する（同図（Ｃ））。このよ
うにして、全てのリードとパッドとを結ぶボンディング
ワイアが順次レイアウトされる。
２４のレイアウトに後続し、まず接続目標点を成す星印
を付したリード２３Ｋが一方の端点として選定されて、
これが確定されると黒丸印となり、次に同様に星印を付
したパッド２２Ｋが他方の端点として選定され（同図
（ｂ））、この端点が確定されると直ちに双方の端点を
結ぶ直線状の配線２４Ｋがレイアウトされ、この配線の
レイアウトがそのまま確定する（同図（Ｃ））。このよ
うにして、全てのリードとパッドとを結ぶボンディング
ワイアが順次レイアウトされる。
【０００７】配線エディタによってレイアウトが完了し
たボンディングワイアのレイアウト設計データは、その
後計算機に送られ、計算機により自動検証プログラムを
介してそのレイアウト設計の妥当性が検証される。自動
検証プログラムには、物理的検証（ＤＲＣ：デザイン・
ルールチェック）と電気的検証（ＥＲＣ：エレクトリカ
ル・ルールチェック）とがある。
たボンディングワイアのレイアウト設計データは、その
後計算機に送られ、計算機により自動検証プログラムを
介してそのレイアウト設計の妥当性が検証される。自動
検証プログラムには、物理的検証（ＤＲＣ：デザイン・
ルールチェック）と電気的検証（ＥＲＣ：エレクトリカ
ル・ルールチェック）とがある。
【０００８】ＤＲＣ及びＥＲＣでは、例えば、配線の長
さの制限及び配線相互の間隔が所定通りに守られている
か、配線相互の交差の有無、電源用と信号用のリード及
びパッドの区分、並びに電源用であっても電源の電位が
正しく設計されているか等が調べられその正確性が検証
される。
さの制限及び配線相互の間隔が所定通りに守られている
か、配線相互の交差の有無、電源用と信号用のリード及
びパッドの区分、並びに電源用であっても電源の電位が
正しく設計されているか等が調べられその正確性が検証
される。
【０００９】
【発明が解決しようとする課題】図７に示したように、
電源ＶDD用のリード２３Ｋと電源ＶSS用のパッド２２Ｋ
とが誤って接続されるときには、電源電位が異なるもの
相互を接続することとなり、また、ボンディングワイア
２４Ｋがリード２３Ｋの側辺に交差しているときには、
ボンディングワイア２３Ｋとそのリード２３Ｋの側辺に
隣接するリード２３Ｌとの間の離隔距離が不足すること
となり、更に、ボンディングワイア２４、２４Ｋ相互が
交差しているときには、双方が短絡するため、何れの場
合においても前記自動検証において電気的又は物理的エ
ラー存在の旨が指摘されるので、設計者は再び配線エデ
ィタを起動し、自動検証において指摘されたエラーを修
正する。
電源ＶDD用のリード２３Ｋと電源ＶSS用のパッド２２Ｋ
とが誤って接続されるときには、電源電位が異なるもの
相互を接続することとなり、また、ボンディングワイア
２４Ｋがリード２３Ｋの側辺に交差しているときには、
ボンディングワイア２３Ｋとそのリード２３Ｋの側辺に
隣接するリード２３Ｌとの間の離隔距離が不足すること
となり、更に、ボンディングワイア２４、２４Ｋ相互が
交差しているときには、双方が短絡するため、何れの場
合においても前記自動検証において電気的又は物理的エ
ラー存在の旨が指摘されるので、設計者は再び配線エデ
ィタを起動し、自動検証において指摘されたエラーを修
正する。
【００１０】一般に、ボンディングワイア等の配線のレ
イアウト設計では、レイアウト上における一本の配線の
修正は、隣接する配線を含む別の配線の修正を伴うこと
となり、その場合、影響は隣接する配線に次々と伝播し
ていくことになり、総修正配線量は膨大なものとなる。
また、一旦終了したレイアウトの一部を修正したデータ
には、別の箇所でエラーが生じていることが多い。従っ
て従来のボンディングワイアのレイアウト設計では、何
度も、レイアウト設計、ＤＲＣ工程及びＥＲＣ工程を繰
り返すことも生じやすく、工程上の問題が生じたり、多
大な工数を費やしたりという問題があった。
イアウト設計では、レイアウト上における一本の配線の
修正は、隣接する配線を含む別の配線の修正を伴うこと
となり、その場合、影響は隣接する配線に次々と伝播し
ていくことになり、総修正配線量は膨大なものとなる。
また、一旦終了したレイアウトの一部を修正したデータ
には、別の箇所でエラーが生じていることが多い。従っ
て従来のボンディングワイアのレイアウト設計では、何
度も、レイアウト設計、ＤＲＣ工程及びＥＲＣ工程を繰
り返すことも生じやすく、工程上の問題が生じたり、多
大な工数を費やしたりという問題があった。
【００１１】本発明は、上記従来の配線レイアウト設計
のための配線エディタにおける問題に鑑み、配線レイア
ウトが完了する前の配線エディット中にオンラインでＤ
ＲＣ、ＥＲＣチェックを行なう結果、配線の一部の修正
が他の多くの修正を伴うこと無く、各修正が完結的に行
なわれるため、全体的にレイアウト設計の工数が小さく
抑えられると共に工程上の問題も生じ難い、配線のレイ
アウト設計のためのエディタを提供することを目的とす
る。
のための配線エディタにおける問題に鑑み、配線レイア
ウトが完了する前の配線エディット中にオンラインでＤ
ＲＣ、ＥＲＣチェックを行なう結果、配線の一部の修正
が他の多くの修正を伴うこと無く、各修正が完結的に行
なわれるため、全体的にレイアウト設計の工数が小さく
抑えられると共に工程上の問題も生じ難い、配線のレイ
アウト設計のためのエディタを提供することを目的とす
る。
【００１２】
【課題を解決するための手段】図１は本発明の原理図で
ある。同図において、１は配線データ入力手段、２はデ
ータ一時記憶手段、３はレイアウトデータ記憶手段、４
はルールデータ入力手段、５はレイアウト検証手段、６
はデータ組込み手段、７は設計データ入力手段、８はレ
イアウトデータ出力手段、ａ、ｂ、ｃ及びｄは夫々、新
たに入力された配線データ、既存の設計データ、ルール
データ及び既に確定されたレイアウトデータである。
ある。同図において、１は配線データ入力手段、２はデ
ータ一時記憶手段、３はレイアウトデータ記憶手段、４
はルールデータ入力手段、５はレイアウト検証手段、６
はデータ組込み手段、７は設計データ入力手段、８はレ
イアウトデータ出力手段、ａ、ｂ、ｃ及びｄは夫々、新
たに入力された配線データ、既存の設計データ、ルール
データ及び既に確定されたレイアウトデータである。
【００１３】前記目的を達成するため、本発明の配線レ
イアウト設計のためのエディタは、新たな配線データ
（ａ）を入力するための配線データ入力手段（１）と、
前記配線データ入力手段によって新たに入力された配線
データ（ａ）を仮確定配線データとして一時的に記憶す
るデータ一時記憶手段（２）と、既存のレイアウトデー
タ（ｂ）を記憶するレイアウトデータ記憶手段（３）
と、前記新たな配線データの検証のためのルールデータ
（ｃ）を記憶するルールデータ記憶手段と、前記データ
一時記憶手段に記憶された新たな配線データと前記レイ
アウトデータ記憶手段に記憶されたレイアウトデータと
の相互の整合性を前記ルールデータに基づいて検証する
レイアウト検証手段（５）と、前記検証の結果整合性有
りと判定済みの前記仮確定配線データを前記レイアウト
データ記憶手段（３）に組み込み、前記検証の結果整合
性無しと判定済みの前記仮確定配線データの仮確定を解
除する配線データ組み込み手段（６）とを備えることを
特徴とするものである。
イアウト設計のためのエディタは、新たな配線データ
（ａ）を入力するための配線データ入力手段（１）と、
前記配線データ入力手段によって新たに入力された配線
データ（ａ）を仮確定配線データとして一時的に記憶す
るデータ一時記憶手段（２）と、既存のレイアウトデー
タ（ｂ）を記憶するレイアウトデータ記憶手段（３）
と、前記新たな配線データの検証のためのルールデータ
（ｃ）を記憶するルールデータ記憶手段と、前記データ
一時記憶手段に記憶された新たな配線データと前記レイ
アウトデータ記憶手段に記憶されたレイアウトデータと
の相互の整合性を前記ルールデータに基づいて検証する
レイアウト検証手段（５）と、前記検証の結果整合性有
りと判定済みの前記仮確定配線データを前記レイアウト
データ記憶手段（３）に組み込み、前記検証の結果整合
性無しと判定済みの前記仮確定配線データの仮確定を解
除する配線データ組み込み手段（６）とを備えることを
特徴とするものである。
【００１４】
【作用】配線データ入力手段によって新たに入力された
配線データは、データ一時記憶手段に一旦記憶され、こ
のデータ一時記憶手段に記憶された配線データとレイア
ウトデータ記憶手段に記憶された既に確定されたレイア
ウトデータとが、ルールデータ記憶手段からルールデー
タを受け取るエディタ機能の一部として組み込まれたレ
イアウト検証手段によって、基準ルールを介して配線デ
ータ作成の都度検証され、この検証の結果整合性有りと
判定された場合にのみ、新たに入力された配線データ
が、データ組込み手段を介して既に確定されたレイアウ
トデータに組み込まれて新たに既に確定されたレイアウ
トデータになるので、基準ルールに違反して新たに入力
された配線データについては、エディット中にその都
度、レイアウトデータへの組込みが排除されることか
ら、レイアウトデータ出力手段を介して得られた配線の
レイアウトデータには、基準ルールに違反したエラーを
有する配線のデータが含まれないこととなる。
配線データは、データ一時記憶手段に一旦記憶され、こ
のデータ一時記憶手段に記憶された配線データとレイア
ウトデータ記憶手段に記憶された既に確定されたレイア
ウトデータとが、ルールデータ記憶手段からルールデー
タを受け取るエディタ機能の一部として組み込まれたレ
イアウト検証手段によって、基準ルールを介して配線デ
ータ作成の都度検証され、この検証の結果整合性有りと
判定された場合にのみ、新たに入力された配線データ
が、データ組込み手段を介して既に確定されたレイアウ
トデータに組み込まれて新たに既に確定されたレイアウ
トデータになるので、基準ルールに違反して新たに入力
された配線データについては、エディット中にその都
度、レイアウトデータへの組込みが排除されることか
ら、レイアウトデータ出力手段を介して得られた配線の
レイアウトデータには、基準ルールに違反したエラーを
有する配線のデータが含まれないこととなる。
【００１５】また、検証の際、その検証の対象は新たに
入力された配線データに限られる。従って、配線、検証
を少しずつ繰り返すことにより、漸増的（インクリメン
タル）に検証処理を行なうことができる。このため、本
発明に係わる配線エディタによると、検証ＣＰＵ時間が
必要最小限で済むことになり、検証時間の節約も可能で
ある。
入力された配線データに限られる。従って、配線、検証
を少しずつ繰り返すことにより、漸増的（インクリメン
タル）に検証処理を行なうことができる。このため、本
発明に係わる配線エディタによると、検証ＣＰＵ時間が
必要最小限で済むことになり、検証時間の節約も可能で
ある。
【００１６】
【実施例】図面を参照して本発明を更に説明する。図２
は本発明の一実施例の配線レイアウト設計のためのエデ
ィタの機器構成を示すブロック図である。同図におい
て、このエディタは、ディスプレイ１４上に表示される
図形を含む既存の設計データに合わせてその図形中でマ
ウス１７を介してボンディングワイアのレイアウトのた
めの配線データの入力が行なわれる。
は本発明の一実施例の配線レイアウト設計のためのエデ
ィタの機器構成を示すブロック図である。同図におい
て、このエディタは、ディスプレイ１４上に表示される
図形を含む既存の設計データに合わせてその図形中でマ
ウス１７を介してボンディングワイアのレイアウトのた
めの配線データの入力が行なわれる。
【００１７】この新たに入力された配線データは、デー
タ一時記憶手段に一旦記憶される。新に入力された配線
データを確定する際には、エディタ内に組み込まれたＤ
ＲＣ及びＥＲＣ機能部分がオンラインで起動され、この
新たに入力された配線データと既に確定されているレイ
アウトデータ（リード、リードボンディング点、パッ
ド、チップ枠、各種テキスト情報（ボンディング点番
号、電位情報、ボンディング情報等）、既存の配線デー
タ（今回エディタ起動以前に配線済のデータを修正又は
追加する場合））及び既に確定済の配線データが存在す
ればその確定済の配線データとの間で、並びに、新たに
入力された配線データ相互間で、基準ルールを介してル
ール上のエラーがないことが検証される。
タ一時記憶手段に一旦記憶される。新に入力された配線
データを確定する際には、エディタ内に組み込まれたＤ
ＲＣ及びＥＲＣ機能部分がオンラインで起動され、この
新たに入力された配線データと既に確定されているレイ
アウトデータ（リード、リードボンディング点、パッ
ド、チップ枠、各種テキスト情報（ボンディング点番
号、電位情報、ボンディング情報等）、既存の配線デー
タ（今回エディタ起動以前に配線済のデータを修正又は
追加する場合））及び既に確定済の配線データが存在す
ればその確定済の配線データとの間で、並びに、新たに
入力された配線データ相互間で、基準ルールを介してル
ール上のエラーがないことが検証される。
【００１８】図形データを含む既存の設計データ及び基
準ルールを有するルールデータは、配線エディタ起動前
にはエディタ外部のデータディスク１９内に格納されて
おり、配線エディタの起動を介して夫々の入力手段を成
すＭＰＵ１１によって読み出されて主記憶装置１２内に
記憶される。また、マウス１７から新たに入力された配
線データは、ルールデータを介して、ＭＰＵ１１によっ
てレイアウト検証が行なわれて、その整合性が検証され
たときにのみ確定し、既存の設計データに組み込まれて
既に確定済のレイアウトデータとなる。順次入力された
配線データは、その都度検証を介して既に確定済のレイ
アウトデータに組み込まれる。
準ルールを有するルールデータは、配線エディタ起動前
にはエディタ外部のデータディスク１９内に格納されて
おり、配線エディタの起動を介して夫々の入力手段を成
すＭＰＵ１１によって読み出されて主記憶装置１２内に
記憶される。また、マウス１７から新たに入力された配
線データは、ルールデータを介して、ＭＰＵ１１によっ
てレイアウト検証が行なわれて、その整合性が検証され
たときにのみ確定し、既存の設計データに組み込まれて
既に確定済のレイアウトデータとなる。順次入力された
配線データは、その都度検証を介して既に確定済のレイ
アウトデータに組み込まれる。
【００１９】この検証の際には、整合性検証の対象は新
たにレイアウトが入力された配線データに限られ、検証
ＣＰＵ時間は必要最小限の時間で済むこととなり、検証
ＣＰＵ時間の節約になっている。
たにレイアウトが入力された配線データに限られ、検証
ＣＰＵ時間は必要最小限の時間で済むこととなり、検証
ＣＰＵ時間の節約になっている。
【００２０】ルールデータの各基準ルールにおける細か
な規定数値は、ルールデータと別ファイルをなして補助
ディスク１３又は外部ディスク１９内に格納されてお
り、この数値は、配線検証の際に読み出され、主記憶装
置１２に記憶されている基準ルールと組み合わされて、
新たに入力された配線のレイアウト検証のために使用さ
れる。
な規定数値は、ルールデータと別ファイルをなして補助
ディスク１３又は外部ディスク１９内に格納されてお
り、この数値は、配線検証の際に読み出され、主記憶装
置１２に記憶されている基準ルールと組み合わされて、
新たに入力された配線のレイアウト検証のために使用さ
れる。
【００２１】また、配線、検証、既に確定済のレイアウ
トデータへの組込みを少しずつ繰り返すことにより、漸
増的（インクリメンタル）に検証処理を行なうことがで
きる。
トデータへの組込みを少しずつ繰り返すことにより、漸
増的（インクリメンタル）に検証処理を行なうことがで
きる。
【００２２】図３は図２のエディタにおける各ボンディ
ングワイアのレイアウト決定のための処理フロー図、図
４〜図６は夫々、このレイアウト決定の際にディスプレ
イ上に表示される画面表示の例である。図４は図３にお
いて実線で示された処理フロー図に対応し、図５及び図
６は実線及び破線で示された処理フロー図に対応する。
以下図４〜図６を参照しながら、図３について説明す
る。
ングワイアのレイアウト決定のための処理フロー図、図
４〜図６は夫々、このレイアウト決定の際にディスプレ
イ上に表示される画面表示の例である。図４は図３にお
いて実線で示された処理フロー図に対応し、図５及び図
６は実線及び破線で示された処理フロー図に対応する。
以下図４〜図６を参照しながら、図３について説明す
る。
【００２３】第一の実施例のエディタでの処理を示す図
３の実線の処理フロー図において、このエディタでは、
一方及び他方の配線の端点を仮に確定すると（Ｐ１、Ｐ
２）、双方の端点を結ぶ配線のレイアウトデータが一時
記憶されて、画面上で未確定の配線が例えば破線で描か
れる（図４（ｂ））。その後、直ちにエディタプログラ
ムに組み込まれたＤＲＣ及びＥＲＣ機能部分がオンライ
ンで起動されてデザイン及び電気ルールの検証機能が働
き（Ｐ３）、一時記憶された配線データが、図形データ
を含む既に確定済のレイアウトデータとの間で照合され
る。
３の実線の処理フロー図において、このエディタでは、
一方及び他方の配線の端点を仮に確定すると（Ｐ１、Ｐ
２）、双方の端点を結ぶ配線のレイアウトデータが一時
記憶されて、画面上で未確定の配線が例えば破線で描か
れる（図４（ｂ））。その後、直ちにエディタプログラ
ムに組み込まれたＤＲＣ及びＥＲＣ機能部分がオンライ
ンで起動されてデザイン及び電気ルールの検証機能が働
き（Ｐ３）、一時記憶された配線データが、図形データ
を含む既に確定済のレイアウトデータとの間で照合され
る。
【００２４】上記により、双方の端点を結ぶ配線を確定
した場合、その配線によって確定済のレイアウトデータ
との間で物理的或いは電気的なエラーが生じないか否か
がチェックされ（Ｐ４）、このチェックの結果エラーが
生じないと判定されると、一時記憶された配線が内部的
に確定し（Ｐ５）、表示上は双方の端点を結ぶ線は実線
に変る。また、エラー有りが確認されると双方の端点を
結ぶ線を内部的に削除し表示上も削除或いは別の色等の
表示に変える（Ｐ６）。
した場合、その配線によって確定済のレイアウトデータ
との間で物理的或いは電気的なエラーが生じないか否か
がチェックされ（Ｐ４）、このチェックの結果エラーが
生じないと判定されると、一時記憶された配線が内部的
に確定し（Ｐ５）、表示上は双方の端点を結ぶ線は実線
に変る。また、エラー有りが確認されると双方の端点を
結ぶ線を内部的に削除し表示上も削除或いは別の色等の
表示に変える（Ｐ６）。
【００２５】図４（ａ）〜（ｃ）に示されたように、電
源ＶDD用リード２３Ｋと電源ＶSS用パッド２２Ｋとを結
ぶ等のエラーを含む配線の場合には、検証の結果エラー
有りと判定されるため、確定されたレイアウトデータに
組み込まれること無く一時記憶が解除されて破線が消
え、最初の状態に復帰するか或いは別の破線等の表示に
変る。このため入力者は、再度正確な端点を調査して正
確な入力を行なうことができる。
源ＶDD用リード２３Ｋと電源ＶSS用パッド２２Ｋとを結
ぶ等のエラーを含む配線の場合には、検証の結果エラー
有りと判定されるため、確定されたレイアウトデータに
組み込まれること無く一時記憶が解除されて破線が消
え、最初の状態に復帰するか或いは別の破線等の表示に
変る。このため入力者は、再度正確な端点を調査して正
確な入力を行なうことができる。
【００２６】なお、データ上において、各リード及びパ
ッドにおける電気的属性（配線用途）の指定方法は以下
のように行なわれる。各リードには、当該リードのリー
ド番号がリード内に示されている。例えば、各リード内
のボンディング位置にリード番号が付されている。ま
た、夫々の電源ラインＶDD及びＶSSのためのリードは、
テキストファイル上において、夫々の電源毎にリード番
号が電源リード番号のリストとして記述され記憶されて
いる。従って、検証時にこのテキストファイルが読み出
されて上記リード番号から参照され、各リードの電気的
属性（配線用途）を認識するのに利用される。これらの
リストに存在しないリード番号のリードは信号用である
と判断される。
ッドにおける電気的属性（配線用途）の指定方法は以下
のように行なわれる。各リードには、当該リードのリー
ド番号がリード内に示されている。例えば、各リード内
のボンディング位置にリード番号が付されている。ま
た、夫々の電源ラインＶDD及びＶSSのためのリードは、
テキストファイル上において、夫々の電源毎にリード番
号が電源リード番号のリストとして記述され記憶されて
いる。従って、検証時にこのテキストファイルが読み出
されて上記リード番号から参照され、各リードの電気的
属性（配線用途）を認識するのに利用される。これらの
リストに存在しないリード番号のリードは信号用である
と判断される。
【００２７】各パッドには、当該パッドの用途及びパッ
ド番号がパッド内に示されている。例えば、各パッド内
のボンディング位置に、＃ＰＷ１、＃ＧＮＤ、及び＃Ｓ
ＩＧ等の符号が付され、これらは夫々、電源ＶDD用、電
源ＶSS用、及び信号用の各パッドを意味し、更にこれら
に当該パッドのパッド番号が付記されているものであ
る。
ド番号がパッド内に示されている。例えば、各パッド内
のボンディング位置に、＃ＰＷ１、＃ＧＮＤ、及び＃Ｓ
ＩＧ等の符号が付され、これらは夫々、電源ＶDD用、電
源ＶSS用、及び信号用の各パッドを意味し、更にこれら
に当該パッドのパッド番号が付記されているものであ
る。
【００２８】第二の実施例の配線エディタでは、図３の
実線及び破線に示されているように、複数の配線につい
て纏めてレイアウト検証を行なう。この様子は図５及び
図６の平面図に示されている。図５において、このボン
ディングワイアの配線レイアウトでは、７本のボンディ
ングワイア２４Ａ〜２４Ｇを一時記憶のまま、順次指定
してこの７本を同時にレイアウト検証することとしてい
る。なお、これらは仮の配線であるので、既に確定した
レイアウトデータ内の配線とは異なり、破線で表示がな
されている。
実線及び破線に示されているように、複数の配線につい
て纏めてレイアウト検証を行なう。この様子は図５及び
図６の平面図に示されている。図５において、このボン
ディングワイアの配線レイアウトでは、７本のボンディ
ングワイア２４Ａ〜２４Ｇを一時記憶のまま、順次指定
してこの７本を同時にレイアウト検証することとしてい
る。なお、これらは仮の配線であるので、既に確定した
レイアウトデータ内の配線とは異なり、破線で表示がな
されている。
【００２９】図５に示したように、７本のボンディング
ワイア２４Ａ〜２４Ｇの内、２４ＡはＳＩＧと表示され
ている信号線を成すリード２３ＡをＶDDと表示されてい
る電源用のパッド２２Ａに接続するという電気的なエラ
ーを有する指定がなされており、また、ボンディングワ
イア２４Ｃは、ワイアのチップ辺との入射角αが小さ
い、ワイア長Ｌが基準よりも長い、及びワイアがリード
２３Ｃの先端辺と交差しないでその側辺と交差している
という物理的なエラーを有する指定がなされている。
ワイア２４Ａ〜２４Ｇの内、２４ＡはＳＩＧと表示され
ている信号線を成すリード２３ＡをＶDDと表示されてい
る電源用のパッド２２Ａに接続するという電気的なエラ
ーを有する指定がなされており、また、ボンディングワ
イア２４Ｃは、ワイアのチップ辺との入射角αが小さ
い、ワイア長Ｌが基準よりも長い、及びワイアがリード
２３Ｃの先端辺と交差しないでその側辺と交差している
という物理的なエラーを有する指定がなされている。
【００３０】更に、ボンディングワイア２４Ｅ及び２４
Ｄは、ワイア相互が交差しているという物理的なエラー
を有する指定を、ボンディングワイア２４Ｇはリード２
３Ｇ及びパッド２２Ｇ双方の電源電位が異なるという電
気的なエラーを有する指定を夫々行なっている。
Ｄは、ワイア相互が交差しているという物理的なエラー
を有する指定を、ボンディングワイア２４Ｇはリード２
３Ｇ及びパッド２２Ｇ双方の電源電位が異なるという電
気的なエラーを有する指定を夫々行なっている。
【００３１】上記入力されたボンディングワイア２４Ａ
〜２４Ｇ全体に対してレイアウト検証を行なうと、図６
に示したように、エラーを有する配線指定は、夫々破線
の色が変更されエラー有りが表示されるか、又は削除さ
れる。また、エラーを有しない配線は先の色とは異なる
別の色である既存の設計データと同じ確定配線の色に変
更される。なお、ボンディングワイア２４Ｄと２４Ｅと
は、双方の内一方２４Ｄのみが確定し、他方２４Ｅはエ
ラー表示となって排除されている。
〜２４Ｇ全体に対してレイアウト検証を行なうと、図６
に示したように、エラーを有する配線指定は、夫々破線
の色が変更されエラー有りが表示されるか、又は削除さ
れる。また、エラーを有しない配線は先の色とは異なる
別の色である既存の設計データと同じ確定配線の色に変
更される。なお、ボンディングワイア２４Ｄと２４Ｅと
は、双方の内一方２４Ｄのみが確定し、他方２４Ｅはエ
ラー表示となって排除されている。
【００３２】上記のように、第二の実施例では、複数本
の配線を同時に検証を行なうようにしているが、新たに
入力された配線は何れも確定前であり、検証の結果が良
好でない場合には、自動的に排除されて確定されたレイ
アウトデータに組み込まれることはない。従って、エラ
ー発生が検出された場合でも確定されたレイアウトデー
タを修正する必要はなく、レイアウト、ＤＲＣ及びＥＲ
Ｃ工程の繰り返しという事態は防止できる。
の配線を同時に検証を行なうようにしているが、新たに
入力された配線は何れも確定前であり、検証の結果が良
好でない場合には、自動的に排除されて確定されたレイ
アウトデータに組み込まれることはない。従って、エラ
ー発生が検出された場合でも確定されたレイアウトデー
タを修正する必要はなく、レイアウト、ＤＲＣ及びＥＲ
Ｃ工程の繰り返しという事態は防止できる。
【００３３】上記において、ＤＲＣ及びＥＲＣの起動に
際しては、１本配線する毎に自動的にＤＲＣ及びＥＲＣ
が起動されるモードと、数本配線した後にエディタ操作
者が明示的にＤＲＣ及びＥＲＣを起動するモードの、二
種類のモードを設け、その二種類のモードを、配線開始
時又は配線途中にエディタ操作者が随時選択できるよう
にしてある。
際しては、１本配線する毎に自動的にＤＲＣ及びＥＲＣ
が起動されるモードと、数本配線した後にエディタ操作
者が明示的にＤＲＣ及びＥＲＣを起動するモードの、二
種類のモードを設け、その二種類のモードを、配線開始
時又は配線途中にエディタ操作者が随時選択できるよう
にしてある。
【００３４】従って、前者のモードの場合には、ＤＲＣ
及びＥＲＣの起動は、一〜数本の配線のレイアウトを確
定するための入力時に、エディタ操作者の意図に拘らず
行なわれるので、エディタ操作者は、特にこれらの起動
を意識する必要は無い。また、後者のモードの場合に
は、エディタ終了時に、検証が行なわれない配線が残っ
ている場合には、ロックがかかり、エディタを終了でき
ないような仕組にしてある。なお、これに代えて、エデ
ィット終了時に自動的に検証機能を作動させる方式も採
用できる。
及びＥＲＣの起動は、一〜数本の配線のレイアウトを確
定するための入力時に、エディタ操作者の意図に拘らず
行なわれるので、エディタ操作者は、特にこれらの起動
を意識する必要は無い。また、後者のモードの場合に
は、エディタ終了時に、検証が行なわれない配線が残っ
ている場合には、ロックがかかり、エディタを終了でき
ないような仕組にしてある。なお、これに代えて、エデ
ィット終了時に自動的に検証機能を作動させる方式も採
用できる。
【００３５】このため、上記二者どちらのモードを選択
した場合でも、不注意によって検証が行なわれないとい
う事態は生じない。
した場合でも、不注意によって検証が行なわれないとい
う事態は生じない。
【００３６】また、どちらの検証の結果エラーと判定さ
れた配線に関しても、排除せずに、強制的に確定するこ
ともでき、エディタ使用者の特殊な意図を反映すること
もできる。
れた配線に関しても、排除せずに、強制的に確定するこ
ともでき、エディタ使用者の特殊な意図を反映すること
もできる。
【００３７】なお、上記実施例では、パッケージピンの
リードとチップのパッド間のボンディングワイアのレイ
アウトについて説明したが、本発明に係るエディタは、
必ずしもボンディングワイアのみのレイアウトに限定さ
れるものではなく、例えば、自動配線によって行なわれ
た配線レイアウトデータの一部修正等に採用することも
できる。
リードとチップのパッド間のボンディングワイアのレイ
アウトについて説明したが、本発明に係るエディタは、
必ずしもボンディングワイアのみのレイアウトに限定さ
れるものではなく、例えば、自動配線によって行なわれ
た配線レイアウトデータの一部修正等に採用することも
できる。
【００３８】また、未確定の配線、検証によって排除さ
れるべき配線、並びに確定されたレイアウトデータ内の
確定配線の各表示の区別は、線種の他に例えば色或いは
点滅等の区別によって行なうことができ、排除される配
線については、検証後一旦保留状態としておき、引続き
行われる次のリード又はパッドの指定時に保留状態を解
除することもできる。
れるべき配線、並びに確定されたレイアウトデータ内の
確定配線の各表示の区別は、線種の他に例えば色或いは
点滅等の区別によって行なうことができ、排除される配
線については、検証後一旦保留状態としておき、引続き
行われる次のリード又はパッドの指定時に保留状態を解
除することもできる。
【００３９】
【発明の効果】以上説明したように、本発明の配線レイ
アウト設計のためのエディタによると、エディタによっ
て新たに入力された配線は、確定されたレイアウトデー
タとの間で基準ルールから成るルールデータを介してチ
ェックされ、良好であると判断されたときに始めて確定
されたレイアウトデータに組み込まれることから、レイ
アウト設計において得られるレイアウトデータの信頼性
が高く、レイアウト設計後にエラーとなって確定された
レイアウトデータ内の確定配線に影響を及ぼすおそれは
なく、設計工程が容易に守られ、設計工数の低減が可能
になったという顕著な効果を奏する。
アウト設計のためのエディタによると、エディタによっ
て新たに入力された配線は、確定されたレイアウトデー
タとの間で基準ルールから成るルールデータを介してチ
ェックされ、良好であると判断されたときに始めて確定
されたレイアウトデータに組み込まれることから、レイ
アウト設計において得られるレイアウトデータの信頼性
が高く、レイアウト設計後にエラーとなって確定された
レイアウトデータ内の確定配線に影響を及ぼすおそれは
なく、設計工程が容易に守られ、設計工数の低減が可能
になったという顕著な効果を奏する。
【００４０】また、検証の結果エラーと判定された配線
に関しても、排除せずに強制的に確定することもでき、
エディタ使用者の特殊な意図を反映することにより、特
殊な例外（データ）に対しても対応が可能である。
に関しても、排除せずに強制的に確定することもでき、
エディタ使用者の特殊な意図を反映することにより、特
殊な例外（データ）に対しても対応が可能である。
【図１】本発明の原理図である。
【図２】本発明の一実施例の配線のレイアウト設計のた
めのエディタの機器構成を示すブロック図である。
めのエディタの機器構成を示すブロック図である。
【図３】図２のエディタにおける処理フロー図である。
【図４】（ａ）〜（ｃ）は夫々、第一の実施例における
作用を順次に説明するための半導体集積回路の一部平面
図で、（ａ）はレイアウト入力前、（ｂ）はレイアウト
後、（ｃ）はレイアウト検証後である。
作用を順次に説明するための半導体集積回路の一部平面
図で、（ａ）はレイアウト入力前、（ｂ）はレイアウト
後、（ｃ）はレイアウト検証後である。
【図５】第二の実施例における作用説明図で、検証前即
ち、入力確定前の半導体集積回路の平面図である。
ち、入力確定前の半導体集積回路の平面図である。
【図６】第二の実施例における作用説明図で、検証後即
ち、入力確定直後の半導体集積回路の平面図である。
ち、入力確定直後の半導体集積回路の平面図である。
【図７】（ａ）〜（ｃ）は従来のエディタにおける作用
説明のための半導体集積回路の平面図で、（ａ）はレイ
アウト入力前、（ｂ）はレイアウト入力中、（ｃ）はレ
イアウト入力後である。
説明のための半導体集積回路の平面図で、（ａ）はレイ
アウト入力前、（ｂ）はレイアウト入力中、（ｃ）はレ
イアウト入力後である。
１：配線データ入力手段 ２：データ一時記憶手段 ３：レイアウトデータ記憶手段 ４：ルールデータ入力手段 ５：レイアウト検証手段 ６：データ組込み手段 ７：設計データ入力手段 ８：レイアウトデータ出力手段 ａ：新たに入力された配線データ ｂ：既存の設計データ ｃ：ルールデータ ｄ：既に確定されたレイアウトデータ ２１：チップ境界辺（チップ枠） ２２、２２Ａ、２２Ｃ、２２Ｋ：パッド ２３、２３Ａ、２３Ｃ、２３Ｋ：リード ２４、２４Ａ〜２４Ｇ：ボンディングワイア
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H01L 21/60 301 H01L 21/82
Claims (7)
- 【請求項１】新たな配線データを入力するための配線デ
ータ入力手段と、 前記配線データ入力手段によって新たに入力された配線
データを仮確定配線データとして一時的に記憶するデー
タ一時記憶手段と、 既存のレイアウトデータを記憶するレイアウトデータ記
憶手段と、 前記新たな配線データの検証のためのルールデータを記
憶するルールデータ記憶手段と、 前記データ一時記憶手段に記憶された新たな配線データ
と前記レイアウトデータ記憶手段に記憶されたレイアウ
トデータとの相互の整合性を前記ルールデータに基づい
て検証するレイアウト検証手段と、 前記検証の結果整合性有りと判定済みの前記仮確定配線
データを前記レイアウトデータ記憶手段に組み込み、前
記検証の結果整合性無しと判定済みの前記仮確定配線デ
ータの仮確定を解除する配線データ組み込み手段とを備
えることを特徴とする配線レイアウト設計のためのエデ
ィタ。 - 【請求項２】半導体集積回路のボンディングワイアのレ
イアウト設計のためのエディタであることを特徴とする
請求項１記載の配線レイアウト設計のためのエディタ。 - 【請求項３】前記新たに入力された配線データが２本以
上の配線に関するデータを含み、該配線相互間におい
て、前記ルールデータに基づく整合性の検証が行われる
ことを特徴とする請求項１記載の配線レイアウト設計の
ためのエディタ。 - 【請求項４】前記レイアウト検証手段を（５）は、エデ
ィタ起動中にオンラインで起動可能であることを特徴と
する請求項１〜３の一に記載の配線レイアウト設計のた
めのエディタ。 - 【請求項５】前記レイアウト検証手段（５）は、前記配
線データの配線１本の入力毎に或いは前記配線データの
全入力後に自動的に、又は、前記配線データの複数本配
線の入力毎に外部信号を介して選択的に、夫々起動可能
であることを特徴とする請求項１〜４の一に記載の配線
レイアウト設計のためのエディタ。 - 【請求項６】前記データ一時記憶手段（２）は、前記レ
イアウト検証手段（５）によって既に検証された配線デ
ータの前記組み込みに先立って、更に新たに配線データ
が入力され、 前記レイアウト検証手段（５）は、前記既に検証された
配線データを除いて前記新たに入力された配線データに
ついて前記整合性の検証を行うことを特徴とする請求項
１〜５の一に記載の配線レイアウト設計のためのエディ
タ。 - 【請求項７】前記データ組込み手段（６）は、前記配線
データにおける前記検証の結果整合性無しと判定済みの
前記仮確定配線データを強制的に前記レイアウトデータ
記憶手段に組み込むことを、外部信号を介して指示可能
であることを特徴とする請求項１〜６の一に記載の配線
レイアウト設計のためのエディタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03338869A JP3128908B2 (ja) | 1991-12-20 | 1991-12-20 | 配線レイアウト設計のためのエディタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03338869A JP3128908B2 (ja) | 1991-12-20 | 1991-12-20 | 配線レイアウト設計のためのエディタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05174099A JPH05174099A (ja) | 1993-07-13 |
| JP3128908B2 true JP3128908B2 (ja) | 2001-01-29 |
Family
ID=18322161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03338869A Expired - Fee Related JP3128908B2 (ja) | 1991-12-20 | 1991-12-20 | 配線レイアウト設計のためのエディタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128908B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2707989B2 (ja) * | 1994-12-20 | 1998-02-04 | 日本電気株式会社 | Ｌｓｉ設計支援システム |
| CN109840082A (zh) * | 2019-01-31 | 2019-06-04 | 深圳爱克莱特科技股份有限公司 | 一种布灯布线的软件自存储方法及系统 |
-
1991
- 1991-12-20 JP JP03338869A patent/JP3128908B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05174099A (ja) | 1993-07-13 |
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