JP4240553B2 - プリント基板製造用cad装置による電源回路の設計方法 - Google Patents
プリント基板製造用cad装置による電源回路の設計方法 Download PDFInfo
- Publication number
- JP4240553B2 JP4240553B2 JP10465797A JP10465797A JP4240553B2 JP 4240553 B2 JP4240553 B2 JP 4240553B2 JP 10465797 A JP10465797 A JP 10465797A JP 10465797 A JP10465797 A JP 10465797A JP 4240553 B2 JP4240553 B2 JP 4240553B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply circuit
- circuit
- gnd
- vcc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Control Of Voltage And Current In General (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、プリント基板の設計・製造に必要とされる各種データを作成するプリント基板製造用コンピュータ支援による設計( Computer Aided Design。以下、「CAD」と言う。)装置による電源回路の製造方法に関するものである。
【0002】
【従来の技術】
コンピュータの発達に伴い、最近ではプリント基板製造用CAD装置が開発されている。図5はそのプリント基板製造用CAD装置全体の構成図である。それによると、プリント基板製造用CAD装置10はプリント基板設計装置11と回路図作成装置12とを有し、互いにホストコンピュータ13を介してネットワークが構成され、回路図作成の部品配置・配線設計と基板設計の部品配置・配線設計とが同期して行われるような構成になっている。基板設計装置11並びに回路図作成装置12は、それぞれディスプレイD及び入出力装置I/Oのハードと製図・図形処理・OS(オペレーションシステム)ソフトウェアより構成されている。また、ホストコンピュータ13は部品に関するデータベース14を備えている。このような構成のプリント基板製造用CAD装置において、回路図作成装置12を使用して回路図を作成すると、基板設計がこの回路図作成と同時に行われ基板設計装置11に出力され、回路図との整合性のとれた精度の高い設計ができるとともに時間的にもロスなく基板設計がなされるようになっている。
【0003】
図6は以上のように構成された基板設計装置11並びに回路図作成装置12についての作業の流れ及び動作を説明するものである。
図6において、まず、基板設計装置11並びに回路図作成装置12とも、図面を開き、部品を配置し、次に結線もしくは配線を行い最後にチェック修正を行い、完成するという作業の流れは等しく、同じ工程を踏んでいる。かつ基板は、回路図を元に必要な部品が置かれ結線する設計がされるものであり[1:1]の整合がとれている。そこで、それぞれの工程を特定のルールで片方の装置より他方の装置に反映させる事で2つの作業が同時進行にて(すなわち、同期して)遂行される。特定のルール及び反映のためのソフトウェアはソフト開発者にとっては従来技術の組み合わせもしくは応用により作成可能である。
【0004】
そこでこの回路図作成装置12を用いて具体的に図7のような回路図を作成した時、基板設計装置11ではどの様に設計されるのかを図8Aおよび図8Bに示している。
図8Aは基板表面であり、シンボル配置をした時の基板上に部品が配置される状態を示したものであり、これはシンボルに対応する部品の形状情報(3次元)並びに半田付けされるピンの情報をデータベースとして有していることで同期して配置される。ここで基板上で部品が重複する時、配置出来ない状態として回路図作成でも禁止モードとして、シンボル配置が不可能になる。
図8Bは、図8Aの基板表面図に対応する基板裏面図を示すもので、回路図での結線状態が基板設計での配線状態に反映されている状態を示している。
【0005】
ところで、このようなプリント基板製造用CAD装置10を用いて電源回路を設計・製造する場合には次のような問題があった。従来は電源回路と制御回路が載った基板を設計すると、図9のような4層のプリント基板が主流で表裏面間に電源の電源電圧(以下、「VCC」と言う。)層とアース(以下、「GND」と言う。)層を挟むようになる。プリント基板製造用CAD装置における回路図作成装置の回路上で電源回路図を作成すると、通常は図10のような回路図が作成される。図10において、1は電源回路、2は制御回路、4はVCC、5はGND、Vinは直流電源、C1、C2はコンデンサ、IC1は集積回路である。そこで、図10のような電源回路のGNDと制御回路のGNDを共通にする回路図が作成されると、プリント基板製造用CAD装置10上では相互のGNDが内層のベタパターンで配線されてしまい、電源回路の基本である1点アースが行えず、プリント基板のパターン設計に対して1点アースの指示をし、且つチェックを行うなど煩雑な作業が発生していた。
【0006】
【発明が解決しようとする課題】
本発明によると、プリント基板製造用CAD装置上でこのような相互のGNDが内層のベタパターンで配線されてしまうことのないような、電源回路の基本である1点アースが行えるプリント基板のパターン設計をさせるようにするもので、これによって1点アースの指示をもはや行なう必要のない、したがってまた、チェックを行うなどの煩雑な作業を自動的に減ずることにある。
【0007】
【課題を解決するための手段】
プリント基板製造用CAD装置による電源回路の設計に際して、該プリント基板製造用CAD装置における回路図作成装置の回路上で電源回路のGNDと、該電源回路が電源を供給する制御回路のGNDとの間に0Ωの抵抗を挿入するようにしたものである。
【0008】
プリント基板製造用CAD装置によるプリント基板設計においては、プリント基板製造用CAD装置は、接続された信号は全て同一のものと判断し自動的に結線されてしまうため、したがって、逆に、0Ωの抵抗を信号や電源、GND間に挿入することで別の信号と判断し、個々のまとまったパターンとして設計されることを巧みに利用したのがこの発明である。このように、電源回路のGNDと、電源回路が電源を供給する制御回路のGNDの間に0Ωの抵抗を回路上で挿入することで、プリント基板製造用CAD装置は相互のGNDを別の信号と判断し、プリント基板上で別のパターンとして設計されることで、電源回路の1点アースを行うことができるようになる。
【0009】
また、この0Ωの抵抗の代わりにインダクタンスを挿入するようにしても同じ効果が得られる。
【0010】
上記の場合は、電源回路のGND側についての対策であったが、この他に電源回路のVCCと制御回路のVCCとの間についても同じようなことがいえる。したがって電源回路のVCCと制御回路のVCCとの間に0Ωの抵抗を挿入することも可能である。また、この場合、この0Ωの抵抗の代わりにインダクタンスを挿入するようにしても同じ効果が得られる。
【0011】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図1はプリント基板製造用CAD装置10の回路図作成装置12上において作成される本発明による電源回路図であり、図2は図1における1点アースを強調した図である。
図1において、1は電源回路、2は制御回路、4はVCC、5はGND、Vinは直流電源、C1、C2はコンデンサ、IC1は集積回路である。本発明によると電源回路1と制御回路2のGND間に0Ωの抵抗3を挿入している。このようにすることにより、抵抗が0Ωなので、両回路のGND間に電気的な違いは無いが、プリント基板製造用CAD装置上では別の信号と認識されるので、プリント基板上で別のパターンとして設計されることで、電源回路の1点アースを行うことができるようになる。
【0012】
また、図2は電源回路1のGND部5”をGND1とし、制御回路のGND部5’をGND2として、電源回路用GND1の1点アースを強調したものであり、パターン設計時はこの1点アースが容易に行えることになる。
【0013】
さらに第2の実施形態として、図3は図1の0Ω抵抗の代わりにインダクタンスを挿入した場合を示している。図3において、1は電源回路、2は制御回路、4はVCC、5はGND、Vinは直流電源、C1、C2はコンデンサ、IC1は集積回路である。第2の実施形態によると電源回路1と制御回路2のGND間にインダクタンス6を挿入している。このようにすることにより、インダクタンス6は抵抗分が0Ωなので、両回路のGND間に電気的な違いは無いが、プリント基板製造用CAD装置上では別の信号と認識されるので、プリント基板上で別のパターンとして設計されることで、電源回路の1点アースを行うことができるようになり、機能的には0Ω抵抗を挿入した場合と変わらない。
【0014】
また第3の実施形態として、図1の電源回路と制御回路のGND間の代わりに図4は電源回路と制御回路のVCC間に0Ω抵抗を挿入した場合を示している。図4において、1は電源回路、2は制御回路、4はVCC、5はGND、Vinは直流電源、C1、C2はコンデンサ、IC1は集積回路である。この第3の実施形態によると、電源回路1と制御回路2のVCC間に0Ωの抵抗3を挿入している。このようにすることにより、抵抗が0Ωなので、両回路のVCC間に電気的な違いは無いが、プリント基板製造用CAD装置上では別の信号としてパターン設計できる。またこの場合、抵抗3の代わりにインダクタンス6を挿入してもよい。
【0015】
【発明の効果】
以上のように、本発明によると、プリント基板製造用CAD装置による電源回路の設計に際して、該プリント基板製造用CAD装置における回路図作成装置の回路上で電源回路のGNDと、該電源回路が電源を供給する制御回路のGNDとの間に、または、電源回路のVCCと、該電源回路が電源を供給する制御回路のVCCとの間に、0Ωの抵抗またはインダクタンスを挿入するようにしたので、自動的に電源回路の1点アースが可能になるとともに、この部分を開放し電源回路の試験を行ったり回路電流の測定が可能になる。
【図面の簡単な説明】
【図1】回路図作成装置で作成する本発明の電源回路図。
【図2】図1における1点アースを強調した図。
【図3】本発明の第1の応用例を示す図。
【図4】本発明の第2の応用例を示す図。
【図5】本発明が用いるプリント基板設計装置の全体構成図。
【図6】図5の基板設計装置並びに回路図作成装置についての作業の流れ及び動作を説明する図。
【図7】図5の回路図作成装置の具体実施例における回路図。
【図8】図7の具体実施例における回路図に対応した基板設計表図と裏図面。
【図9】従来の4層プリント基板の構造を示す図。
【図10】回路図作成装置で作成する従来の電源回路図。
【符号の説明】
1・・・・・・電源回路
2・・・・・・制御回路
3・・・・・・0Ω抵抗
4・・・・・・VCC
5・・・・・・GND
5’・・・・・電源回路用GND1
5”・・・・・制御回路用GND2
6・・・・・・インダクタンス
Vin・・・・入力電源
IC1・・・・電源回路内IC
C1、C2・・電源回路内コンデンサ
10・・・・・・プリント基板製造用CAD装置
11・・・・・・プリント基板設計装置
12・・・・・・回路図作成装置
13・・・・・・ホストコンピュータ
14・・・・・・データベース
Claims (4)
- プリント基板製造用CAD装置の回路図作成装置で電源回路を設計する電源回路の設計方法であって、前記回路図作成装置が、前記電源回路と該電源回路が電源を供給する制御回路とが載った基板を設計する電源回路の設計方法において、前記電源回路のアース(以下、「GND」と言う。)と前記制御回路のGNDとが存在することを検出する2GND検出ステップと、前記検出ステップで2GNDを検出したときは前記電源回路のGNDと前記制御回路のGNDとの間に0Ωの抵抗を挿入するステップと、を備えたことにより、前記電源回路のGNDと前記制御回路のGNDを前記プリント基板上で別のパターンとして設計されるようにしたことを特徴とするプリント基板製造用CAD装置による電源回路の設計方法。
- 前記検出ステップで2GNDを検出したときは、前記電源回路のGNDと前記制御回路のGNDとの間に前記0Ωの抵抗の代わりにインダクタンスを挿入するステップと、を備えたことを特徴とする請求項1記載のプリント基板製造用CAD装置による電源回路の設計方法。
- プリント基板製造用CAD装置の回路図作成装置で電源回路を設計する電源回路の設計方法であって、前記回路図作成装置が、前記電源回路と該電源回路が電源を供給する制御回路とが載った基板を設計する電源回路の設計方法において、前記電源回路の電源電圧(以下、「VCC」と言う。)と前記制御回路のVCCとが存在することを検出する2VCC検出ステップと、前記検出ステップで2VCCを検出したときは、前記電源回路のVCCと前記制御回路のVCCとの間に0Ωの抵抗を挿入するステップと、を備えたことにより、前記電源回路のVCCと前記制御回路のVCCを前記プリント基板上で別のパターンとして設計されるようにしたことを特徴とするプリント基板製造用CAD装置による電源回路の設計方法。
- 前記検出ステップで2VCCを検出したときは、前記電源回路のVCCと前記制御回路のVCCとの間に前記0Ωの抵抗の代わりにインダクタンスを挿入するステップと、を備えたことを特徴とする請求項3記載のプリント基板製造用CAD装置による電源回路の設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10465797A JP4240553B2 (ja) | 1997-04-22 | 1997-04-22 | プリント基板製造用cad装置による電源回路の設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10465797A JP4240553B2 (ja) | 1997-04-22 | 1997-04-22 | プリント基板製造用cad装置による電源回路の設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10301964A JPH10301964A (ja) | 1998-11-13 |
JP4240553B2 true JP4240553B2 (ja) | 2009-03-18 |
Family
ID=14386545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10465797A Expired - Fee Related JP4240553B2 (ja) | 1997-04-22 | 1997-04-22 | プリント基板製造用cad装置による電源回路の設計方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4240553B2 (ja) |
-
1997
- 1997-04-22 JP JP10465797A patent/JP4240553B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10301964A (ja) | 1998-11-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7430729B2 (en) | Design rule report utility | |
JPS61194507A (ja) | 挿入機用ncデータ作成方法 | |
US5587887A (en) | Printed circuit board having a configurable voltage supply | |
US6829749B2 (en) | Design support apparatus for circuit including directional coupler, design support tool, method of designing circuit, and circuit board | |
US20080109773A1 (en) | Analyzing Impedance Discontinuities In A Printed Circuit Board | |
US8103988B2 (en) | Use of breakouts in printed circuit board designs | |
JP2001175702A (ja) | 回路設計方法 | |
JP4240553B2 (ja) | プリント基板製造用cad装置による電源回路の設計方法 | |
US20030020511A1 (en) | Information processing apparatus having a reduced signal distortion between a module and a memory | |
JP3770100B2 (ja) | プリント基板設計装置、プリント基板設計方法、及びその制御プログラム | |
Cuny | SPICE and IBIS modeling kits the basis for signal integrity analyses | |
JP4841672B2 (ja) | 引出し配線方法、引出し配線プログラムおよび引出し配線装置 | |
JP3031311B2 (ja) | プリント基板cadシステム | |
JP3824203B2 (ja) | 電気電子回路の結線図作成装置 | |
JP2004252743A (ja) | 多層配線基板の設計装置、その設計方法及び記録媒体 | |
JP2004192618A (ja) | レイアウトチェックシステム | |
JP3128908B2 (ja) | 配線レイアウト設計のためのエディタ | |
JP2830563B2 (ja) | 回路図作成装置 | |
JPS6126243A (ja) | Lsiア−トワ−クデ−タの回路接続照合出力装置 | |
JP4479619B2 (ja) | 回路図作成支援装置および回路レイアウト検証装置 | |
JP2653013B2 (ja) | 計算機利用設計システム | |
JP2003216680A (ja) | プリント基板cadにおけるクリアランスチェック方法及びコンピュータプログラム | |
JP2002063227A (ja) | ノイズ解析方法及び装置、記憶媒体並びにコンピュータプログラム | |
JPH03118665A (ja) | デザインルールチェック方式 | |
JP2000155768A (ja) | 配線経路表示方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040402 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060324 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070110 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070227 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070418 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070613 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070628 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070720 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071130 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081222 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |