JP4841672B2 - 引出し配線方法、引出し配線プログラムおよび引出し配線装置 - Google Patents

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Description

この発明は、多層プリント配線基板に関する配線基板情報を記憶部に記憶しておき、当該記憶部に記憶されている配線基板情報を用いて、当該多層プリント配線基板に配置される各電子部品に関する引出し配線をコンピュータに実行させる引出し配線方法等に関する。
従来、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）およびＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）などの方法を用いてパッケージされた表面実装部品（以下、「ＢＧＡ」、「ＱＦＰ」および「ＳＯＰ」と適宜記載する）が配置されている多層プリント配線基板の配線設計工数を削減するための技術が提案されている（例えば、特許文献１参照）。
例えば、多層プリント配線基板において、基板表面に配置されたＢＧＡと、基板裏面に配置されたパスコン（バイパスコンデンサ）と接続するための配線設計を行う場合には、設計者が、ＣＯＨ（Ｃｈｉｐ Ｏｎ Ｈｏｌｅ）の使用が許容されている基板であるか否かを確認して、ＣＯＨの使用が許容されている基板である場合には、基板表面から基板裏面に配置されているパスコンにまで至るビアを打ち、基板表面に配置されているＢＧＡからビアまでの引出し配線を行うことにより、ＢＧＡとパスコンとをビアを介して接続する。
一方、使用されている基板がＣＯＨ（Ｃｈｉｐ Ｏｎ Ｈｏｌｅ）の使用を許容されているものであるか否かを確認した結果、ＣＯＨの使用を許容されていない基板である場合には、ＢＧＡおよびパスコンの近傍に基板内層にまで至るビアをそれぞれ打ち、ＢＧＡおよびパスコンからビアまでの引出し配線を行うことにより、ＢＧＡとパスコンとをビアを介して接続する。
特開２００６−１１６８４号公報
しかしながら、上記した従来の技術は、多大な作業時間を要するという問題点があった。すなわち、設計者が、ＣＯＨの使用が許容されている基板であるか否かを確認するなど、試行錯誤しつつビアを打って、表面実装部品とパスコンとを接続するための引出し配線を行っていたので、多大な作業時間を要するという問題点があった。
また、設計者が、試行錯誤しつつ、表面実装部品とパスコンとの引出し配線を優先的に実行した後に、表面実装部品と信号ピンとを接続するための他の引出し配線を実行する場合には、表面実装部品と信号ピンとを接続するための他の引出し配線が出来なくなるという事態が発生することがある。このような事態が発生した場合には、配線漏れがないように、すでに配線が完了している箇所を修正して引出し配線をやり直すなど作業の手戻りが発生するので、この作業の手戻りが作業時間を増大させる大きな要因の一つとなっている。
なお、半導体集積回路を流れる信号速度の更なる高速化により、パスコンだけではなく、ダンピング抵抗なども基板の裏面に配置することが考えられ、ＣＯＨの使用が可能である場合には、ＣＯＨを使用して基板裏面の配線スペースを効率的に利用する必要が出てくる可能性もある。
そこで、この発明は、上述した従来技術の課題を解決するためになされたものであり、作業の手戻りを発生させることなく、引出し配線に要する作業時間を大幅に短縮することが可能な引出し配線方法、引出し配線プログラムおよび引出し配線装置を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明は、多層プリント配線基板に関する配線基板情報を予め記憶部に記憶しておき、当該記憶部に記憶されている配線基板情報を用いて、当該多層プリント配線基板に配置される各電子部品に関する引出し配線をコンピュータに実行させる引出し配線方法であって、前記コンピュータは、前記配線基板情報に基づいて、前記多層プリント配線基板表面に配置される各表面実装部品について所定の形状を有しているか否かをそれぞれ判定する形状判定ステップと、前記形状判定ステップにより所定の形状であると判定された表面実装部品について、前記多層プリント配線基板に形成される各ビアの位置、および当該配線基板裏面に配置される各チップ部品のフットプリントの位置を特定し、当該各チップ部品と当該所定の形状の表面実装部品とをチップオンホールを用いて接続することが出来るか否かを判定する接続判定ステップと、前記接続判定ステップによりチップオンホールを用いて接続することが出来るものと判定された前記表面実装部品と前記チップ部品について、前記フットプリントにまで至るようにして形成されたビアから当該表面実装部品端子への引出し配線を行って、当該表面実装部品端子と当該各チップ部品とをチップオンホールを用いて接続する接続実行ステップと、を有することを特徴とする。
また、本発明は、上記の発明において、前記多層プリント配線基板に形成されるビアの位置の修正指示をユーザから受け付けた場合には、当該修正指示に応じてビアの位置を修正する修正ステップをさらに有することを特徴とする。
また、本発明は、上記の発明において、前記接続実行ステップによる前記表面実装部品と前記チップ部品との接続が完了した後に、前記表面実装部品と前記チップ部品との接続には用いられていない他のビアから当該表面実装部品への引出し配線方向の組合せを決定して、当該決定された引出し配線方向の組合せに応じて、当該他のビアに対して当該表面実装部品端子からの引出し配線を実行して接続する引出し配線実行ステップをさらに有することを特徴とする。
また、本発明は、上記の発明において、前記所定の形状の表面実装部品とは異なる形状の表面実装部品について、端子の区分に応じて引出し配線を実行して接続するステップをさらに有することを特徴とする。
また、本発明は、上記の発明において、前記所定の形状の表面実装部品とは異なる形状の表面実装部品の端子の区分が信号である場合には、同ネット端子間について直接引出し配線を実行して接続するステップをさらに有することを特徴とする。
また、本発明は、上記の発明において、前記所定の形状の表面実装部品とは異なる形状の表面実装部品の端子と終端抵抗とを引出し配線を実行して接続する場合には、当該表面実装部品の端子と当該終端抵抗との間に配置したビアを介して接続するステップをさらに有することを特徴とする。
また、本発明は、上記の発明において、前記所定の形状の表面実装部品とは異なる形状の表面実装部品の端子と終端抵抗との間にビアを配置する場合には、当該終端抵抗側に配置するステップをさらに有することを特徴とする。
また、本発明は、上記の発明において、前記所定の形状の表面実装部品とは異なる形状の表面実装部品の端子の区分が固定電源である場合には、部品の内側に引出し配線を実行して接続するステップをさらに有することを特徴とする。
また、本発明は、多層プリント配線基板に関する配線基板情報を予め記憶部に記憶しておき、当該記憶部に記憶されている配線基板情報を用いて、当該多層プリント配線基板に配置される各電子部品に関する引出し配線をコンピュータに実行させる引出し配線プログラムであって、前記コンピュータに、前記配線基板情報に基づいて、前記多層プリント配線基板表面に配置される各表面実装部品について所定の形状を有しているか否かをそれぞれ判定する形状判定手順と、前記形状判定手順により所定の形状であると判定された表面実装部品について、前記多層プリント配線基板に形成される各ビアの位置、および当該配線基板裏面に配置される各チップ部品のフットプリントの位置を特定し、当該各チップ部品と当該所定の形状の表面実装部品とをチップオンホールを用いて接続することが出来るか否かを判定する接続判定手順と、前記接続判定手順によりチップオンホールを用いて接続することが出来るものと判定された前記表面実装部品と前記チップ部品について、前記フットプリントにまで至るようにして形成されたビアから当該表面実装部品端子への引出し配線を行って、当該表面実装部品端子と当該各チップ部品とをチップオンホールを用いて接続する接続実行手順と、を実行させることを特徴とする。
また、本発明は、多層プリント配線基板に関する配線基板情報を予め記憶部に記憶しておき、当該記憶部に記憶されている配線基板情報を用いて、当該多層プリント配線基板に配置される各電子部品に関する引出し配線を行う引出し配線装置であって、前記配線基板情報に基づいて、前記多層プリント配線基板表面に配置される各表面実装部品について所定の形状を有しているか否かをそれぞれ判定する形状判定手段と、前記形状判定手段により所定の形状であると判定された表面実装部品について、前記多層プリント配線基板に形成される各ビアの位置、および当該配線基板裏面に配置される各チップ部品のフットプリントの位置を特定し、当該各チップ部品と当該所定の形状の表面実装部品とをチップオンホールを用いて接続することが出来るか否かを判定する接続判定手段と、前記接続判定手段によりチップオンホールを用いて接続することが出来るものと判定された前記表面実装部品と前記チップ部品について、前記フットプリントにまで至るようにして形成されたビアから当該表面実装部品端子への引出し配線を行って、当該表面実装部品端子と当該各チップ部品とをチップオンホールを用いて接続する接続実行手段と、を備えたことを特徴とする。
本発明によれば、作業の手戻りを発生させることなく、引出し配線に要する作業時間を大幅に短縮することができるという効果を奏する。
また、本発明によれば、製造条件などを要因として、不適正な位置に形成されたビアの位置を修正することができるという効果を奏する。
また、本発明によれば、引出し配線漏れを防止することができるという効果を奏する。
以下に添付図面を参照して、この発明に係る引出し配線方法の実施例を詳細に説明する。なお、以下では、本発明に係る引出し配線方法の一実施形態として、かかる引出し配線方法を実行する基板設計装置を実施例１として説明した後に、本発明に含まれる他の実施形態を他の実施例として説明する。
以下の実施例１では、実施例１に係る基板設計装置の概要および特徴、かかる基板設計装置の構成および処理を順に説明し、最後に実施例１による効果を説明する。
［基板設計装置の概要および特徴（実施例１）］
まず、図１〜図４を用いて、実施例１に係る基板設計装置の概要および特徴を説明する。図１〜図４は、実施例１に係る基板設計装置の概要および特徴を説明するための図である。
実施例１に係る基板設計装置は、多層プリント配線基板に関する配線基板情報を記憶部に記憶しておき、この記憶部に記憶されている配線基板情報を用いて、多層プリント配線基板に配置される各電子部品に関する引出し配線を実行することを概要とする。そして、実施例１に係る基板設計装置は、作業の手戻りを発生させることなく、引出し配線に要する作業時間を大幅に短縮する点に主たる特徴がある。
この主たる特徴について具体的に説明すると、実施例１に係る基板設計装置は、配線基板情報に基づいて、基板表面に配置される各表面実装部品について所定の形状を有しているか、すなわち、ＢＧＡであるか否かをそれぞれ判定する。
実施例１に係る基板設計装置は、ＢＧＡであると判定した場合には、当該ＢＧＡが配置される基板上の領域に形成されるビアの形成位置、およびＢＧＡが配置される基板上の領域に対応する基板裏面に配置される各チップ部品のフットプリントの位置を特定し、各チップ部品とＢＧＡとをチップオンホールを用いて接続することが出来るか否かを判定する。
具体的に説明すると、実施例１に係る基板設計装置は、図１に示すように、基板上に形成されるビアの形成位置と、ＢＧＡが配置される基板上の領域に対応した基板裏面に配置されるチップ部品のフットプリントの位置が一致する場合には、チップ部品とＢＧＡとをチップオンホールを用いて接続することが出来るものと判定する。
実施例１に係る基板設計装置は、チップ部品とＢＧＡとをチップオンホールを用いて接続できるものと判定した場合には、例えば、図２に示すように、基板裏面に配置されるチップ部品のフットプリントにまで至るようにして、ＢＧＡが配置される基板上の領域にビアを形成してチップオンホールを実行する。
そして、実施例１に係る基板設計装置は、必要に応じてチップオンホールの位置を補正した後、チップオンホールにより形成されたビアからＢＧＡ端子への引出し配線を行って、ＢＧＡとチップ部品とをチップオンホールを用いて接続する。
各チップ部品との接続が完了すると、実施例１に係る基板設計装置は、図３に示すように、残りの引出し配線を実行する。具体的に説明すると、図４に示すように、ＢＧＡが配置される基板上の領域に形成されるビアから、残りのＢＧＡ端子への引出し配線が漏れなく行えるような引出し方向の組合せを決定し、決定された組合せに基づいて他の端子などの引出し配線を実行する。
このようなことから、実施例１に係る基板設計装置は、作業の手戻りを発生させることなく、引出し配線に要する作業時間を大幅に短縮することが可能である。
［基板設計装置の構成（実施例１）］
次に、図５〜図７を用いて、実施例１に係る基板設計装置の構成を説明する。図５は、実施例１に係る基板設計装置の構成を示すブロック図である。図６は、チップオンホールの位置修正指示を入力する画面構成例を示す図である。図７は、チップオンホールの位置修正例を示す図である。
図５に示すように、実施例１に係る基板設計装置１０は、入力部１１と、出力部１２と、記憶部１３と、制御部１４とから構成される。
このうち、入力部１１は、例えば、キーボードやマウス、マイクなどを備えて構成され、各種の情報の入力を受付ける。例えば、ユーザからチップオンホールの位置補正指示などの入力を受け付ける。なお、後述する出力部１２がモニタにより構成されている場合には、マウスと協働してポインティングディバイス機能を実現する。
出力部１２は、例えば、モニタ（若しくはディスプレイ、タッチパネル）やスピーカを備えて構成され、各種の情報を出力する。そして、例えば、チップオンホールの結果などをユーザに視認させるように表示出力する。
記憶部１３は、制御部１４による各種処理に必要な配線基板情報に関するデータおよびプログラムを記憶する記憶部であり、特に本発明に密接に関連するものとしては、部品／端子情報記憶部１３ａと、ネット情報記憶部１３ｂと、制約条件情報記憶部１３ｃと、物理情報記憶部１３ｄとを備える。なお、部品／端子情報記憶部１３ａと、ネット情報記憶部１３ｂと、制約条件情報記憶部１３ｃと、物理情報記憶部１３ｄは、請求の範囲に記載の「配線基板情報」に対応する。
部品／端子情報記憶部１３ａは、部品の配置座標の情報、ＢＧＡ、ＱＦＰおよびＳＯＰなどの部品形状に関する情報、端子属性に関する情報など、各種の情報を記憶して構成される。
ネット情報記憶部１３ｂは、配線区間の端子リストに関する情報、線幅、信号種別およびアナログ・デジタルフラグなどのネット属性に関する情報など、各種の情報を記憶して構成される。
制約条件情報記憶部１３ｃは、近傍配置を指示する必要がある部品グループの情報など、各種の情報を記憶して構成される。
物理情報記憶部１３ｄは、基板形状や層数、禁止領域などの情報、ビア、部品、端子などの要素形状の情報、要素間の物理的間隙値の情報など、各種の情報を記憶して構成される。
制御部１４は、所定の制御プログラム、各種の処理手順などを規定したプログラムおよび所要データを格納するための内部メモリを有し、これらによって種々の処理を実行する処理部であり、特に本発明に密接に関連するものとしては、部品形状判定部１４ａと、ＣＯＨ使用判定部１４ｂと、ＣＯＨ実行部１４ｃと、引出し配線実行部１４ｄとを備える。なお、部品形状判定部１４ａは、請求の範囲に記載の「形状判定ステップ」に対応し、ＣＯＨ使用判定部１４ｂは、同じく請求の範囲に記載の「接続判定ステップ」に対応し、ＣＯＨ実行部１４ｃは、同じく請求の範囲に記載の「接続実行ステップ」に対応する。
部品形状判定部１４ａは、多層プリント配線基板表面に配置される各表面実装部品について所定の形状を有しているか否かをそれぞれ判定する処理部である。具体的に説明すると、部品形状判定部１４ａは、部品／端子情報記憶部１３ａに記憶されている部品形状に関する情報を読み込み、読み込んだ部品形状に関する情報に基づいて、多層プリント配線基板表面に配置される各表面実装部品がＢＧＡであるか、ＢＧＡ以外のＱＦＰやＳＯＰであるか否かを判定する。
そして、部品形状判定部１４ａは、表面実装部品の判定結果がＢＧＡである場合には、ＣＯＨ使用判定処理を実行させるように、ＢＧＡである旨の判定結果をＣＯＨ使用判定部１４ｂに送出し、判定結果がＢＧＡ以外のＱＦＰやＳＯＰである場合には、ＱＦＰやＳＯＰの該当部品処理を実行させるように、ＢＧＡ以外のＱＦＰやＳＯＰである旨の判定結果を引出し配線実行部１４ｄに送出する。
ＣＯＨ使用判定部１４ｂは、ＢＧＡが配置される基板上の領域に形成されるビアの位置、およびＢＧＡが配置される基板上の領域に対応する基板裏面に配置される各チップ部品のフットプリントの位置を特定し、各チップ部品とＢＧＡとをチップオンホール（ＣＯＨ）を用いて接続することが出来るか否かを判定する処理部である。
具体的に説明すると、ＣＯＨ使用判定部１４ｂは、基板上に形成されるビアの形成位置と、ＢＧＡが配置される基板上の領域に対応した基板裏面に配置されるチップ部品のフットプリントの位置が一致する場合には、チップ部品とＢＧＡとをチップオンホールを用いて接続することが出来るものと判定する（図１参照）。そして、ＣＯＨ使用判定部１４ｂは、該当するビア形成位置およびチップ部品に関する情報をＣＯＨ実行部１４ｃに送出する。
これとは反対に、ＣＯＨ使用判定部１４ｂは、チップ部品とＢＧＡとをチップオンホールを用いて接続することが出来ないものと判定した場合には、該当するビア形成位置およびチップ部品のフットプリントに関する情報を引出し配線実行部１４ｄに送出する。
ＣＯＨ実行部１４ｃは、チップオンホールを実行してＢＧＡとチップ部品とを接続する処理部である。具体的に説明すると、ＣＯＨ実行部１４ｃは、基板裏面に配置されるチップ部品のフットプリントにまで至るようにして、ＢＧＡが配置される基板上の領域にビアを形成してチップオンホールを実行する（図２参照）。
そして、ＣＯＨ実行部１４ｃは、チップオンホールの実行結果をユーザに視認させるように出力部１２に出力表示し、ユーザからの指示入力を待機する。すなわち、製造条件などを要因として、チップオンホールを行うためのビアが不適切な位置を形成された場合に、適正な位置に修正する必要が生じた場合に対処する趣旨である。
出力部１２に出力表示されたチップオンホールの実行結果を確認したユーザは、チップオンホールの位置を補正する必要がある場合には、図６に示すような画面を立ち上げて、例えば、チップ部品のフットプリントの中心とチップオンホールの中心とをあわせるように、入力部１１を操作してオフセットを設定し、位置補正指示として入力する。一方、チップオンホールの位置を補正する必要が無い場合には、ユーザは、チップオンホールの実行結果について補正指示は無い旨の確認を入力する。
ＣＯＨ実行部１４ｃは、チップオンホールの位置補正指示をユーザから受け付けた場合には、例えば、図７に示すように、位置補正指示に応じてビアを部品縦長方向に移動させてチップオンホールの位置を補正し、チップオンホールにより形成されたビアからＢＧＡ端子への引出し配線を行って、ＢＧＡとチップ部品とをチップオンホールを用いて接続する。一方、チップオンホールの実行結果について補正指示は無い旨の確認をユーザから受け付けた場合には、そのまま、ＢＧＡとチップ部品とをチップオンホールを用いて接続する。
引出し配線実行部１４ｄは、引出し配線を実行する処理部である。具体的に説明すると、引出し配線実行部１４ｄは、ＣＯＨ実行部１４ｃによりチップオンホールを用いたＢＧＡとチップ部品との接続が完了すると、ＢＧＡが配置される基板上の領域に形成されるビアから、残りのＢＧＡ端子への引出し配線が漏れなく行えるような引出し方向の組合せを決定し、決定された組合せに基づいて他の引出し配線を実行する。
また、引出し配線実行部１４ｄは、チップオンホールを用いて接続することが出来ないものと判定したビア形成位置およびチップ部品のフットプリントに関する情報をＣＯＨ使用判定部１４ｂから受け付けると、ＢＧＡ端子およびチップ部品端子のそれぞれからビアまでの引出し配線を実行して、ＢＧＡとチップ部品とを接続する。
なお、引出し配線実行部１４ｄは、表面実装部品の判定結果がＢＧＡ以外のＱＦＰやＳＯＰである旨の判定結果を部品形状判定部１４ａから受け付けた場合には、後の実施例で詳述する該当部品処理を実行する。
［基板設計装置の処理（実施例１）］
続いて、図８を用いて、実施例１に係る基板設計装置の処理を説明する。図８は、実施例１に係る基板設計装置の処理の流れを示すフローチャートである。
同図に示すように、部品形状判定部１４ａは、部品／端子情報記憶部１３ａに記憶されている部品形状に関する情報を読み込み、読み込んだ部品形状に関する情報に基づいて、多層プリント配線基板表面に配置される各表面実装部品がＢＧＡであるか、ＢＧＡ以外のＱＦＰやＳＯＰであるか否かを判定する（ステップＳ８０１）。
部品形状判定部１４ａは、表面実装部品の判定結果がＢＧＡである場合には（ステップＳ８０１肯定）、ＣＯＨ使用判定処理を実行させるように、ＢＧＡである旨の判定結果をＣＯＨ使用判定部１４ｂに送出する。一方、部品形状判定部１４ａは、判定結果がＢＧＡ以外のＱＦＰやＳＯＰである場合には（ステップＳ８０１否定）、ＢＧＡ以外のＱＦＰやＳＯＰである旨の判定結果を引出し配線実行部１４ｄに送出して、ＱＦＰやＳＯＰの該当部品処理へ移行する（ステップＳ８０２）。
ＣＯＨ使用判定部１４ｂは、ＢＧＡが配置される基板上の領域に形成されるビアの位置、およびＢＧＡが配置される基板上の領域に対応する基板裏面に配置される各チップ部品のフットプリントの位置を特定する（ステップＳ８０３）。
そして、ＣＯＨ使用判定部１４ｂは、ＢＧＡが配置される基板上の領域に形成されるビアの位置、およびＢＧＡが配置される基板上の領域に対応する基板裏面に配置される各チップ部品のフットプリントの位置を特定し、各チップ部品とＢＧＡとをチップオンホール（ＣＯＨ）を用いて接続することが出来るか否かを判定する（ステップＳ８０４）。具体的に説明すると、ＣＯＨ使用判定部１４ｂは、基板上に形成されるビアの形成位置と、ＢＧＡが配置される基板上の領域に対応した基板裏面に配置されるチップ部品のフットプリントの位置が一致する場合には、チップ部品とＢＧＡとをチップオンホールを用いて接続することが出来るものと判定する。
ＣＯＨ使用判定部１４ｂは、チップ部品とＢＧＡとをチップオンホールを用いて接続することが出来るものと判定した場合には（ステップＳ８０４肯定）、該当するビア形成位置およびチップ部品に関する情報をＣＯＨ実行部１４ｃに送出する。一方、ＣＯＨ使用判定部１４ｂは、チップ部品とＢＧＡとをチップオンホールを用いて接続することが出来ないものと判定した場合には（ステップＳ８０４否定）、該当するビア形成位置およびチップ部品のフットプリントに関する情報を引出し配線実行部１４ｄに送出し、後述するステップＳ８１０へ移行する。
ＣＯＨ実行部１４ｃは、チップオンホールを用いた接続が可能なビア形成位置およびチップ部品に関する情報をＣＯＨ使用判定部１４ｂから受け付けると、チップオンホールを実行してＢＧＡとチップ部品とを接続する（ステップＳ８０５）。具体的に説明すると、ＣＯＨ実行部１４ｃは、基板裏面に配置されるチップ部品のフットプリントにまで至るようにして、ＢＧＡが配置される基板上の領域にビアを形成してチップオンホールを実行する（図２参照）。
チップオンホール実行後、ＣＯＨ実行部１４ｃは、チップオンホールの実行結果をユーザに視認させるように出力部１２に出力表示する（ステップＳ８０６）。そして、ユーザからの指示入力の受付を待機する（ステップＳ８０７）。
ＣＯＨ実行部１４ｃは、チップオンホールの位置補正指示をユーザから受け付けた場合には（ステップＳ８０７肯定）、位置補正指示に応じてビアを部品長手方向に移動させてチップオンホールの位置を補正する（ステップＳ８０８）。そして、ＣＯＨ実行部１４ｃは、チップオンホールにより形成されたビアからＢＧＡ端子への引出し配線を行って、ＢＧＡとチップ部品とをチップオンホールを用いて接続する（ステップＳ８０９）。
一方、チップオンホールの実行結果について補正指示は無い旨の確認をユーザから受け付けた場合には（ステップＳ８０７否定）、そのまま、ＢＧＡとチップ部品とをチップオンホールを用いて接続する（ステップＳ８０９）。
引出し配線実行部１４ｄは、ＣＯＨ実行部１４ｃによりチップオンホールを用いたＢＧＡとチップ部品との接続が完了すると、ＢＧＡが配置される基板上の領域に形成されるビアから、残りのＢＧＡ端子への引出し配線が漏れなく行えるような引出し方向の組合せを決定し、決定された組合せに基づいて他の引出し配線を実行する（ステップＳ８１０）。
また、引出し配線実行部１４ｄは、チップオンホールを用いて接続することが出来ないものと判定したビア形成位置およびチップ部品のフットプリントに関する情報をＣＯＨ使用判定部１４ｂから受け付けると、ＢＧＡ端子およびチップ部品端子のそれぞれからビアまでの引出し配線を実行して、ＢＧＡとチップ部品とを接続する。
基板設計装置１０は、全ての表面実装部品について処理が終了しているか否か確認し、全ての部品について処理が終了している場合には（ステップＳ８１１肯定）、そのまま処理を終了し、全ての部品について処理が終了していない場合には（ステップＳ８１１否定）、残りの部品について処理を継続する。
［実施例１による効果］
上述してきたように、実施例１によれば、作業の手戻りを発生させることなく、引出し配線に要する作業時間を大幅に短縮することができるという効果を奏する。
また、実施例１によれば、製造条件などを要因として、不適正な位置に形成されたビアの位置を修正することができるという効果を奏する。
また、実施例１によれば、引出し配線漏れを防止することができるという効果を奏する。
以下に、上記の実施例１において、表面実装部品の判定結果がＢＧＡ以外のＱＦＰやＳＯＰである場合に、ＱＦＰやＳＯＰについて実行される該当部品処理を説明する。以下の実施例２では、実施例２に係る基板設計装置の構成および処理を順に説明する。
［基板設計装置の構成（実施例２）］
まず、図９〜図１５を参照しつつ、実施例２に係る基板設計装置の構成を説明する。図９〜図１５は、実施例２に係る基板設計装置の引出し配線処理を説明するための図である。実施例２に係る基板設計装置の構成は、実施例１に係る基板設計装置の構成と基本的に同様であるが、引出し配線実行部１４ｄの処理機能が異なる。
すなわち、引出し配線実行部１４ｄは、表面実装部品の判定結果がＢＧＡ以外のＱＦＰやＳＯＰである旨の判定結果を部品形状判定部１４ａから受け付けると、記憶部１３の部品／端子情報記憶部１３ａ、ネット情報記憶部１３ｂ、制約条件情報記憶部１３ｃ、および物理情報記憶部１３ｄに記憶されている情報をそれぞれ読み込んで、ＱＦＰやＳＯＰの各端子についての引出し配線処理を実行する。
具体的に説明すると、引出し配線実行部１４ｄは、部品／端子情報記憶部１３ａから読み込んだ端子属性に関する情報に基づいて、ＱＦＰやＳＯＰの部品端子の区分が信号であるか否かを判定する。判定の結果、区分が信号であると判定された部品端子について、ネット情報記憶部１３ｂから読み込んだネット属性に関する情報に基づき、近傍に同ネットの部品が存在するか否かを判定する。
さらに、引出し配線実行部１４ｄは、近傍に同ネットの部品が存在する場合には、その部品がプルアップ／プルダウン抵抗であるか否かを物理情報記憶部１３ｄから読み込んだ情報に基づいて判定する。判定の結果、プルアップ／プルダウン抵抗ではない場合には、部品端子間に引出し配線を行って直接接続する（図９参照）。一方、プルアップ／プルダウン抵抗である場合には、ビアを抵抗側に設置して、各部品端子からビアまでの引出し配線を行って接続する（図１０参照）。
また、引出し配線実行部１４ｄは、近傍に同ネットの部品が存在しない場合には、記憶部１３から読み込んだ情報に基づいて、同ネットのビアが存在するか否かを引き続き判定する。判定の結果、同ネットのビアが存在する場合には、部品端子から同ネットのビアに引出し配線を行って接続する（図１１参照）。一方、同ネットのビアが存在しない場合には、記憶部１３から読み込んだ情報に基づいて、既存の引出し配線が近傍に存在するか否かを引き続き判定する。判定の結果、既存の引出し配線が存在する場合には、ビアを整列して引出し配線を実行する（図１２参照）。
また、引出し配線実行部１４ｄは、既存の引出し配線が存在しない場合には、記憶部１３から読み込んだ情報に基づいて、引出し方向に面パターン等の障害物が存在するか否かを引き続き判定する。判定の結果、障害物が存在する場合には、引き出し方向に存在する障害物を押しのけて引出し配線を行う（図１３および図１４参照）。
説明を戻すと、引出し配線実行部１４ｄは、ＱＦＰやＳＯＰの端子の区分を判定した結果、区分が信号ではないと判定された部品端子について、記憶部１３から読み込んだ情報に基づき、固定電源であるか否かを判定する。判定の結果、固定電源である場合には、部品の内側に引出し配線を実行する（図１５参照）。一方、固定電源ではない場合には、記憶部１３から読み込んだ情報に基づいて、関連パスコンが近傍に存在するか否かを続いて判定する。判定の結果、近傍に関連パスコンが存在する場合には、部品端子からパスコン端子に引出し配線を行って直接接続する。
また、引出し配線実行部１４ｄは、近傍に関連パスコンが存在しない場合には、端子の区分が入出力であるか否かを判定する。判定の結果、部品端子の区分が入出力である場合には、他の引出し配線よりも細い線幅を採用して、上述したのと同様に、近傍に同ネットの部品があるか否かを判定する。
［基板設計装置の処理（実施例２）］
次に、図１６を用いて、実施例２に係る基板設計装置の処理を説明する。図１６は、実施例２に係る基板設計装置の処理の流れを示すフローチャートである。
同図に示すように、引出し配線実行部１４ｄは、表面実装部品の判定結果がＢＧＡ以外のＱＦＰやＳＯＰである旨の判定結果を部品形状判定部１４ａから受け付けると、部品／端子情報記憶部１３ａと、ネット情報記憶部１３ｂと、制約条件情報記憶部１３ｃと、物理情報記憶部１３ｄに記憶されている情報をそれぞれ読み込んで、ＱＦＰやＳＯＰの各端子について引出し配線処理を実行する。
すなわち、引出し配線実行部１４ｄは、部品／端子情報記憶部１３ａから読み込んだ端子属性に関する情報に基づいて、ＱＦＰやＳＯＰの部品端子の区分が信号であるか否かを判定する（ステップＳ１６０１）。判定の結果、区分が信号であると判定された場合には（ステップＳ１６０１肯定）、ネット情報記憶部１３ｂから読み込んだネット属性に関する情報に基づき、区分が信号である部品端子の近傍に同ネットの部品が存在するか否かを判定する（ステップＳ１６０２）。
さらに、引出し配線実行部１４ｄは、近傍に同ネットの部品が存在する場合には（ステップＳ１６０２肯定）、その部品がプルアップ／プルダウン抵抗であるか否かを物理情報記憶部１３ｄから読み込んだ情報に基づいて判定する（ステップＳ１６０３）。判定の結果、プルアップ／プルダウン抵抗ではない場合には（ステップＳ１６０３否定）、部品端子間に引出し配線を行って直接接続する（ステップＳ１６０４）。一方、プルアップ／プルダウン抵抗である場合には（ステップＳ１６０３肯定）、ビアを抵抗側に設置して、各部品端子からビアまでの引出し配線を行って接続する（ステップＳ１６０５）。
ここで、ステップＳ１６０２の説明に戻ると、引出し配線実行部１４ｄは、近傍に同ネットの部品が存在しない場合には（ステップＳ１６０２否定）、記憶部１３から読み込んだ情報に基づいて、同ネットのビアが存在するか否かを引き続き判定する（ステップＳ１６０６）。判定の結果、同ネットのビアが存在する場合には（ステップＳ１６０６肯定）、部品端子から同ネットのビアに引出し配線を行って接続する（ステップＳ１６０７）。一方、同ネットのビアが存在しない場合には（ステップＳ１６０６否定）、記憶部１３から読み込んだ情報に基づいて、既存の引出し配線が近傍に存在するか否かを引き続き判定する（ステップＳ１６０８）。判定の結果、既存の引出し配線が存在する場合には（ステップＳ１６０８肯定）、ビアを整列して引出し配線を実行する（ステップＳ１６０９）。
また、引出し配線実行部１４ｄは、既存の引出し配線が存在しない場合には（ステップＳ１６０８否定）、記憶部１３から読み込んだ情報に基づいて、引出し方向に面パターン等の障害物が存在するか否かを引き続き判定する（ステップＳ１６１０）。判定の結果、障害物が存在する場合には（ステップＳ１６１０肯定）、引き出し方向に存在する障害物を押しのけて引出し配線を行う（ステップＳ１６１１）。
ここで、ステップＳ１６０１の説明に戻ると、引出し配線実行部１４ｄは、ＱＦＰやＳＯＰの部品端子の区分を判定した結果、区分が信号ではないと判定された場合には（ステップＳ１６０１否定）、区分が信号ではないと判定された部品端子について、記憶部１３から読み込んだ情報に基づき、固定電源であるか否かを判定する（ステップＳ１６１２）。判定の結果、固定電源であると判定された場合には（ステップＳ１６１２肯定）、部品の内側に引出し配線を実行する（ステップＳ１６１３）。一方、固定電源ではない場合には（ステップＳ１６１２否定）、記憶部１３から読み込んだ情報に基づいて、関連パスコンが近傍に存在するか否かを続いて判定する（ステップＳ１６１４）。判定の結果、近傍に関連パスコンが存在する場合には（ステップＳ１６１４肯定）、部品端子からパスコン端子に引出し配線を行って直接接続する（ステップＳ１６１５）。
また、引出し配線実行部１４ｄは、近傍に関連パスコンが存在しない場合には（ステップＳ１６１４否定）、記憶部１３から読み込んだ情報に基づいて、端子の区分が入出力であるか否かを続いて判定する（ステップＳ１６１６）。判定の結果、部品端子の区分が入出力である場合には（ステップＳ１６１６肯定）、他の引出し配線よりも細い線幅を採用して（ステップＳ１６１７）、上述したステップＳ１６０２と同様に、近傍に同ネットの部品があるか否かを判定する。
上述してきたように、実施例２によれば、引出し配線に要する作業時間を大幅に短縮することができるという効果を奏する。
さて、これまで本発明の一実施形態である実施例１および２について説明してきたが、本発明は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下では、本発明に含まれる他の実施形態を他の実施例として説明する。
（１）装置構成等
図５に示した基板設計装置１０の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、基板設計装置１０の分散・統合の具体的形態は図示のものに限られず、ＣＯＨ使用判定部１４ｂとＣＯＨ実行部１４ｃとを統合するなど、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。さらに、基板設計装置１０にて行なわれる各処理機能は、その全部または任意の一部が、ＣＰＵおよび当該ＣＰＵにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。
（２）基板設計プログラム
ところで、上記の実施例で説明した基板設計装置１０の各種の処理（例えば、図８および図１６等参照）は、あらかじめ用意されたプログラムをパーソナルコンピュータやワークステーションなどのコンピュータシステムで実行することによって実現することができる。そこで、以下では、図１７を用いて、上記の実施例と同様の機能を有する基板設計プログラムを実行するコンピュータの一例を説明する。図１７は、基板設計プログラムを実行するコンピュータを示す図である。
同図に示すように、基板設計装置としてのコンピュータ２０は、入力部２１、出力部２２、ＨＤＤ２３、ＲＡＭ２４およびＣＰＵ２５をバス３０で接続して構成される。
ここで、入力部２１は、ユーザから各種データの入力を受け付ける。出力部２２は、各種情報を表示する。ＨＤＤ２３は、ＣＰＵ２５による各種処理の実行に必要な情報を記憶する。ＲＡＭ２４は、各種情報を一時的に記憶する。ＣＰＵ２５は、各種演算処理を実行する。
そして、ＨＤＤ２３には、図１７に示すように、上記の実施例に示した基板設計装置の各処理部と同様の機能を発揮する基板設計プログラム２３ａと、基板設計データ２３ｂとがあらかじめ記憶されている。なお、この基板設計プログラム２３ａを適宜分散させて、ネットワークを介して通信可能に接続された他のコンピュータの記憶部に記憶させておくこともできる。
そして、ＣＰＵ２５が、この基板設計プログラム２３ａをＨＤＤ２３から読み出してＲＡＭ２４に展開することにより、図１７に示すように、基板設計プログラム２３ａは基板設計処理プロセス２４ａとして機能するようになる。そして、基板設計処理プロセス２４ａは、基板設計データ２３ｂ等をＨＤＤ２３から読み出して、ＲＡＭ２４において自身に割り当てられた領域に展開し、この展開したデータ等に基づいて各種処理を実行する。なお、基板設計処理プロセス２４ａは、図５に示した基板設計装置１０の制御部１４（部品形状判定部１４ａ、ＣＯＨ使用判定部１４ｂと、ＣＯＨ実行部１４ｃと、引出し配線実行部１４ｄ）に対応する。
なお、上記した基板設計プログラム２３ａについては、必ずしも最初からＨＤＤ２３に記憶させておく必要はなく、例えば、コンピュータ２０に挿入されるフレキシブルディスク（ＦＤ）、ＣＤ−ＲＯＭ、ＤＶＤディスク、光磁気ディスク、ＩＣカードなどの「可搬用の物理媒体」、さらには、公衆回線、インターネット、ＬＡＮ、ＷＡＮなどを介してコンピュータ２０に接続される「他のコンピュータ（またはサーバ）」などに各プログラムを記憶させておき、コンピュータ２０がこれらから各プログラムを読み出して実行するようにしてもよい。
実施例１に係る基板設計装置の概要および特徴を説明するための図である。 実施例１に係る基板設計装置の概要および特徴を説明するための図である。 実施例１に係る基板設計装置の概要および特徴を説明するための図である。 実施例１に係る基板設計装置の概要および特徴を説明するための図である。 実施例１に係る基板設計装置の構成を示すブロック図である。 チップオンホールの位置修正指示を入力する画面構成例を示す図である。 チップオンホールの位置修正例を示す図である。 実施例１に係る基板設計装置の処理の流れを示すフローチャートである。 実施例２に係る基板設計装置の引出し配線処理を説明するための図である。 実施例２に係る基板設計装置の引出し配線処理を説明するための図である。 実施例２に係る基板設計装置の引出し配線処理を説明するための図である。 実施例２に係る基板設計装置の引出し配線処理を説明するための図である。 実施例２に係る基板設計装置の引出し配線処理を説明するための図である。 実施例２に係る基板設計装置の引出し配線処理を説明するための図である。 実施例２に係る基板設計装置の引出し配線処理を説明するための図である。 実施例２に係る基板設計装置の処理の流れを示すフローチャートである。 基板設計プログラムを実行するコンピュータを示す図である。
１０ 基板設計装置
１１ 入力部
１２ 出力部
１３ 記憶部
１３ａ 部品／端子情報記憶部
１３ｂ ネット情報記憶部
１３ｃ 制約条件情報記憶部
１３ｄ 物理情報記憶部
１４ 制御部
１４ａ 部品形状判定部
１４ｂ ＣＯＨ使用判定部
１４ｃ ＣＯＨ実行部
１４ｄ 引出し配線実行部
２０ コンピュータ（基板設計装置）
２１ 入力部
２２ 出力部
２３ ＨＤＤ（Hard Disk Drive）
２３ａ 基板設計プログラム
２３ｂ 基板設計データ
２４ ＲＡＭ（Random Access Memory）
２４ａ 基板設計処理プロセス
２５ ＣＰＵ（Central Processing Unit）
３０ バス

Claims (10)

  1. 多層プリント配線基板に関する配線基板情報を予め記憶部に記憶しておき、当該記憶部に記憶されている配線基板情報を用いて、当該多層プリント配線基板に配置される各電子部品に関する引出し配線をコンピュータに実行させる引出し配線方法であって、
    前記コンピュータは、
    前記配線基板情報に基づいて、前記多層プリント配線基板表面に配置される各表面実装部品について所定の形状を有しているか否かをそれぞれ判定する形状判定ステップと、
    前記形状判定ステップにより所定の形状であると判定された表面実装部品について、前記多層プリント配線基板に形成される各ビアの位置、および当該配線基板裏面に配置される各チップ部品のフットプリントの位置を特定し、当該各チップ部品と当該所定の形状の表面実装部品とをチップオンホールを用いて接続することが出来るか否かを判定する接続判定ステップと、
    前記接続判定ステップによりチップオンホールを用いて接続することが出来るものと判定された前記表面実装部品と前記チップ部品について、前記フットプリントにまで至るようにして形成されたビアから当該表面実装部品端子への引出し配線を行って、当該表面実装部品端子と当該各チップ部品とをチップオンホールを用いて接続する接続実行ステップと、
    を有することを特徴とする引出し配線方法。
  2. 前記多層プリント配線基板に形成されるビアの位置の修正指示をユーザから受け付けた場合には、当該修正指示に応じてビアの位置を修正する修正ステップをさらに有することを特徴とする請求項１に記載の引出し配線方法。
  3. 前記接続実行ステップによる前記表面実装部品と前記チップ部品との接続が完了した後に、前記表面実装部品と前記チップ部品との接続には用いられていない他のビアから当該表面実装部品への引出し配線方向の組合せを決定して、当該決定された引出し配線方向の組合せに応じて、当該他のビアに対して当該表面実装部品端子からの引出し配線を実行して接続する引出し配線実行ステップをさらに有することを特徴とする請求項１または２に記載の引出し配線方法。
  4. 前記所定の形状の表面実装部品とは異なる形状の表面実装部品について、端子の区分に応じて引出し配線を実行して接続するステップをさらに有することを特徴とする請求項１に記載の引出し配線方法。
  5. 前記所定の形状の表面実装部品とは異なる形状の表面実装部品の端子の区分が信号である場合には、同ネット端子間について直接引出し配線を実行して接続するステップをさらに有することを特徴とする請求項４に記載の引出し配線方法。
  6. 前記所定の形状の表面実装部品とは異なる形状の表面実装部品の端子と終端抵抗とを引出し配線を実行して接続する場合には、当該表面実装部品の端子と当該終端抵抗との間に配置したビアを介して接続するステップをさらに有することを特徴とする請求項１に記載の引出し配線方法。
  7. 前記所定の形状の表面実装部品とは異なる形状の表面実装部品の端子と終端抵抗との間にビアを配置する場合には、当該終端抵抗側に配置するステップをさらに有することを特徴とする請求項６に記載の引出し配線方法。
  8. 前記所定の形状の表面実装部品とは異なる形状の表面実装部品の端子の区分が固定電源である場合には、部品の内側に引出し配線を実行して接続するステップをさらに有することを特徴とする請求項４に記載の引出し配線方法。
  9. 多層プリント配線基板に関する配線基板情報を予め記憶部に記憶しておき、当該記憶部に記憶されている配線基板情報を用いて、当該多層プリント配線基板に配置される各電子部品に関する引出し配線をコンピュータに実行させる引出し配線プログラムであって、
    前記コンピュータに、
    前記配線基板情報に基づいて、前記多層プリント配線基板表面に配置される各表面実装部品について所定の形状を有しているか否かをそれぞれ判定する形状判定手順と、
    前記形状判定手順により所定の形状であると判定された表面実装部品について、前記多層プリント配線基板に形成される各ビアの位置、および当該配線基板裏面に配置される各チップ部品のフットプリントの位置を特定し、当該各チップ部品と当該所定の形状の表面実装部品とをチップオンホールを用いて接続することが出来るか否かを判定する接続判定手順と、
    前記接続判定手順によりチップオンホールを用いて接続することが出来るものと判定された前記表面実装部品と前記チップ部品について、前記フットプリントにまで至るようにして形成されたビアから当該表面実装部品端子への引出し配線を行って、当該表面実装部品端子と当該各チップ部品とをチップオンホールを用いて接続する接続実行手順と、
    を実行させることを特徴とする引出し配線プログラム。
  10. 多層プリント配線基板に関する配線基板情報を予め記憶部に記憶しておき、当該記憶部に記憶されている配線基板情報を用いて、当該多層プリント配線基板に配置される各電子部品に関する引出し配線を行う引出し配線装置であって、
    前記配線基板情報に基づいて、前記多層プリント配線基板表面に配置される各表面実装部品について所定の形状を有しているか否かをそれぞれ判定する形状判定手段と、
    前記形状判定手段により所定の形状であると判定された表面実装部品について、前記多層プリント配線基板に形成される各ビアの位置、および当該配線基板裏面に配置される各チップ部品のフットプリントの位置を特定し、当該各チップ部品と当該所定の形状の表面実装部品とをチップオンホールを用いて接続することが出来るか否かを判定する接続判定手段と、
    前記接続判定手段によりチップオンホールを用いて接続することが出来るものと判定された前記表面実装部品と前記チップ部品について、前記フットプリントにまで至るようにして形成されたビアから当該表面実装部品端子への引出し配線を行って、当該表面実装部品端子と当該各チップ部品とをチップオンホールを用いて接続する接続実行手段と、
    を備えたことを特徴とする引出し配線装置。
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