JPH03118665A - デザインルールチェック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプリント基板，ＬＳ．Ｉ設計において、計算機
を使用して配線パターンのデザインルールをチェックす
るデザインルールチェック方式に関する。

〔従来技術〕

プリント基板の配線パターンには、未接続、ショート、
導体間隔、ライン長等の制約があり、これらが守られて
いるか否かのチェックは、通常デザインルールチェック
によって行われる。

従来、このデザインルールチェック方法については、情
報処理学会第２９口金国大会で発表されたｒＶＬＳＩ　
　レイアウトシステム（ＶＩＬＬＡ）の配線チェック手
法」が知られている。

〔発明が解決しようとする課題〕

デザインルールチェック は、配線パターンをトレースしてチェックする項目の比
重が大きい。このため、デザインルールエラーを的確に
摘出するためには、配線パターンのトレースを行えるこ
とが重要となる。しかし、上記した従来技術では、配線
パターンの一部に未接続区間が存在すると配線パターン
トレースを継続することができなくなるので、未接続以
外のデザインルールエラーが存在しても摘出できなくな
るという問題があった。そして、このため未接続区間を
接続した後、再度チェックを行わなければならず、設計
期間が長くなるという問題があった。

本発明は、前記問題点を解決するためになされたもので
ある。

本発明の目的は、効率の良い配線パターンチェック方式
を提供することにある。

〔課題を解決するための手段〕

前記目的を達成するために、プリント基板、ＬＳＩなど
の配線パターンが配線制約を満足しているか否かをチェ
ックするデザインルールチェック方式において、入力さ
れた配線パターン情報、配線制約情報、基板情報から、
未接続区間の抽出を行う手段と、該抽出された未接続区
間を接続するための仮想的なラインを作成する未結線ラ
イン作成手段と、該作成手段によって作成された配線パ
ターンをトレースし、デザインルールチェック項目のチ
ェックを行う手段とを備えている。

〔作　用〕

前述した手段によれば、未接続区間の有無をまずチェッ
クし、未接続区間が存在した場合には、その区間に未接
続を解決するための仮想的なラインである未結線ライン
を付加する。これによって、未接続区間を接続状態とし
て、パターントレースが実行され、デザインルールチェ
ック項目のチェックが実行される。

〔実施例〕

以下１本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

第１図は１本発明のデザインルールチェックシステムの
全体構成図、第２図は、本発明の対象となる未接続区間
を含むネットの一例を示す図、第３図は、会話形式で未
結線ライン処理を行う例、第４図は、パッチジョブ形式
で未結線ライン処理を行う例を示す図である。

第１図において、１は配線パターン情報、２は配線制約
情報、３は基板情報であって、二九らはディスク上に存
在している。４はデザインルールチェックシステムであ
って、未接続区間抽出手段５と未結線ライン作成手段６
とデザインルールチェック項目をチェックする手段７と
から構成されている。８はチェック結果リスト、９は未
接続区間リスト、１０はグラフィックデイスプレィであ
る。

第２．３．４図において、２１．３１．４１はライン。

２２．３２．４２はピン・ピアホール、３３．４３は未
結線ラインである。

以下に本発明の詳細な説明すると、まず、配線パターン
情報１と配線制約情報２と基板情報ａをデザインルール
チェックシステム４に入力する。

該システム４内部では、未接続区間抽出手段５によって
未接続区間の抽出を行う。未接続区間の抽出は、従来の
技術により容易に決定できる６つまり、入力された配線
パターン情報１をその配線パターンのもつ信号名により
、つき合わせることで決めるものであり、第２図に示し
た例では、パターンＡとパターンＢをつき合わせると、
同一信号（信号名；　ＤＯＧ）でありながら接続状態に
ないことがわかる。

次に、抽出された未接続区間について仮想的なラインで
ある未結線ライン３３．３４を決定する。その場合、デ
ザインルールチェック方式が会話型の場合にはグラフィ
ックデイスプレィに、第３図のように未接続区間を持つ
配線パターンを表示し、設計者に未結線ライン３３の位
置を入力させる。チェック方式がパッチジョブ型の場合
には、第４図のように未結線ライン４３が入力可能な位
置１例えば、ピン・ピアホール４２に対して、全ての組
み合わせを仮定して入力する。

また、デザインルールチェック実行以前に、未接続区間
が判っている場合には、チェック方式にかかわらず、事
前に未結線ライン情報を入力しておく。

そして、最後に上記要領で入力された未結線ラインをラ
イン情報として仮定し、これを使用して配線パターンを
トレースして、残されたデザインルールチェック項目に
対するチェック（例えば、ピンの接続順序、信号源から
最終負荷までの長さ）を実施する。この時、未結線ライ
ン３３．３４が複数仮定されている場合（バッチジョブ
型）は、その組合わせ毎にチェックし、最もエラーの少
ない未結線ラインを抽出する。チェック終了後は、デザ
インルールチェックでのチェック結果リスト８と未結線
ライン情報である未接続区間リスト９を出力する。　こ
れにより、未結線ライン部に対して、実際の配線パター
ン化を行い、且つエラーを対策することにより、正しい
配線パターンとすることができる。

〔発明の効果〕

以上、説明したように、本発明によれば、デザインルー
ルチェック実行時に未接続区間が存在した場合でも、該
区間を仮想的に接続するので、パターントレースが継続
でき、未結線状態でデザインルールのチェックを実行す
ることができる。

【図面の簡単な説明】

第１図は、本発明のデザインルールチェックシステムの
全体構成図、 第２図は、本発明の対象となる未接続区間を含むネット
の一例を示す図、 第３図は、会話形式で未結線ライン処理を行う例、 第４図は、パッチジョブ形式で未結線ライン処理を行う
例を示す図である。 図中、１・・・配線パターン情報、２・・・配線制約情
報、３・・・基板情報、４・・・デザインルールチェッ
クシステム、５・・・未接続区間抽出手段、６・・・未
結線ライン作成手段、７・・・デザインルールチェック
項目をチェックする手段、８・・・チェック結果リスト
、９・・・未接続区間リスト、１０・・・グラフィック
デイスプレィ、２１．３１．４１・・・ライン、２２．
３２．４２・・ピン・ピアホール、３３．４３・・・未
結線ライン。

Claims (1)

【特許請求の範囲】
1. １．プリント基板、ＬＳＩなどの配線パターンが配線制
   約を満足しているか否かをチェックするデザインルール
   チェック方式において、 入力された配線パターン情報、配線制約情報、基板情報
   から、未接続区間の抽出を行う手段と、該抽出された未
   接続区間を接続するための仮想的なラインを作成する未
   結線ライン作成手段と、該作成手段によって作成された
   配線パターンをトレースし、デザインルールチェック項
   目のチェックを行う手段とを備えたことを特徴とするデ
   ザインルールチェック方式。