JPH06231199A - 回路解析方法 - Google Patents
回路解析方法Info
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- JPH06231199A JPH06231199A JP5015105A JP1510593A JPH06231199A JP H06231199 A JPH06231199 A JP H06231199A JP 5015105 A JP5015105 A JP 5015105A JP 1510593 A JP1510593 A JP 1510593A JP H06231199 A JPH06231199 A JP H06231199A
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Abstract
(57)【要約】
【目的】 複数のプリント基板にわたる回路の電気特性
解析をする場合に、回路解析ツールの入力となる回路記
述の作成を簡単化し、作成時間を短縮し、誤った回路記
述作成を防止する。 【構成】 各プリント基板の基板設計データ１，２から
回路情報４，５を抽出した時点で基板間の接続情報７を
参照し、全体を一つの回路として統合した後に、回路解
析ステップに適合した形式で回路記述８を生成する。こ
れにより、基板間の回路記述８を簡単な接続情報を与え
るだけでよくなり、基板間の回路記述にかかる時間と作
成時の誤りを減少させる。また、回路記述８中に使用さ
れる識別名を与える処理が効率化されること、および、
各基板の個別の回路記述の完成する前に基板間の接続情
報を与えることができることにより総処理時間を減少さ
せる。
解析をする場合に、回路解析ツールの入力となる回路記
述の作成を簡単化し、作成時間を短縮し、誤った回路記
述作成を防止する。 【構成】 各プリント基板の基板設計データ１，２から
回路情報４，５を抽出した時点で基板間の接続情報７を
参照し、全体を一つの回路として統合した後に、回路解
析ステップに適合した形式で回路記述８を生成する。こ
れにより、基板間の回路記述８を簡単な接続情報を与え
るだけでよくなり、基板間の回路記述にかかる時間と作
成時の誤りを減少させる。また、回路記述８中に使用さ
れる識別名を与える処理が効率化されること、および、
各基板の個別の回路記述の完成する前に基板間の接続情
報を与えることができることにより総処理時間を減少さ
せる。
Description
【０００１】
【産業上の利用分野】本発明は、回路解析方法に関し、
特に、複数のプリント基板にわたる回路中の信号伝送特
性解析方法に関する。
特に、複数のプリント基板にわたる回路中の信号伝送特
性解析方法に関する。
【０００２】
【従来の技術】従来より、単一のプリント基板上の回路
中の信号伝送特性解析をおこなうシステムが存在する。
図５は従来の方法の一例を示すフローチャートである。
この従来例は、単一プリント基板の設計データ１１から
部品と部品の接続関係，配線パターンの形状，部品や配
線パターンの電気特性等の回路情報１２を抽出する回路
情報抽出ステップ３と、回路情報１２より回路解析ステ
ップ９の入力形式に適合したプリント基板の回路記述８
を出力する回路記述生成ステップ６と、回路記述８を入
力しプリント基板上の回路中の信号伝送特性解析結果１
０を得る回路解析ステップ９とを含む。
中の信号伝送特性解析をおこなうシステムが存在する。
図５は従来の方法の一例を示すフローチャートである。
この従来例は、単一プリント基板の設計データ１１から
部品と部品の接続関係，配線パターンの形状，部品や配
線パターンの電気特性等の回路情報１２を抽出する回路
情報抽出ステップ３と、回路情報１２より回路解析ステ
ップ９の入力形式に適合したプリント基板の回路記述８
を出力する回路記述生成ステップ６と、回路記述８を入
力しプリント基板上の回路中の信号伝送特性解析結果１
０を得る回路解析ステップ９とを含む。
【０００３】この従来の方法は、複数のプリント基板か
らなる装置全体の回路解析を行うことに配慮していない
ため、複数のプリント基板からなる回路を回路解析ステ
ップにより解析しようとする場合、回路を構成する複数
のプリント基板各々について回路解析ステップ用の回路
記述を個別に作成し、これらを後から結合して全体を一
つの回路記述にしなければならない。一般に回路解析ス
テップの入力としての回路記述では、配線パターンの分
岐点，端点や部品に固有の識別名を与えて、別々の場所
で記述されるパターンの端点や部品の実体が同一のもの
であるか否かを判定している。従来の方法では単一のプ
リント基板毎に識別名を与えるため、複数のプリント基
板を扱う場合は各プリント基板の回路記述の間で回路の
分岐点、部品名等の識別名が重複しないように新たな識
別名をつけ直すステップが必要になる。このような識別
名の調整を行った後、プリント基板間で接続する端子の
情報、および、接続部品の電気特性の情報に従って、個
別に出力された回路記述間を接続する回路記述を生成し
て、複数のプリント基板からなる装置全体の回路記述を
一つに統合し、回路解析ステップの入力として回路の解
析結果を得ている。
らなる装置全体の回路解析を行うことに配慮していない
ため、複数のプリント基板からなる回路を回路解析ステ
ップにより解析しようとする場合、回路を構成する複数
のプリント基板各々について回路解析ステップ用の回路
記述を個別に作成し、これらを後から結合して全体を一
つの回路記述にしなければならない。一般に回路解析ス
テップの入力としての回路記述では、配線パターンの分
岐点，端点や部品に固有の識別名を与えて、別々の場所
で記述されるパターンの端点や部品の実体が同一のもの
であるか否かを判定している。従来の方法では単一のプ
リント基板毎に識別名を与えるため、複数のプリント基
板を扱う場合は各プリント基板の回路記述の間で回路の
分岐点、部品名等の識別名が重複しないように新たな識
別名をつけ直すステップが必要になる。このような識別
名の調整を行った後、プリント基板間で接続する端子の
情報、および、接続部品の電気特性の情報に従って、個
別に出力された回路記述間を接続する回路記述を生成し
て、複数のプリント基板からなる装置全体の回路記述を
一つに統合し、回路解析ステップの入力として回路の解
析結果を得ている。
【０００４】従来の方法による複数プリント基板からな
る回路解析の一例を図６に示す。この従来例は、２枚の
プリント基板各々のプリント基板設計データ１，２から
回路情報４，５を抽出する回路情報抽出ステップ３と、
回路情報４，５を参照して２枚のプリント基板の回路記
述１３，１４を別々に出力する回路記述生成ステップ６
と、回路記述１３、１４中に存在する識別名の衝突を避
けるための識別名調整ステップ１５と、プリント基板用
の接続情報７を参照してプリント基板間の回路記述を作
成し、回路記述１３，１４を一つの回路記述８に統合す
る回路記述連結ステップ１６と、回路記述８を用いて回
路の電気特性解析結果１０を出力する回路解析ステップ
９とを含む。
る回路解析の一例を図６に示す。この従来例は、２枚の
プリント基板各々のプリント基板設計データ１，２から
回路情報４，５を抽出する回路情報抽出ステップ３と、
回路情報４，５を参照して２枚のプリント基板の回路記
述１３，１４を別々に出力する回路記述生成ステップ６
と、回路記述１３、１４中に存在する識別名の衝突を避
けるための識別名調整ステップ１５と、プリント基板用
の接続情報７を参照してプリント基板間の回路記述を作
成し、回路記述１３，１４を一つの回路記述８に統合す
る回路記述連結ステップ１６と、回路記述８を用いて回
路の電気特性解析結果１０を出力する回路解析ステップ
９とを含む。
【０００５】
【発明が解決しようとする課題】しかしながら、以上の
過程において、回路の分岐点、部品名等の識別名の付与
をプリント基板毎の回路記述生成時と識別名の重複除去
時の２回おこなうことになり、処理の時間が増大する欠
点がある。また、従来の方法はプリント基板間の回路記
述の作成を行わないので、この部分を回路解析ステップ
に適合した形式で人手で記述しなければならない。しか
も、プリント基板間回路記述作成過程では、プリント基
板の実装設計段階の識別名ではなく、各々のプリント基
板内で個別に回路記述に変換され、重複を除くための変
更を受けてからの識別名を使用しなければならないた
め、プリント基板間の回路記述作成には誤りを犯す危険
が大きくなる欠点がある。また、上記のように識別名は
変更されることがあるため、回路記述の識別名を使用す
るためには回路記述の完成を待たなければならない。こ
のため、接続部分の回路記述データ作成はプリント基板
設計と同時に開始することができず、回路解析全体の終
了を遅らせる原因になる欠点がある。
過程において、回路の分岐点、部品名等の識別名の付与
をプリント基板毎の回路記述生成時と識別名の重複除去
時の２回おこなうことになり、処理の時間が増大する欠
点がある。また、従来の方法はプリント基板間の回路記
述の作成を行わないので、この部分を回路解析ステップ
に適合した形式で人手で記述しなければならない。しか
も、プリント基板間回路記述作成過程では、プリント基
板の実装設計段階の識別名ではなく、各々のプリント基
板内で個別に回路記述に変換され、重複を除くための変
更を受けてからの識別名を使用しなければならないた
め、プリント基板間の回路記述作成には誤りを犯す危険
が大きくなる欠点がある。また、上記のように識別名は
変更されることがあるため、回路記述の識別名を使用す
るためには回路記述の完成を待たなければならない。こ
のため、接続部分の回路記述データ作成はプリント基板
設計と同時に開始することができず、回路解析全体の終
了を遅らせる原因になる欠点がある。
【０００６】
【課題を解決するための手段】本発明の回路解析方法
は、複数のプリント基板の基板設計データから、各々の
プリント基板上の部品と部品の接続関係、配線パターン
の形状、部品や配線パターンの電気特性の回路情報を抽
出する回路情報抽出ステップと、前記プリント基板間の
接続情報を利用して複数の回路情報を統合し、回路解析
ステップに適合した形式で装置全体の回路記述を出力す
る回路記述生成ステップと、前記回路記述を入力として
前記プリント基板上の回路中の信号伝送特性を解析する
回路解析ステップとを含む。
は、複数のプリント基板の基板設計データから、各々の
プリント基板上の部品と部品の接続関係、配線パターン
の形状、部品や配線パターンの電気特性の回路情報を抽
出する回路情報抽出ステップと、前記プリント基板間の
接続情報を利用して複数の回路情報を統合し、回路解析
ステップに適合した形式で装置全体の回路記述を出力す
る回路記述生成ステップと、前記回路記述を入力として
前記プリント基板上の回路中の信号伝送特性を解析する
回路解析ステップとを含む。
【０００７】
【実施例】次に、本発明の一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
【０００８】図１は、本発明の回路解析方法の一実施例
を示すフローチャートである。この実施例は、プリント
基板設計ＣＡＤシステムから出力された基板設計データ
１、および、プリント基板設計ＣＡＤシステムの出力し
た基板設計データ２から各々のプリント基板上の回路解
析に必要な部品と部品の接続関係，配線パターンの形
状、部品や配線パターンの電気特性を抽出した回路情報
４，５を抽出する回路情報抽出ステップ３と、第１のプ
リント基板と第２のプリント基板で接続している端子や
接続部分の電気特性を記述した接続情報７、回路情報
４、および、回路情報５を使用して２枚のプリント基板
からなる装置全体の回路記述８を出力する回路記述生成
ステップ６と、回路記述生成ステップ６で生成された回
路記述８を使用して回路解析を行い、解析結果１０を得
る回路解析ステップ９とを含む。
を示すフローチャートである。この実施例は、プリント
基板設計ＣＡＤシステムから出力された基板設計データ
１、および、プリント基板設計ＣＡＤシステムの出力し
た基板設計データ２から各々のプリント基板上の回路解
析に必要な部品と部品の接続関係，配線パターンの形
状、部品や配線パターンの電気特性を抽出した回路情報
４，５を抽出する回路情報抽出ステップ３と、第１のプ
リント基板と第２のプリント基板で接続している端子や
接続部分の電気特性を記述した接続情報７、回路情報
４、および、回路情報５を使用して２枚のプリント基板
からなる装置全体の回路記述８を出力する回路記述生成
ステップ６と、回路記述生成ステップ６で生成された回
路記述８を使用して回路解析を行い、解析結果１０を得
る回路解析ステップ９とを含む。
【０００９】２枚の基板設計データ１および２にはプリ
ント基板を生産するための情報が入っている。シルク図
の情報、基板に開ける穴の位置の情報、プリントパタン
の形状に関する情報、使用する部品に関する情報であ
る。回路情報抽出ステップ３で、ここからプリント基板
上に存在する回路を認識するために必要な情報のみを抽
出する。即ち、配線に関しては各線分毎に、その存在す
る層名、線分が開始する基板上の座標、線分が終了する
基板上の座標を含む。ヴィアやピンに関しては各々の開
始層名、終了層名を含む。使用されるＩＣまたはコネク
タ部品に関しては部品の種類、各部品ピンの基板上の座
標を含む。抵抗、コンデンサ、インダクタ部品について
は部品種、接続する２つのピンの座標、部品種に応じて
抵抗値、静電容量、インダクタンスの値を含む。図２に
示す２枚の基板のうち左側のものは図３のように表現す
ることができる。図３の１行目は１層目の座標(3,14)か
ら(5,14)まで配線パタンが存在することを示す。５行目
は座標(3,14)に１層目で開始され４層目で終了するピン
が存在することを示す。１０行目は座標(3,14)にはＩＣ
１という種類のＩＣの１１番ピンが存在することを示
す。１２行目は座標(5,14)と(7,14)の間に１００Ωの抵
抗が存在することを示す。１３行目は座標(12,14)にｃ
ｏｎＡという種類のコネクタの１番ピンがあることを示
す。接続情報７には、「基板1,（12,14), 基板2,(0,1
4)」のように、接続される基板およびピンの対が記述さ
れている。
ント基板を生産するための情報が入っている。シルク図
の情報、基板に開ける穴の位置の情報、プリントパタン
の形状に関する情報、使用する部品に関する情報であ
る。回路情報抽出ステップ３で、ここからプリント基板
上に存在する回路を認識するために必要な情報のみを抽
出する。即ち、配線に関しては各線分毎に、その存在す
る層名、線分が開始する基板上の座標、線分が終了する
基板上の座標を含む。ヴィアやピンに関しては各々の開
始層名、終了層名を含む。使用されるＩＣまたはコネク
タ部品に関しては部品の種類、各部品ピンの基板上の座
標を含む。抵抗、コンデンサ、インダクタ部品について
は部品種、接続する２つのピンの座標、部品種に応じて
抵抗値、静電容量、インダクタンスの値を含む。図２に
示す２枚の基板のうち左側のものは図３のように表現す
ることができる。図３の１行目は１層目の座標(3,14)か
ら(5,14)まで配線パタンが存在することを示す。５行目
は座標(3,14)に１層目で開始され４層目で終了するピン
が存在することを示す。１０行目は座標(3,14)にはＩＣ
１という種類のＩＣの１１番ピンが存在することを示
す。１２行目は座標(5,14)と(7,14)の間に１００Ωの抵
抗が存在することを示す。１３行目は座標(12,14)にｃ
ｏｎＡという種類のコネクタの１番ピンがあることを示
す。接続情報７には、「基板1,（12,14), 基板2,(0,1
4)」のように、接続される基板およびピンの対が記述さ
れている。
【００１０】回路記述生成ステップ６では、この２枚の
基板の回路情報と接続情報を参照して図４の回路記述を
生成する。使用する２枚の基板からなる装置全体にわた
って固有のノード番号１，２，３，４を与え、図４の様
な回路記述を生成する。ノード番号は、各々ＩＣ１と抵
抗の接続点、抵抗とＩＣ２，ｃｏｎＡの接続点、コネク
タ同士の接続点、ｃｏｎＢとＩＣ３の接続点を示す。１
行目はノード１にＩＣ１の１１番ピンに相当するマクロ
記述が接続することを示している。３行目はノード１と
ノード２の間に１００Ωの抵抗が接続していることを示
す。４行目はノード２とノード３の間にｃｏｎＡの１番
ピンが接続していることを示す。
基板の回路情報と接続情報を参照して図４の回路記述を
生成する。使用する２枚の基板からなる装置全体にわた
って固有のノード番号１，２，３，４を与え、図４の様
な回路記述を生成する。ノード番号は、各々ＩＣ１と抵
抗の接続点、抵抗とＩＣ２，ｃｏｎＡの接続点、コネク
タ同士の接続点、ｃｏｎＢとＩＣ３の接続点を示す。１
行目はノード１にＩＣ１の１１番ピンに相当するマクロ
記述が接続することを示している。３行目はノード１と
ノード２の間に１００Ωの抵抗が接続していることを示
す。４行目はノード２とノード３の間にｃｏｎＡの１番
ピンが接続していることを示す。
【００１１】回路解析ステップ９では、生成した回路解
析プログラムＳＰＩＣＥを用いて図４に示した記述の表
す回路を解析する。ただし、ＩＣ及びコネクタの詳細な
回路記述はＳＰＩＣＥのサブサーキットとして用意す
る。
析プログラムＳＰＩＣＥを用いて図４に示した記述の表
す回路を解析する。ただし、ＩＣ及びコネクタの詳細な
回路記述はＳＰＩＣＥのサブサーキットとして用意す
る。
【００１２】
【発明の効果】以上に説明したように、本発明によれ
ば、回路情報上でプリント基板を接続してから回路解析
ステップ向けの回路記述を生成するので、回路の分岐
点、部品名等の識別名を与える過程は一度で済み、処理
時間が短縮される。プリント基板間の回路記述はピン名
などのプリント基板上の識別名を利用して作成できる。
また、この部分の記述は回路解析ステップに依存した複
雑な回路記述ではなく、基板間の接続関係のみを記述す
ればよいので、プリント基板接続情報作成にかかる時間
を減少させ、誤りを犯す危険を減少させることができ
る。また、プリント基板の実装設計データ完成後、また
は、プリント基板間の接続端子の決定をした後、直ちに
プリント基板間の接続情報の作成を開始することがで
き、総処理時間を減少させることができる。
ば、回路情報上でプリント基板を接続してから回路解析
ステップ向けの回路記述を生成するので、回路の分岐
点、部品名等の識別名を与える過程は一度で済み、処理
時間が短縮される。プリント基板間の回路記述はピン名
などのプリント基板上の識別名を利用して作成できる。
また、この部分の記述は回路解析ステップに依存した複
雑な回路記述ではなく、基板間の接続関係のみを記述す
ればよいので、プリント基板接続情報作成にかかる時間
を減少させ、誤りを犯す危険を減少させることができ
る。また、プリント基板の実装設計データ完成後、また
は、プリント基板間の接続端子の決定をした後、直ちに
プリント基板間の接続情報の作成を開始することがで
き、総処理時間を減少させることができる。
【図１】本発明の一実施例を示すフローチャートであ
る。
る。
【図２】図１の実施例で解析する２枚の基板を示す図で
ある。
ある。
【図３】図１の実施例で解析する第１の基板から抽出し
た回路情報を示す図である。
た回路情報を示す図である。
【図４】図１の実施例で生成した回路記述を示す図であ
る。
る。
【図５】従来例の一つを示すフローチャートである。
【図６】従来例の他の一つを示すフローチャートであ
る。
る。
１ 基板設計データ ２ 基板設計データ ３ 回路情報抽出ステップ ４ 回路情報 ５ 回路情報 ６ 回路記述生成ステップ ７ プリント基板間接続情報 ８ 回路記述 ９ 回路解析ステップ １０ 解析結果
Claims (4)
- 【請求項１】 複数のプリント基板の基板設計データか
ら、各々のプリント基板上の部品と部品の接続関係、配
線パターンの形状、部品や配線パターンの電気特性の回
路情報を抽出する回路情報抽出ステップと、前記プリン
ト基板間の接続情報を利用して複数の回路情報を統合
し、回路解析ステップに適合した形式で装置全体の回路
記述を出力する回路記述生成ステップと、前記回路記述
を入力として前記プリント基板上の回路中の信号伝送特
性を解析する回路解析ステップとを含む回路解析方法。 - 【請求項２】 複数のプリント基板の基板設計データか
ら、各々のプリント基板上の部品と部品の接続関係、配
線パターンの形状、部品や配線パターンの電気特性の回
路情報を抽出する回路情報抽出手段と、前記プリント基
板間の接続情報を利用して複数の回路情報を統合し、回
路解析手段に適合した形式で装置全体の回路記述を出力
する回路記述生成手段と、前記回路記述を入力として前
記プリント基板上の回路中の信号伝送特性を解析する回
路解析手段とを含む回路解析システム。 - 【請求項３】 前記基板設計データが、プリント基板を
生産するための情報としての、シルク図の情報、基板に
開ける穴の位置の情報、プリントパタンの形状に関する
情報、使用する部品に関する情報を含むことを特徴とす
る請求項１記載の回路解析方法。 - 【請求項４】 前記基板設計データが、プリント基板を
生産するための情報としての、シルク図の情報、基板に
開ける穴の位置の情報、プリントパタンの形状に関する
情報、使用する部品に関する情報を含むことを特徴とす
る請求項２記載の回路解析システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015105A JPH06231199A (ja) | 1993-02-02 | 1993-02-02 | 回路解析方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5015105A JPH06231199A (ja) | 1993-02-02 | 1993-02-02 | 回路解析方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06231199A true JPH06231199A (ja) | 1994-08-19 |
Family
ID=11879563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5015105A Pending JPH06231199A (ja) | 1993-02-02 | 1993-02-02 | 回路解析方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06231199A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132347A (ja) * | 1986-11-21 | 1988-06-04 | Fujitsu Ltd | 論理回路のコンパイル方式 |
| JPH01201765A (ja) * | 1988-02-05 | 1989-08-14 | Matsushita Electric Ind Co Ltd | 論理シミュレータ装置 |
| JPH03208177A (ja) * | 1990-01-09 | 1991-09-11 | Mitsubishi Electric Corp | レイアウト検証装置 |
| JPH04102976A (ja) * | 1990-08-22 | 1992-04-03 | Mitsubishi Electric Corp | 統計的寄生抵抗，寄生容量モデル化装置 |
| JPH04211870A (ja) * | 1990-01-29 | 1992-08-03 | Fujitsu Ltd | 論理シミュレーションマシンのゲートアドレッシング方式 |
| JPH04256072A (ja) * | 1991-02-07 | 1992-09-10 | Hitachi Ltd | 布線シミュレータ |
-
1993
- 1993-02-02 JP JP5015105A patent/JPH06231199A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132347A (ja) * | 1986-11-21 | 1988-06-04 | Fujitsu Ltd | 論理回路のコンパイル方式 |
| JPH01201765A (ja) * | 1988-02-05 | 1989-08-14 | Matsushita Electric Ind Co Ltd | 論理シミュレータ装置 |
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| JPH04102976A (ja) * | 1990-08-22 | 1992-04-03 | Mitsubishi Electric Corp | 統計的寄生抵抗，寄生容量モデル化装置 |
| JPH04256072A (ja) * | 1991-02-07 | 1992-09-10 | Hitachi Ltd | 布線シミュレータ |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950718 |