JPH04256072A - 布線シミュレータ - Google Patents
布線シミュレータInfo
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- JPH04256072A JPH04256072A JP3016340A JP1634091A JPH04256072A JP H04256072 A JPH04256072 A JP H04256072A JP 3016340 A JP3016340 A JP 3016340A JP 1634091 A JP1634091 A JP 1634091A JP H04256072 A JPH04256072 A JP H04256072A
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- JP
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- 230000000704 physical effect Effects 0.000 claims description 2
- 238000011156 evaluation Methods 0.000 abstract description 18
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Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、各種電子機器のプリン
ト基板設計のための布線シミュレ−タに関する。
ト基板設計のための布線シミュレ−タに関する。
【０００２】
【従来の技術】従来の装置は、プリント基板を設計試作
する場合に事前評価するため、図３に示した手順及び方
法でシミュレ−ションを行なっていた。具体的には、プ
リント基板のレイアウト、布線状況を入力して、布線シ
ミュレ−タによってプリント基板上の布線の信号波形を
、プリント基板と布線の物理的構成と物性値に基づき計
算により予測し、素子が誤動作しないためのノイズの評
価基準としてパルスの時間幅は考慮せず電圧レベルのみ
で規定した静的ノイズマ−ジンを用いて評価していた。
する場合に事前評価するため、図３に示した手順及び方
法でシミュレ−ションを行なっていた。具体的には、プ
リント基板のレイアウト、布線状況を入力して、布線シ
ミュレ−タによってプリント基板上の布線の信号波形を
、プリント基板と布線の物理的構成と物性値に基づき計
算により予測し、素子が誤動作しないためのノイズの評
価基準としてパルスの時間幅は考慮せず電圧レベルのみ
で規定した静的ノイズマ−ジンを用いて評価していた。
【０００３】
【発明が解決しようとする課題】上記従来技術では、布
線上のノイズを定量的に解析した後、電圧レベルのみの
静的ノイズマ−ジンで評価していた。この静的ノイズマ
−ジンは、パルスの時間幅は考慮されておらず、図４に
示したように入力側における入力電圧（ＶＩＬ、ＶＩＨ
）の最悪値と、その入力に対する出力電圧（ＶＯＬ、Ｖ
ＯＨ）の最悪値の差の電圧レベルで規定したものである
。
線上のノイズを定量的に解析した後、電圧レベルのみの
静的ノイズマ−ジンで評価していた。この静的ノイズマ
−ジンは、パルスの時間幅は考慮されておらず、図４に
示したように入力側における入力電圧（ＶＩＬ、ＶＩＨ
）の最悪値と、その入力に対する出力電圧（ＶＯＬ、Ｖ
ＯＨ）の最悪値の差の電圧レベルで規定したものである
。
【０００４】しかし、実際の素子では、１９９０年電子
情報通信学会秋季全国大会、Ａ−６「クロスト−クと最
大許容平行布線長についての検討」大坂他に示されてい
るように、パルスの時間幅が狭くなるに従ってマ−ジン
も大きくなる。このパルスの時間幅も考慮に入れたノイ
ズマ−ジンが動的ノイズマ−ジンで、図５に示すように
時間幅ＴＷ、電圧レベルＶＮのパルスが入力された場合
、その出力が出力電圧（ＶＯＬ、ＶＯＨ）の規定内にあ
るかどうか判定したものである。
情報通信学会秋季全国大会、Ａ−６「クロスト−クと最
大許容平行布線長についての検討」大坂他に示されてい
るように、パルスの時間幅が狭くなるに従ってマ−ジン
も大きくなる。このパルスの時間幅も考慮に入れたノイ
ズマ−ジンが動的ノイズマ−ジンで、図５に示すように
時間幅ＴＷ、電圧レベルＶＮのパルスが入力された場合
、その出力が出力電圧（ＶＯＬ、ＶＯＨ）の規定内にあ
るかどうか判定したものである。
【０００５】従って、比較的パルス幅の狭いノイズパル
スに対しては、静的ノイズマ−ジンで評価するよりも、
動的ノイズマ−ジンにより評価する方が、実際に素子が
誤動作しないか判断する評価基準として正確である。
スに対しては、静的ノイズマ−ジンで評価するよりも、
動的ノイズマ−ジンにより評価する方が、実際に素子が
誤動作しないか判断する評価基準として正確である。
【０００６】今日、ＯＡ機器をはじめとした電子機器は
小型化、実装の高密度化の傾向にあり、実装の制約条件
も厳しくなっている。このような中で、前述したように
素子のノイズマ−ジンを静的ノイズマ−ジンではなく、
動的ノイズマ−ジンで評価することにより、素子が誤動
作しないためのより正確な実装制約条件を求めることが
できる。
小型化、実装の高密度化の傾向にあり、実装の制約条件
も厳しくなっている。このような中で、前述したように
素子のノイズマ−ジンを静的ノイズマ−ジンではなく、
動的ノイズマ−ジンで評価することにより、素子が誤動
作しないためのより正確な実装制約条件を求めることが
できる。
【０００７】本発明の目的は、プリント基板の布線上に
発生するノイズを予測し素子が誤動作しないための実装
制約条件を求める際、パルスの時間幅を考慮した動的ノ
イズマ−ジンで評価し、その評価をより正確にすること
にある。
発生するノイズを予測し素子が誤動作しないための実装
制約条件を求める際、パルスの時間幅を考慮した動的ノ
イズマ−ジンで評価し、その評価をより正確にすること
にある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、パルスの時間幅を考慮した動的ノイズマ−ジンを記
憶する記憶部を持つことによって、波形解析により予測
した布線上に発生するノイズと動的ノイズマ−ジンを比
較することが可能となる。つまり、素子が誤動作しない
ような実装制約条件を動的ノイズマ−ジンで評価するこ
とができる。
に、パルスの時間幅を考慮した動的ノイズマ−ジンを記
憶する記憶部を持つことによって、波形解析により予測
した布線上に発生するノイズと動的ノイズマ−ジンを比
較することが可能となる。つまり、素子が誤動作しない
ような実装制約条件を動的ノイズマ−ジンで評価するこ
とができる。
【０００９】
【作用】クロスト−クノイズ等のノイズパルスの時間幅
は１０ｎｓ程度またはそれ以下と狭い。このようにパル
ス幅が狭いノイズパルスに対しては、図８に実測値を示
したように動的ノイズマ−ジンは、静的ノイズマ−ジン
に比べ大きい。そのため静的ノイズマ−ジンと動的ノイ
ズマ−ジンそれぞれによる実装制約条件は、値が異なる
。例えば、図８に示したＴＴＬ７４ＬＳ７４の場合、静
的ノイズマ−ジンは０．３Ｖであり、動的ノイズマ−ジ
ンはパルス幅１０ｎｓで２．０Ｖとなっている。これら
のノイズマ−ジンに対して、クロスト−ク電圧に対する
最大許容平行布線長は、クロスト−ク電圧が平行布線長
に比例するので、静的ノイズマ−ジンで評価した場合に
比べ、動的ノイズマ−ジンはパルス幅１０ｎｓで６．７
倍の長さの平行布線が許容されることがわかる。
は１０ｎｓ程度またはそれ以下と狭い。このようにパル
ス幅が狭いノイズパルスに対しては、図８に実測値を示
したように動的ノイズマ−ジンは、静的ノイズマ−ジン
に比べ大きい。そのため静的ノイズマ−ジンと動的ノイ
ズマ−ジンそれぞれによる実装制約条件は、値が異なる
。例えば、図８に示したＴＴＬ７４ＬＳ７４の場合、静
的ノイズマ−ジンは０．３Ｖであり、動的ノイズマ−ジ
ンはパルス幅１０ｎｓで２．０Ｖとなっている。これら
のノイズマ−ジンに対して、クロスト−ク電圧に対する
最大許容平行布線長は、クロスト−ク電圧が平行布線長
に比例するので、静的ノイズマ−ジンで評価した場合に
比べ、動的ノイズマ−ジンはパルス幅１０ｎｓで６．７
倍の長さの平行布線が許容されることがわかる。
【００１０】このように動的ノイズマ−ジンは、静的ノ
イズマ−ジンより大きく、許容平行布線長等の実装制約
条件がより正確で必要以上に制約が厳しくならないため
プリント基板の設計の自由度が大きくなる。
イズマ−ジンより大きく、許容平行布線長等の実装制約
条件がより正確で必要以上に制約が厳しくならないため
プリント基板の設計の自由度が大きくなる。
【００１１】
【実施例】以下、本発明の一実施例を説明する。図１に
本布線シミュレ−タの構成を示す。１は布線シミュレ−
タ、２はデ−タ入力部、３は波形解析部、４は実装制約
条件評価部、５は結果出力部である。デ−タ入力部２で
は、プリント基板設計ＣＡＤ／ＣＡＭ等からの布線デ−
タ、基板の物理的構成や物性値等の電磁気的に波形解析
を行なうために必要なデ−タ、例えば布線幅、布線厚み
、誘電率等の入力を行なう。波形解析部３では、デ−タ
入力部２で入力されたデ−タを使ってインダクタンス、
キャパシタンス、特性インピ−ダンス等を求め、クロス
ト−クや反射等のノイズ解析を行なう。実装条件評価部
４では、波形解析部３で求められた波形が動的ノイズマ
−ジンと比較評価される。結果出力部５では実装条件評
価部４で評価された内容を出力表示する。例えば、クロ
スト−ク電圧に対するノイズマ−ジンとの比較結果、平
行布線長の制約などが出力される。
本布線シミュレ−タの構成を示す。１は布線シミュレ−
タ、２はデ−タ入力部、３は波形解析部、４は実装制約
条件評価部、５は結果出力部である。デ−タ入力部２で
は、プリント基板設計ＣＡＤ／ＣＡＭ等からの布線デ−
タ、基板の物理的構成や物性値等の電磁気的に波形解析
を行なうために必要なデ−タ、例えば布線幅、布線厚み
、誘電率等の入力を行なう。波形解析部３では、デ−タ
入力部２で入力されたデ−タを使ってインダクタンス、
キャパシタンス、特性インピ−ダンス等を求め、クロス
ト−クや反射等のノイズ解析を行なう。実装条件評価部
４では、波形解析部３で求められた波形が動的ノイズマ
−ジンと比較評価される。結果出力部５では実装条件評
価部４で評価された内容を出力表示する。例えば、クロ
スト−ク電圧に対するノイズマ−ジンとの比較結果、平
行布線長の制約などが出力される。
【００１２】次に実装制約条件評価部４を図２を使って
詳しく説明する。図２において、１１は動的ノイズマ−
ジン記憶部、１２は波形解析結果記憶部、１３は動的ノ
イズマ−ジンと波形解析結果の比較評価部である。ここ
で動的ノイズマ−ジンの測定にあたっては図６に示す形
状のプリント基板を用いた。これはガラスエポキシ系４
層基板であり、布線幅ｗ＝０．１［ｍｍ］、ギャップｇ
＝０．１［ｍｍ］、布線厚みｄ＝０．０４３［ｍｍ］、
絶縁層厚みｈｉ＝０．３［ｍｍ］であり、通常よく用い
られる多層基板である。また、実際の測定にあたっては
図７に示す回路を用いた。この図は情報機器によく使わ
れる標準ロジックＩＣ、ＤＦＦ（７４ｘｘ７４）の場合
を示すが、他のＩＣの場合も類似した回路で測定するの
はもちろんである。図７の実験では、電圧Ｖｎ、時間幅
Ｔｗ（５０％）のパルスをプログラマブル・パルス・ジ
ェネレ−タにより生成し、これをＤＦＦのクロック端子
に入力し、負荷としてはＤＦＦと同じ型のＮＯＴ回路を
５個、５ｃｍ間隔で配置した。この時、出力電圧Ｖｏｕ
ｔを観測すると、ＶｏｕｔはパルスのＶｎの大小または
Ｔｗの長短に応じて変化し、例えばＮ型などの低速ＴＴ
Ｌでは出力に凹みができ、また高速のＴＴＬ、ＣＭＯＳ
ではある値を境にフリップ・フロップが反転する。図８
が、このようにして測定したＴＴＬ、ＣＭＯＳ７４ｘｘ
７４の動的ノイズマ−ジンである。動的ノイズマ−ジン
記憶部１１では、このような動的ノイズマ−ジンのデ−
タを記憶している。
詳しく説明する。図２において、１１は動的ノイズマ−
ジン記憶部、１２は波形解析結果記憶部、１３は動的ノ
イズマ−ジンと波形解析結果の比較評価部である。ここ
で動的ノイズマ−ジンの測定にあたっては図６に示す形
状のプリント基板を用いた。これはガラスエポキシ系４
層基板であり、布線幅ｗ＝０．１［ｍｍ］、ギャップｇ
＝０．１［ｍｍ］、布線厚みｄ＝０．０４３［ｍｍ］、
絶縁層厚みｈｉ＝０．３［ｍｍ］であり、通常よく用い
られる多層基板である。また、実際の測定にあたっては
図７に示す回路を用いた。この図は情報機器によく使わ
れる標準ロジックＩＣ、ＤＦＦ（７４ｘｘ７４）の場合
を示すが、他のＩＣの場合も類似した回路で測定するの
はもちろんである。図７の実験では、電圧Ｖｎ、時間幅
Ｔｗ（５０％）のパルスをプログラマブル・パルス・ジ
ェネレ−タにより生成し、これをＤＦＦのクロック端子
に入力し、負荷としてはＤＦＦと同じ型のＮＯＴ回路を
５個、５ｃｍ間隔で配置した。この時、出力電圧Ｖｏｕ
ｔを観測すると、ＶｏｕｔはパルスのＶｎの大小または
Ｔｗの長短に応じて変化し、例えばＮ型などの低速ＴＴ
Ｌでは出力に凹みができ、また高速のＴＴＬ、ＣＭＯＳ
ではある値を境にフリップ・フロップが反転する。図８
が、このようにして測定したＴＴＬ、ＣＭＯＳ７４ｘｘ
７４の動的ノイズマ−ジンである。動的ノイズマ−ジン
記憶部１１では、このような動的ノイズマ−ジンのデ−
タを記憶している。
【００１３】図９は、動的ノイズマ−ジン記憶部１１の
デ−タを使って線幅０．１ｍｍ、布線間隔０．１ｍｍの
４層プリント基板での３論理、８種類のＴＴＬ、ＣＭＯ
Ｓについてのクロスト−ク電圧に対する最大許容平行布
線長を求めた場合の出力例である。
デ−タを使って線幅０．１ｍｍ、布線間隔０．１ｍｍの
４層プリント基板での３論理、８種類のＴＴＬ、ＣＭＯ
Ｓについてのクロスト−ク電圧に対する最大許容平行布
線長を求めた場合の出力例である。
【００１４】このようにして求めたクロスト−ク電圧に
対する最大許容平行布線長が、実装制約条件となる。つ
まり、平行布線長をこれ以下にすればクロスト−ク電圧
によって素子が誤動作を起こすことはない。このような
実装制約条件を動的ノイズマ−ジンにより評価すること
が可能である。なお最大許容平行布線長は、各ＩＣのス
ル−レ−トを加味して求めたクロスト−ク電圧を動的ノ
イズマ−ジン以下とする線長として求めることができる
。
対する最大許容平行布線長が、実装制約条件となる。つ
まり、平行布線長をこれ以下にすればクロスト−ク電圧
によって素子が誤動作を起こすことはない。このような
実装制約条件を動的ノイズマ−ジンにより評価すること
が可能である。なお最大許容平行布線長は、各ＩＣのス
ル−レ−トを加味して求めたクロスト−ク電圧を動的ノ
イズマ−ジン以下とする線長として求めることができる
。
【００１５】最後になったが、クロスト−ク、反射の計
算方法及び最大許容平行布線長の計算方法そのものは、
Ａ．Ｆｅｌｌｅｒ，ｅｔ ａｌ．：”ＣＲＯＳＳＴＡＬ
Ｋ ＡＮＤ ＲＥＦＬＥＣＴＩＯＮＳ ＩＮ ＨＩＧＨ
ＳＰＥＥＤ ＤＩＧＩＴＡＬ ＳＹＳＴＥＭ”：Ｐｒ
ｏｃｅｅｄｉｎｇｓ−Ｆａｌｌ Ｊｏｉｎｔ Ｃｏｍｐ
ｕｔｅｒ Ｃｏｎｆｅｒｅｎｃｅ，ｐ５１１〜ｐ５２５
（１９６５）、福富、吉田、”空間回路網法によるクロ
スト−ク解析”、電子情報通信学会論文誌 Ｃ−１ Ｖ
ｏｌ．Ｊ７２−Ｃ−１ Ｎｏ．１０ ｐｐ．６４２−６
４９ １９８９年１０月など種々あることを付記し、本
願ではその方法自体は周知の方法を用いるので、内容に
ついて記述はしない。
算方法及び最大許容平行布線長の計算方法そのものは、
Ａ．Ｆｅｌｌｅｒ，ｅｔ ａｌ．：”ＣＲＯＳＳＴＡＬ
Ｋ ＡＮＤ ＲＥＦＬＥＣＴＩＯＮＳ ＩＮ ＨＩＧＨ
ＳＰＥＥＤ ＤＩＧＩＴＡＬ ＳＹＳＴＥＭ”：Ｐｒ
ｏｃｅｅｄｉｎｇｓ−Ｆａｌｌ Ｊｏｉｎｔ Ｃｏｍｐ
ｕｔｅｒ Ｃｏｎｆｅｒｅｎｃｅ，ｐ５１１〜ｐ５２５
（１９６５）、福富、吉田、”空間回路網法によるクロ
スト−ク解析”、電子情報通信学会論文誌 Ｃ−１ Ｖ
ｏｌ．Ｊ７２−Ｃ−１ Ｎｏ．１０ ｐｐ．６４２−６
４９ １９８９年１０月など種々あることを付記し、本
願ではその方法自体は周知の方法を用いるので、内容に
ついて記述はしない。
【００１６】
【発明の効果】本発明によれば、実装制約条件を動的ノ
イズマ−ジンで求めるため、実装制約条件が正確で必要
以上に厳しくならず、プリント基板の設計の自由度が大
きくなる効果がある。また、プリント基板を実際に製造
する前の設計段階で、布線上に発生するノイズの解析、
対策を行なうことができるため、プリント基板の開発期
間を短縮することもできる。
イズマ−ジンで求めるため、実装制約条件が正確で必要
以上に厳しくならず、プリント基板の設計の自由度が大
きくなる効果がある。また、プリント基板を実際に製造
する前の設計段階で、布線上に発生するノイズの解析、
対策を行なうことができるため、プリント基板の開発期
間を短縮することもできる。
【図１】本発明の一実施例を示す布線シミュレ−タの構
成図である。
成図である。
【図２】本発明の一実施例を示す布線シミュレ−タの実
装制約条件評価部の詳しい構成図である。
装制約条件評価部の詳しい構成図である。
【図３】従来の技術による布線シミュレ−ションの方式
を表す図である。
を表す図である。
【図４】静的ノイズマ−ジンを表す図である。
【図５】動的ノイズマ−ジンを表す図である。
【図６】実験に用いたプリント基板の断面図である。
【図７】動的ノイズマ−ジン測定回路を表す図である。
【図８】ＴＴＬ、ＣＭＯＳ７４＊＊７４の動的ノイズマ
−ジンの実測値を示す図。
−ジンの実測値を示す図。
【図９】各素子のクロスト−ク電圧に対する最大許容平
行布線長を示す図。
行布線長を示す図。
１・・・布線シミュレ−タ
２・・・デ−タ入力部
３・・・波形解析部
４・・・実装制約条件評価部
５・・・結果出力部
１１・・・動的ノイズマ−ジンデ−タ記憶部１２・・・
波形解析結果記憶部 １３・・・比較評価部
波形解析結果記憶部 １３・・・比較評価部
Claims (2)
- 【請求項１】プリント基板上の布線の信号波形を、プリ
ント基板と布線の物理的構成と物性値に基づき計算によ
り予測する布線シミュレ−タにおいて、布線の制約条件
となる素子のノイズマ−ジンを電圧レベルだけではなく
、パルスの時間幅も考慮に入れた動的なノイズマ−ジン
により評価する手段を持つことを特徴とする布線シミュ
レ−タ。 - 【請求項２】請求項１記載の布線シミュレ−タを内蔵す
るプリント基板設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016340A JPH04256072A (ja) | 1991-02-07 | 1991-02-07 | 布線シミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016340A JPH04256072A (ja) | 1991-02-07 | 1991-02-07 | 布線シミュレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04256072A true JPH04256072A (ja) | 1992-09-10 |
Family
ID=11913678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016340A Pending JPH04256072A (ja) | 1991-02-07 | 1991-02-07 | 布線シミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04256072A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06231199A (ja) * | 1993-02-02 | 1994-08-19 | Nec Corp | 回路解析方法 |
| JPH06243193A (ja) * | 1993-02-15 | 1994-09-02 | Nec Corp | クロストークノイズ解析方式 |
| US6915249B1 (en) | 1998-05-14 | 2005-07-05 | Fujitsu Limited | Noise checking method and apparatus |
| JP2007286891A (ja) * | 2006-04-17 | 2007-11-01 | Nec Electronics Corp | Ｌｓｉパッケージ基板設計支援装置 |
-
1991
- 1991-02-07 JP JP3016340A patent/JPH04256072A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06231199A (ja) * | 1993-02-02 | 1994-08-19 | Nec Corp | 回路解析方法 |
| JPH06243193A (ja) * | 1993-02-15 | 1994-09-02 | Nec Corp | クロストークノイズ解析方式 |
| US6915249B1 (en) | 1998-05-14 | 2005-07-05 | Fujitsu Limited | Noise checking method and apparatus |
| JP2007286891A (ja) * | 2006-04-17 | 2007-11-01 | Nec Electronics Corp | Ｌｓｉパッケージ基板設計支援装置 |
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