JPS63132347A - 論理回路のコンパイル方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、論理回路のシミュレーションにおいて、現回
路の設計変更後、再び断回路のシミュレーションデータ
を作成するための回路の展開に要する時間が長く、設計
検証の効率が悪い現状を解決するため、既に展開済の現
回路のコンパイルデータを利用し、設計変更となった回
路マクロ展開範囲のみ展開前の記述レベルに戻し、その
展開範囲を新しい回路マクロで再び展開することにより
、真にデータ変更の必要な展開範囲のみに展開処理をし
ぼって再コンパイル時間を飛躍的に短縮したものである
。

〔産業上の利用分野〕

本発明は、論理回路設計の検証に用いられる論理シミュ
レータなどにおいて、階層的に記述された論理回路を指
定の記述レベルヘ一様に展開する論理回路のコンパイル
方式に関する。

論理設計の検証のためには、論理シミュレータは不可欠
である。設計図入力の効率化のために、設計者はシステ
ムによって用意された回路マクロや、その回路マクロを
使って自分で作成した回路マクロ等を用いて階層的な記
述により設計を行なう。一方、論理シミュレータは、製
造する部品の動作をなるべく忠実に模擬する必要がある
。そこで、階層的に上位の記述レベルで設計された回路
を、例えばゲートレベル等、指定する下位の記述レベル
に一様に展開（コンパイル）し、その回路データ上でシ
ミュレーションを行う。

論理装置の大規模化により、そこで使用される論理回路
のコンパイル時間が増大している。一方では、シミュレ
ーション専用マシンでシミュレーション自身に要する時
間が大幅に短縮されたり、ＥＷＳの導入により会話的に
回路設計が進められるようになったため、回路のコンパ
イルに要する時間のオーバへ・ノドが目立ち始め、論理
検証の効率化が求められている。

〔従来の技術〕

第６図ば階層的な記述による設計例を示すもので、アッ
プダウンカウンタ回路ＵＤＣの最終的な全体回路であり
、第７図の（ａ）右に示すＥＯＲ（エクスクル−シブオ
ア回路）　、　（ｂｌ右に示すＭＵＸ（マルチプレクサ
）　、　（Ｃ）右に示すＤＦＦ　（Ｄタイプフリップフ
ロップ）はＵＤＣを構成する各国力側の回路マクロの内
容を表している。第８図はＵＤＣの設計の階層の状態の
説明図である。

今、仮にＤＦＦの回路マクロのデータ内に設計ミスが発
覚し、設計変更を行ったとする。この時の従来の再コン
パイル方法を第８図に示す。まず、第７図（Ｃ１に示す
ＤＦＦの回路マクロデータを修正し、これをコンパイル
する。その他の回路マクロＥＯＲ，ＭＵＸについては変
更がないため、現回路マクロのデータをそのまま流用で
きる。従来の上記再コンパイル方式はＵＤＣを構成する
回路マクロのデータを全てそろえて、ＵＤＣ内の回路マ
クロＩ）　Ｆ　Ｆ　Ｏ〜ＤＦＦ３．ＭＵＸＯ〜ＭＵＸ　
３゜ＥＯＲＯ−ＥＯＲ３に各々の回路マクロのデータを
代入してＵＤＣを第７図ｔａ）、　（ｂ）、　（Ｃｏ）
各左側に示すようなナントゲート（ＮＡＮ）やアンドゲ
ート（ＡＮＤ）、ノアゲー）　（ＮＯＲ）、　　インバ
ータ（ＩＮＶ）等による下位の記述レベルに再び展開す
るものであった。

〔発明が解決しようとする問題点〕

しかしながら、上記従来技術において問題となるのは、
回路変更のなかった回路マクロのデータ（ＭＵＸＯ〜Ｍ
ＵＸ３．　ＥＯＲＯ−ＥＯＲ３）までも、設計変更のた
めの再コンパイルにおいて、再びＵＤＣの回路マクロ表
現部分に置き換えて展開しなければならないことである
。上記従来技術のＵＤＣの例では回路規模が小さいので
、１２個ノ回路マ’）Ｔ：ｌ　（ＤＦＦＯ〜ＤＦＦ３．
ＭＵＸＯ〜ＭＵＸ３．ＥＯＲＯ〜ＥＯＲ３）のうち３３
％にあたる４個の回路マクロ（Ｄ　Ｆ　Ｆ　Ｏ〜ＤＦＦ
３）に変更が生じたので、無駄は６７％にとどまってい
るが、数十刃〜数百万ゲートからなる大規模回路では、
展開するほとんどのデータが置き換える必要のないデー
タであるということである。即ちその無駄な展開のため
にコンパイル時間が増大し、論理回路のシミュレーショ
ン等において能率の低下を招いていた。

本発明は上記問題点に鑑みて創案されたものであり、設
計変更によって論理回路の再コンパイルを行なう場合の
再コンパイル時間を大幅に短縮することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理説明図である。本発明における上
記目的を達成するための手段は、階層的に記述した論理
回路を指定の記述レベルに展開する論理回路のコンパイ
ル方式において、既に展開されている論理回路のコンパ
イルデータを利用し、そのコンパイルデータ上で設計変
更のあった回路マクロの展開範囲を認識する手段３と、
前記認識した展開範囲を展開前の記述レベルに戻す手段
４とを有し、前記設計変更に供ない真に再コンパイルの
必要な回路マクロの展開範囲のみを一旦展開前の記述レ
ベルに戻し、設計変更後の新しい回路マクロを用いて再
び展開することを特徴とする論理回路のコンパイル方式
である。

〔作用〕

本発明は上記構成によって、設計変更となった回路マク
ロの展開範囲を現在のコンパイルデータから認識して、
その展開部分のみを展開前の上位の記述レベル（マクロ
表現）に戻し、設計変更後の新しい回路マクロのデータ
によって、真にデータ変更の必要な展開範囲のみに展開
処理をしぼり、設計変更に係わらない部分の展開を省く
ことで無駄なコンパイル時間を減少させる。

Ｃ実施例〕 以下に本発明の実施例を図面に基づいて詳細に説明する
。

第１図は、本発明の一実施例の説明図でもある。

まずその構成を説明する。本実施例はデータ編集命令部
１と回路データ記憶部２から構成される。

データ編集命令部１は、下位の記述レベルで表現された
回路マクロデータを基に上位の記述レベル表現即ちマク
ロ表現の回路データを下位の記述レベルに展開し編集す
る。その展開され編集されたデータがコンパイルデータ
である。データ編集命令部１内には設計変更が指示され
た場合に機能する現コンパイルデータにおける設計変更
範囲を認識する手段３およびその設計変更範囲のみを上
位の記述レベルに戻す手段４とを有している。また回路
データ記憶部２はコンパイルデータと回路マクロデータ
等の回路データを格納する。

第２図は上記回路データの概略構造図であり、第３図は
それを前述のアップダウンカウンタ回路（Ｕ　Ｄ　Ｃ）
の例に対応させたものである。回路データは回路マクロ
データあるいは回路マクロを構成するモジュールあるい
は入出力ビンデータを表すノード（図中○印）とその特
定のノードをサイクル状にポインタでつなく５渾重のリ
ンク　（ライフ゛ラリリンク：Ｌｉｂリンク、システム
リンク：ＳＹＳリンク、コールリンク：　ＣＡＬリンク
、ビンリンク：Ｐｉｎリンク、ネットワークリンク：　
Ｎｅｔリンク）から構成される。回路マクロを階層表現
したデータは、全てＩ月りリンク上にリンクにより結合
されている。また、シミュレーションによるデパック対
象回路を下位の記述レベルに展開した回路データ（以下
ベタ回路データと記す）もＬｉｂリンク上に結合されて
いる。回路マクロを構成する下位の回路マクロを使った
モジュールは、Ｌｉｂリンク上の回路マクロと共にＳＹ
Ｓリンクを構成している。Ｌｉｂリンクの回路マクロ及
びその回路マクロを構成するモジュールのそれぞれの入
出力ビンは、それぞれのモジュールと共にＰｉｎリンク
を構成している。

第４図は上記ベタ回路データの構造図である。

ベタ回路データ上ではマクロ回路が次々と下位モジュー
ルに展開されてプリミティブなモジュールまで展開され
ており、回路マクロの入出力ビンと回路マクロを構成す
るモジュールの入出力ビンのうち、同一電位となるもの
は、１つのＮｅｔリンクを構成している。Ｌｉｂリンク
上の回路マクロ八と、そのＡを上位の回路マクロがモジ
、ニールとして使っている場合のその回路マクロの下位
のマクロを使った表現であるところのＳＹＳリンク表現
上にある回路マクロＡに対応するモジュールの全ては、
一つのＣＡＬリンクで結ばれている。

次に以上の構成による本実施例の作用を述べる。

まず、通常時のベタ回路データを作成する場合の作用は
、最初に展開すべき最上位の回路マクロをＬｉｂリンク
上でコピーする。（ノード■印にコピー）この時、ＣＡ
Ｌリンクは矛盾のないように張り換えられている。他の
リンクは修正不要である。

次に、ベタ回路のＳＹＳリンクを回って、もしＣＡＬリ
ンクが存在していればＣＡＬリンクをＬｉｂリンク上の
回路マクロに到達するまで回し、その回路マクロ上のＳ
ＹＳリンクをベタ回路の注目しているモジュールの後ろ
へＳＹＳリンク」二で挿入する。このときＮｅｔリンク
、ＣＡ、Ｌリンクは矛盾のないように張り換えられる。

最後に、只今展開したモジュールとそのモジュール上の
Ｐｉｎリンクのビンにグイ（ｄｉｅ）マークをつける。

以上のことをベタ回路上めＳＹＳリンクにＣＡＬリンク
が存在しなくなるまで続けることによって、現回路のベ
タ回路データが既に作成されたと判断する。

続いて、回路マクロに設計変更が生じた場合の本実施例
による再コンパイル方法を述べる。Ｆｘ　初に、ベタ回
路上で変更前の回路マクロの展開範囲を認識する手段３
　（第１図）が以下のように作用する。今、回路マクロ
Ａを設計変更しようとすると、まず、新しい回路マクロ
Ａ′を作成して、Ｌｉｂリンク上に挿入する。次に、現
回路マクロＡのＣＡＬリンクを伝って、ベタ回路上のモ
ジュールに到達する。このモジュールはｄｉｅマークが
ついており、自分の展開データはベタ回路のＳ　Ｙ　Ｓ
　ＩＪンク上でこのモジュールの直後に連結しているの
で、このモジュールより回路マクロ八を構成するモジュ
ール数分だけベタ回路のＳＹＳリンクをたどっていき、
到達するモジュールに次々に縮退マークをつけてゆく。

但し、ＳＹＳリンク上をたどって行く時にｄｉｅマーク
のついたモジュールに到達したら、それら回路マクロＡ
を構成するモジュールがさらに下位のマクロＢであり、
展開されていることを意味するので、そのマクロＢを構
成するモジュールの数をリンクたどる数に加えてそのリ
ンクをたどる数がＯになるまでたどり続ける。

この結果、縮退マークのついたモジュールが回路マクロ
への展開部分であることが認識できる。

次に上記で認識された回路マクロＡの展開部分（縮退マ
ークのついたモジュール）を展開前の回路マクロに戻す
手段４　（第１図）が以下のように作用する。手段４は
再びベタ回路のＳＹＳリンク上でモジュールとして存在
する回路マクロＡをみつけ、回路マクロＡのＰｉｎリン
クをたどって回路マクロＡの入出力ビンの各ピンを見つ
け、各々についてＮｅｔリンクを旅して、もし同一ネッ
トに属するビンが縮退マークのついているモジュールな
らばこのピンをＮｅｔリンクから削除する。以上をくり
返すことによって、Ｎｅｔリンクは展開前の状態に復元
される。次に、縮退マークのついたモジュールをＳＹＳ
リンク上から削除し、モジュールに付随する入出力ビン
もＰｉｎリンク上がら削除すると、ＳＹＳリンクも元の
状態に戻る。最後に、回路マクロＡのモジュールおよび
ビンについたｄｉｅマークをとり消すことによって、回
路マクロへの展開範囲は完全に元の状態に復元される。

この結果、ベタ回路データでは、現回路マクロＡのみが
展開前の状態に戻ったことになる。ここで、断回路マク
ロＡ′に現回路マクロＡのＣＡＬリンクをつなぎかえ、
現回路マクロＡをＬｉｂリンク上から削除することによ
り、Ｌｊｂリンクは新しくアップディトされる。最後に
、ベタ回路データを断回路マクロＡで通常通り展開する
ことにより、ベタ回路データのアップディトが完了する
。

以上の説明を第３図、第４図のＵＤＣＯ例を使用し、第
５図の本実施例のフローチャートにより説明する。上記
例において、ＵＤＣ中の回路マクロＤＦＦ内に設計変更
が生じた場合の変更方法を示す。まず新しい回路マクロ
ＤＦＦをＬｉｂリンク上に挿入する。続いて設計変更を
行うＬｉｂリンク上の回路マクロＤＦＦより出発してＣ
ＡＬリンクを旅すると、ベタ回路上のＤＦＦＯに達する
。ＤＦＦは６個のジュールからなるので、ＵＤＣベタ回
路のＳＹＳリンクを伝って６コ分のモジュール及びビン
に縮退マーク＊をつける。次に、ＤＦＦＯの入出力ビン
、例えば信号ＣＬＫのＮｅｔリンクを伝ってゆくとＤＦ
ＦＯ中のＮＡＮＯのピンｉ。

に到達する。ここには＊マークがあるのでＮｅｔリンク
から取り除く。（以上ＤＦＦのマクロ化）。

この操作をくり返す（ＤＦＦ３までのマクロ化）。

ＣＬＫ（７）Ｎｅｔリンクは最終的にｒＵＤＣ（７）Ｃ
ＬＫ→ＤＦＦＯ／ＮＡＮＯのｉ、→ＤＦＦＯ／ＮＡＮ３
の１２→・・・・・・・・・→ＤＦＦ／ＮＡＮ２の１２
→ＵＤＣのＣＬＫＪとなり、回路マクロを展開するため
のＮｅｔリンクに戻る。次に、＊マークのモジュールを
ＵＤＣのＳＹＳリンクから取り除（と、ＳＹＳリンクも
回路マクロの形に戻る。最後にｄｉｅマークを除いて、
完全に回路マクロで記述した回路データに戻され、その
後は新しいＤＦＦで通常通りの展開を行う。（以上ＤＦ
ＦＯ−ＤＦＦ３の展開）。

上記本発明の実施例の効果を第８図に示す従来技術のフ
ローチャートにおけるステップ数とコンパイル時に操作
されるゲート数により比較して見る。従来技術において
、再コンパイルを行なう場合には１３ステツプによりゲ
ート全体即ち９４ゲ−トが展開操作されるのに対し、本
実施例の再コンパイルによれば、第４図から明らかなよ
うに９ステツプにより、変更のあった回路マクロに係わ
る５４ゲートを操作するのみで良い。即ち、ステ・ノブ
数や操作ゲート数が少いことはコンパイル時間が少ない
ことであり、本実施例によって大幅に再コンパイル時間
を短縮することができる。この効果は、回路が大規模に
なればなるほど全体に占める操作部分の割合が少くなる
ので、大きいものとなる。

〔発明の効果〕

以上述べたように、本発明によれば、設計変更によりベ
タ回路データを再び構築する際に、ベタ回路データ上で
真に修正の必要な回路マクロについてのみデータをマク
ロ表現に戻し、再び断回路マクロで展開するため、従来
技術のように全体を展開し直す手法に比べて再コンパイ
ル時間が大幅に短縮される。

【図面の簡単な説明】

第１図は本発明の原理および一実施例の説明図、第２図
は実施例における回路データの概略構造図、 第３図はアップダウンカウンタ（ＵＤＣ）における回路
データの概略構造図、 第４図はＵＤＣにおける展開した回路データの構造図、 第５図は実施例における再コンパイル方式のフローチャ
ート、 第６図はＵＤＣのマクロ表現図、 第７図は回路マクロ例を示す説明図、 第８図は階層設計の説明図、 第９図は従来の再コンパイル方式を示すフローチャート
である。 図中、 １・・・データ編集命令部、 ２・・・回路データ記憶部、 ３・・・認識する手段、 ４・・・戻す手段、 である。 事遼明Ｏ反理δ°１乍゛−実亮介・１０髭明図第１図 炙死例１２％“→口回黛ｊ−タり橢、略話丘昌第２図 Ｙ・・・ブリ′つン４つンタ（ｕｏｃ）ｌｓｈ′＊つ回
踏データ０椙む壜構工図第３図 ＵＤＣ＋：ｂ□叶）Ｌ３したビ■塔テータＱ禅ばし回第
４図 ス＃！、＃Ｉ；ｔｈ→う声コンｌ＼°イル乃六つ２０−
ナイート第５図 １ＪＤｃｏＹり口表還図 第６図 （ａ）ＦＯＲ 回路７７０イケ１乞水す誌明図 第７図 階屑護針の洸明簡 第８図

Claims (1)

1. 【特許請求の範囲】 階層的に記述した論理回路を指定の記述レベルに展開す
   る論理回路のコンパイル方式において、既に展開されて
   いる論理回路のコンパイルデータを利用し、そのコンパ
   イルデータ上で設計変更のあった回路マクロの展開範囲
   を認識する手段（３）と、 前記認識した展開範囲を展開前の記述レベルに戻す手段
   （４）とを有し、 前記設計変更に供ない真に再コンパイルの必要な回路マ
   クロの展開範囲のみを一旦展開前の記述レベルに戻し、
   設計変更後の新しい回路マクロを用いて再び展開するこ
   とを特徴とする論理回路のコンパイル方式。