JPH01137372A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術　　　　　　　　　（第７．８図）発明が解
決しようとする問題点 問題点を解決するための手段 作用 実施例 原理説明　　　　　　　　　（第１図）本発明の第１実
施例　　　　（第２〜４図）本発明の第２実施例　　　
　（第５．６図）発明の効果 〔概　要〕 半導体装置の製造方法に関し、 論理記述量が少なくて済み、階層が深い場合でも効率よ
く設計ができ、かつ修正を容易に行うことのできる半導
体装置の製造方法を提供することを目的とし、 ＬＳＩチップの論理ブロックを構成する内部セルを、階
層関係および接続関係を記述する所定の記述言語により
各階層毎に指定して、該セルの全階層における階層およ
び接続関係を自動発生させ、ＬＳＩを自動設計する半導
体装置の製造方法において、前記チップに固有なネット
名を用いて前記ブロックの論理記述を行うとともに、前
記チップの階層関係を指定して最低階層の論理設計をし
、゛上位階層の発生に際して、該ネット名を用いて外部
端子を自動発生させ、最上位階層までの論理設計を行う
ように構成する。

〔産業上の利用分野〕

本発明は、半導体装置の製造方法に係り、詳しくは、Ｌ
ＳＩを自動設計する際の論理設計の改善を図った半導体
装置の製造方法に関する。

一般に、論理設計（ｌｏｇｉｃ　ｄｅｓｉｇｎ）では機
能設計データに基づきＬＳＩが論理ゲー）　（ＮＡＮＤ
。

インバータなど）を単位としたレベルにまで具体化され
る。機能設計においてはＬＳＩの動作に主眼をおいて設
計作業が進められていたのに対して、論理設計ではゲー
トとゲートの接続関係、すなわち論理回路構造に主眼を
おいた設計が行われる。

そして、５ＤＬＳＨ３Ｌに代表される構造記述言語（ｓ
ｔｒｕｃｔｕｒｅ　ｄｅｓｃｒｉｐｔｉｏｎ　ｌａｎｇ
ｕａｇｅ）や論理図を使用して設計を進めるとともに、
論理設計のときに使用する基本ゲートは、デバイス設計
、回路設計を経て予め準備されている論理セルライブラ
リ（ｃｅｌｌ　１ｉｂｒａｒいのメニューを利用して行
う。通常、論理セルライブラリには簡単な基本ゲートの
ほかに、複合ゲート、フリップフロップ、３ステートド
ライバといった数〜十数ゲート規模のセルが含まれてお
り、設計の便宜が図られている。

〔従来の技術〕

論理設計の段階で用いられる言語としては、入力データ
対出力データのふるまいを記述する動作記述言語と機能
ブロックの接続状態を記述する構造記述言語とに大別で
きる。動作記述は、例えば入力データ系列に対して期待
される出力データまでの流れを記述するもので、フロー
チャートや状態図が用いられ、また構造記述は、システ
ムがどのようなモジュールやサブモジュールより構成さ
れているかを記述する方法で、ブロック図や論理回路図
が用いられる。機能記述が動作の中心とした記述モデル
であるのに対して構造記述は、ネットワークとしての接
続関係によるモデルを用いている。実際の論理はトラン
ジスタ間の接続によって成立しているため、構造記述は
最も実物に近い記述様式であるといえる。構造記述では
、ゲートの端子と端子の接続関係を１本１本記述してい
くことを基本としている。したがって、静的な論理ネッ
トワークを完全に表現し尽くすことが可能である。また
、ゲートを結線した論理図と等価であるため、論理回路
の詳細についてを構造記述からすべて読み取ることがで
きる。

構造記述は、ゲートに着目して記述を進めるファンアウ
ト方式、ファンイン方式等と、ネットワークに着目して
記述を進めるネットワーク方式とに分類される。前者は
、ゲート間の信号の流れを常に意識しながら記述するこ
とになるため、論理シュミレータの入力言語として適し
ており記述の分量も比較的少なくてすむが、双方向性の
パスやワイヤード論理などを記述する場合は特別の工夫
が必要である。ネットワーク方式の記述は、信号の流れ
を明示しないで端子間の接続を記述することも可能であ
り、通常の論理接続の他に双方向性バスや双方向性ゲー
トの記述に優れている。近年のＭＱＳ論理で多様される
トランスミッションゲートなどの記述に便利である。

構造記述された設計データは、配置・配線プログラムに
データを渡す場合などに概念的な変換を必要とせず、細
部の調整により利用できる特徴をもっており、ＬＳＩの
設計言語としては最も基本的な言語体系となっている。

構造記述では、言語の特徴から階層化、構造化といった
設計手法を容易に受は入れることができる。機能記述の
場合、階層化が可能なのは資源として登録されたプロッ
り単位に限られるのに対して構造記述では、論理的機能
のかたまりとは独立に階層を組み立てることができ、例
えば、部分的な論理シュミレーション・回路シュミレー
ションを行ったり、レイアウトのときの配置段階で規模
の異なるブロックやセルを並べて設計したりなどという
ときに威力を発揮する。

従来のこの種の半導体装置の製造方法としては、例えば
第７．８図に示すような設計方法がある。

第７図において、同図に示すようにＡＢＣＤＥという名
前がついているチップ１を論理設計（以下、適宜設計と
いう）する場合には、まず、ＡＢＣＤＥという単位のブ
ロック２を記述して、次いで、ＡＢＣＤという単位のブ
ロック３およびＥというブロック４を記述し、ブロック
３　（ＡＢＣＤ）の中はＡＢ、ＣＤというブロック５．
６をそれぞれ記述し、さらにブロック５　（ＡＢ）の中
はＡ、　Ｂというブロック７．８を、ブロック６　（Ｃ
Ｄ）の中はＣ，Ｄというブロック９．１０をそれぞれ記
述して、全部のブロック各々”について論理記述を行う
。

このことをより詳しく説明すると、同図に示す全部のピ
ン名（図ではブロック２　（ＡＢＣＤＥ）に関するビン
名Ｐｉ−Ｐ５のみを示している）を宣言して、外部ピン
として使われている内部のピンを記述し、その後にネッ
ト名をどのピンに接続するかでそれぞれ記述する必要が
ある。ここで、上記ピン名というのは外部に出ているも
のだけではなく、チップ１の切り口に使われている各ブ
ロック２〜１０　（ＡＢＣＤＥ、ＡＢＣＤ、ＡＢ、ＣＤ
。

Ａ、Ｂ、Ｃ，Ｄ、Ｅ）全部のピンを意味している。

すなわち、ピン名およびその接続関係をブロック２　（
ＡＢＣＤＥ）それぞれについてきちんと記述した後、次
にブロック３　（ＡＢＣＤ）について上記と同様に記述
して、同様の手順で各ブロック全部のネッし、ビン名を
宣言し、その後にピンの接続関係をもれなく記述してい
く作業が必要となる。

すなわち、このような処理をＡＢＣＤＥ、ＡＢＣＤ、Ａ
Ｂ、ＣＤ、Ｅというように全部記述していく。以下、第
７図に示すチップ１のうちブロック２だけについて記述
した場合の例を第１表に掲げる。

第１表 ＮＡＭＥ　：　ＡＢＣＤＥ　。

ＬＥＶＥＬ　：　ＣＨｉ　Ｐ　； ＥＸＴ　ｉ　：　１１．ｔ　２　； ＥＸＴＯ：０１，０２．０３； ＰｉＮ　：Ｐｌ、　Ｐ２．　Ｐ３．　Ｐ４．　Ｐ５；Ｎ
ＥＴ　：Ｎｌ、　Ｎ４．　Ｎ５．　Ｎ６．　Ｎ７：Ｓｕ
Ｂ　：ＡＢＣＤ、Ｅ； Ｃ０ＮＮＥＥＣＴ Ｎｌ　：　ｉ　１．　ＰＩ−ＡＢＣＤ；Ｎ４　：　Ｐ３
−ＡＢＣＤ、　０１　；Ｎ５　：　Ｐ４−ＡＢＣＤ、　
０２　；Ｎ６　：　ｉ２．　Ｐ２−Ｅ； Ｎ７　：　Ｐ５−Ｅ、　０３　； ＥＮＤ　： 第１表はブロック２　（ＡＢＣＤＥ）だけの宣言を行っ
た例であるが、当然のことながら第１表に示した場合と
同様°の手順によって、順次、全部の階層についての宣
言を行うことになる。したがって、あるピンについては
各ブロック毎に何度も何度も重複して宣言されることに
なる。

第８図は上述した従来例の設計方法のプログラムを示す
フローチャートである。まず、５ＴＥＰ１でチップ全体
の全階層について第１表に示すような論理記述を行い、
５ＴＥＰ３で５ＴＥＰ２に示すセル配置変更等によって
修正が有るか否かを判別し、修正が有るときは５ＴＥＰ
４に進み、無いときはそのまま処理を終える。５ＴＥＰ
４では全ての階層の相互関係を意識しながら修正を行い
、全階層の論理記述を用意して再び５ＴＥＰ３に戻る。

〔発明が解決しようとする問題点〕

しかしながら、このような従来のＬＳＩの自動設計方法
にあっては、ＬＳＩの規模が大きくなり論理設計におけ
る階層化が進んでいった場合、論理記述量が膨大なもの
となり、また修正に要する手間も多大なものとなって設
計の効率化が図れないという問題点があった。

すなわち、ＬＳＩの規模が太きぐなり階層が深くなると
、前述の第７図および第１表の例でも明らかなように、
記述量は真人なものとなり、どうしても記述の途中で誤
り等が発生してしまうことになる。また、このような誤
りの訂正や論理の修正を行う際にも全体の階層および接
続関係を修正しなければならないため、大変な手間がか
かるようになっている。例えば、ＬＳＩ内部のセル配置
が終了した後に論理修正を行う場合、関連する全ての階
層の相互の関係を意識して修正する必要があるが、ＬＳ
Ｉの論理設計において、一つのチップを設計するには全
階層の論理記述が必要である。

したがって、修正があるとそれに関連する全ての階層を
チエツクせねばならず、設計ミスを生じる原因ともなる
。また、一つの設計ミスは関連する全ての階層に影響し
てしまう。ＬＳＩ大規模化に伴い、論理記述量も真人な
ものとなり、階層も深くなるので、−度論理の修正が発
生すると、設計者の負担は大きくなる一方である。さら
に、第１表に示すような記述が終了すると通常はマシン
でコンパイラ処理を行うことになるが、このとき部分的
にせよ間違いが発生すると全体の処理をやり直す必要が
生じるため、時間的なロスが非常に大きいものとなる。

そこで本発明は、論理記述量が少なくて済み、階層が深
い場合でも効率よく設計ができ、かつ修正を容易に行う
ことのできる半導体装置の製造方法を提供することを目
的としている。

〔問題点を解決するための手段〕

本発明による半導体装置の製造方法は上記目的達成のた
め、ＬＳＩチップの論理ブロックを構成する内部セルを
、階層関係および接続関係を記述する所定の記述言語に
より各階層毎に指定して、該セルの全階層における階層
および接続関係を自動発生させ、ＬＳＩを自動設計する
半導体装置の製造方法において、前記チップに固有なネ
ット名を用いて前記ブロックの論理記述を行うとともに
、前記チップの階層関係を指定して最低階層の論理設計
をし、上位階層の発生に際して、該ネット名を用いて外
部端子を自動発生させ、最上位階層までの論理設計を行
うようにしている。

〔作　用〕

本発明では、ＬＳＩに固有なネット名を用いて最低階層
の論理設計が行われ、上位階層の発生に際しては該ネ７
）名を用いて外部端子が自動発生し、最上位階層までの
自動設計が行われる。

したがって、論理記述量を減少させ、効率の良い論理設
計および修正が行われる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

凰旦ｌ呪 第１図は本発明の詳細な説明するための図である。従来
、ＬＳＩの論理設計を行うときのネット名は一つの階層
内で固有になるようにしていた。

これに対して、本発明ではチップ内で固有のネット名（
グローバルネット名）を用いて論理設計を行うという手
法を用いることによって、従来必要とされた階層間の論
理記述を不要として、設計者の負担を軽減させることが
できる。すなわち、ネット名をチップ１１内で固有とし
ているので、同名のネットが出てきた場合は階層間の論
理記述を行わなくても接続すべきネット同志ということ
がわかる。したがって、設計者はこのクローバルネット
名を用いて第１図のＡ、Ｂ、Ｃ，Ｄに示すように各ブロ
ック１２〜１５を別個に論理記述し設計して一番外側（
チンプレベル）の外部端子と接続するネット名と、各階
層間の親子関係を指示すればよい（第２表参照）。

（以下、本頁余白） 第２表 ＮＡＭＥ　：　ＡＢＣＤ　； ＮＡＭＵ　：　ＣＤ　； ＳＵＢ：Ｃ，Ｄ。

そして、第１図中Ｎ１〜Ｎ５に示すネット名を基に必要
なブロックを寄せ集め、外部とつながるネット名に関し
ては外部端子を自動発生させながらより上位の階層（同
図ＡＢ、ＣＤのブロック１６．１７参照）を発生させる
。ここで、同図中−印は自動発生した外部端子を示して
おり、前述の第７図および後述する第２．６図中の４印
も同様の意味をもつ。このようにして発生させた階層を
ネット名を基にして、再び寄せ集め、さらに上位の階層
を発生させていく。この処理を繰り返し行うとこにより
、チップレベルまでの自動設計を行うことができる。す
なわち、最も低いレベルの階層を論理記述した後、一つ
ずつ上の階層を積み上げ式に発生させることにより、上
位階層と下位階層の関係を記述することを不要にするこ
とができる。また、論理に修正が発生した場合であって
も、関連する最低レベルの階層を修正するのみでよく、
階層の上下関係を考慮する必要をなくすことができる。

メｍ虹医 次に、上記原理に基づく設計方法を実施例として説明す
る。第２〜４図は本発明の第１実施例を示す図であり、
本実施例は第７図の従来例で述べたＬＳＩチップと同じ
チップの設計方法に本発明の自動設計方法を適用したち
のでる。なお、第７図で示したものと同一構成部分には
同一の符号を付してその説明を省略する。

第２図において、同図に示すように、ＡＢＣＤＥという
名前がついている第７図で示した従来例と同様のチップ
１を論理設計する場合を考える。

まず、第３図に示すようにＡ、Ｂ、Ｃ，Ｄ、Ｅという５
つのブロック２１〜２５を論理記述して設計し、次いで
第３表に示す階層関係を指示する。

（本頁、以下余白） 第３表 ＮＡＭＥ　：ＡＢＣＤＥ； ＬＥＶＥＬ　：　１　ｉ １Ｎ　：Ｎ１．Ｎ６； ＯＵＴ：Ｎ４．　Ｎ５．　Ｎ７　； ＳＵＢ：ＡＢＣＤ、　Ｅ； ＮＡＭＥ　：ＡＢＣＤ； ＬＥＶＥＬ　：　２１ ＳＵＢ：ＡＢ、　ＣＤ； ＮＡＭＥ　：ＡＢ； ＬＥＶＥＬ　：　３　： ＳＵＢ：Ａ、Ｂ： ＮＡＭＥ　：ＣＤ； ＬＥＶＥＬ　：　３１ ＳＵＢ：Ｃ，Ｄ： 本実施例では、レベルの下位のもの（すなわち、第３表
でＬＥＶＥＬＯ後の数字の大きいもの）から、処理を行
うようにする。そして、ブロックＡ。

Ｂを寄せ集め、ブラックボックスとして扱い、Ａ。

Ｂ以外で用いられているネット塩（Ｎｌ、Ｎ２゜３）は
、ＡＢの外部と接続させなければならないので、外部ピ
ンを自動発生して、一つ上の階層ＡＢを自動発生させる
。同様にして、ＣＤを自動発生させ、さらにＡＢ、ＣＤ
を寄せ集めて同様にしてブロック３　（ＡＢＣＤ）を発
生させる。最後に、ブロック３　　（ＡＢＣＤ）とブロ
ック４　（Ｅ）とを寄せ集め、チップ１　　（ＡＢＣＤ
Ｅ）を発生させる。

このようにしてブロックレベルの階層を設計するだけで
第２図に示すようなチップレベルまでの階層構造を自動
設計することができる。

次に、作用を説明する。

第４図は自動設計方法のプログラムを示すフローチャー
トである。まず、５ＴＥＰＩＩでチップ内固有のネット
塩を用いて、各ブロックの論理記述を行い、５ＴＥＰ１
２でチップ内の階層関係を指定する。したがって、第３
図に示すように、Ａ、Ｂ。

Ｃ，Ｄ、Ｅというブロック２１〜２５が別々に設計され
、それぞれのブロック２１〜２５についてネット塩だけ
は固有のものが使用されることになる。例えば、同図に
示すようにＡにもＢにも（ネット塩）Ｎ１をつけるよう
にする。次いで、５ＴＥＰ１３でネット塩をキーにして
指定された通りにチップレベルまでの論理設計を自動的
に行い、５ＴＥＰ１４で修正が有るか否かを判別し、修
正が有るときは５ＴＥＰ１５に進み、無いときはそのま
ま処理を終える。５ＴＥＰ１５では修正に関与するブロ
ックのみ論理記述の修正を行い、５ＴＥＰ１６で階層関
係にも修正があるときは修正して指定し、再び５ＴＥＰ
１３に戻る。

このように、本実施例ではＬＳＩに固有なネット塩を用
いて最低階層の論理設計をし、上位階層の発生に際して
、上記ネット塩を用いて外部端子を自動発生しているの
で、論理記述量が従来よりも少なくてすみ、深い階層を
考える時も、効率よく設計することができ、設計ミスの
減少にもつながる。また、チップ内のある階層はブロッ
クを積み上げ、別の階層はベタに設計するというように
、一つのチップ内でボトムアップ式、トップダウン式の
設計手法を併用することができる。さらに、修正の多い
階層、少ない階層でそれらを使い分けられるのもこの手
法の利点である。

星主爽施桝 第５．６図は本発明の第２実施例であり、本実施例は第
１実施例のチップの論理設計に修正があった場合の例を
示している。なお、本実施例において第１実施例と同一
構成部分には同一符号を付してその説明を省略する。

第２図において、ブロック１０（Ｄ）への入力はＮｌ、
Ｎ３によって行われている。いま、Ｎ１の運ぶ信号の代
わりにブロック４（Ｅ）の出力信号をブロック１０（Ｄ
）に入力するように修正したいとする。この場合は、修
正の対象階層であるＤのみを第５図のブロック３１に示
すように設計し直すだけでよい。そして、第１実施例で
自動設計していったのと同じようにして一つずつ上の階
層を積み上げ、第６図のような構造を持つチップを最終
的に作り出すことができる。

したがって、例えば、従来例ではセルの配置とかが修了
した後に、どこか修正しようとした場合には、全部記述
し直していた（すなわち、階層関係を意識しながら全体
の構成を書き直さなければならなかった）ものが、本発
明では関係するブロックだけを修正すればよく大幅な作
業性の向上を図ることができる。なお、階層関係を直す
場合は前述の第３表のみを修正すればよいことは言うま
でもない。

〔発明の効果〕

本発明では、ＬＳＩに固有なネット塩を用いて最低階層
の論理設計を行い、上位階層の発生に際しては該ネ−／
　ト名を用いて外部端子を自動発生させ、最上位階層ま
での自動設計を行っているので、大規模集積回路の自動
設計方法の論理記述量が少なくて済み、階層が深い場合
でも効率よく設計ができ、かつ修正を容易におこなうこ
とができる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の製造方法の原理説明
を示すその論理構成図、 第２〜４図は本発明に係る半導体装置の製造方法の第１
実施例を示す図であり、 第２図はその論理構成図、 第３図はその論理記述を示すブロック図、第４図はその
自動設計方法のプログラムを示すフローチャート、 第５．６図は本発明に係る半導体装置の製造方法の第２
実施例を示す図であり、 第５図はその論理記述を示すブロック図、第６図はその
論理構成図、 第７．８図は従来の半導体装置の製造方法を示す図であ
り、 第７図はその論理構成図、 第８図はその自動設計方法のプログラムを示すフローチ
ャートである。 ｔ、ｉｔ：チップ（ＬＳＩチップ）、 ２〜１０．１２〜１７：ブロック、 Ｎ１〜Ｎ７：ネツト名。 ｌｌ：チップ １２〜１７：ブロック Ｎ１−Ｎ３：ネット名 本発明の原理を示す論理構成図 第１図 １チツプ ２〜１０ブ・、ノック 第１実施例の論理構成図　　　Ｎｌ〜Ｎ７°１″′１名
第２図 第１実施例名論２図述を示すブロック図第３図 第１実施例の自動設計方法のプログラムを示すフローチ
ャート第２実施例の論理記述を示すブロック図第５図 第２実施例の論理構成図 従来例の論理構成図 第７図 従来例の自動設計方法のプログラムを示すフローチャー
ト第８図

Claims (1)

1. 【特許請求の範囲】 　ＬＳＩチップの論理ブロックを構成する内部セルを、
   階層関係および接続関係を記述する所定の記述言語によ
   り各階層毎に指定して、 該セルの全階層における階層および接続関係を自動発生
   させ、ＬＳＩを自動設計する半導体装置の製造方法にお
   いて、 前記チップに固有なネット名を用いて前記ブロックの論
   理記述を行うとともに、 前記チップの階層関係を指定して最低階層の論理設計を
   し、 上位階層の発生に際して、該ネット名を用いて外部端子
   を自動発生させ、 最上位階層までの論理設計を行うようにしたことを特徴
   とする半導体装置の製造方法。