JPH04340174A - 電子回路設計装置 - Google Patents
電子回路設計装置Info
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- JPH04340174A JPH04340174A JP3027909A JP2790991A JPH04340174A JP H04340174 A JPH04340174 A JP H04340174A JP 3027909 A JP3027909 A JP 3027909A JP 2790991 A JP2790991 A JP 2790991A JP H04340174 A JPH04340174 A JP H04340174A
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- 238000000034 method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩ設計ＣＡＤシス
テムなどの電子回路設計装置に利用され、特に、設計デ
ータの格納方式に関する。
テムなどの電子回路設計装置に利用され、特に、設計デ
ータの格納方式に関する。
【０００２】
【従来の技術】従来の電子回路設計装置における設計デ
ータの格納方式では、接続情報、回路図面、レイアウト
データの各々を表現する三種類のデータ構造が定義され
、接続情報は接続情報専用のデータ構造に従って、回路
図情報は回路図情報専用のデータ構造に従って、レイア
ウトデータはレイアウトデータ専用のデータ構造に従っ
てそれぞれ格納されている。
ータの格納方式では、接続情報、回路図面、レイアウト
データの各々を表現する三種類のデータ構造が定義され
、接続情報は接続情報専用のデータ構造に従って、回路
図情報は回路図情報専用のデータ構造に従って、レイア
ウトデータはレイアウトデータ専用のデータ構造に従っ
てそれぞれ格納されている。
【０００３】
【発明が解決しようとする課題】前述した従来の電子回
路設計装置における設計データ格納方式では、回路図デ
ータ、接続情報データおよびレイアウトデータがそれぞ
れ専用のデータ構造で格納されているために、以下に示
すように、回路図データとレイアウトデータ間の対応関
係をデータベース内に格納することができない欠点があ
った。
路設計装置における設計データ格納方式では、回路図デ
ータ、接続情報データおよびレイアウトデータがそれぞ
れ専用のデータ構造で格納されているために、以下に示
すように、回路図データとレイアウトデータ間の対応関
係をデータベース内に格納することができない欠点があ
った。
【０００４】（１） ある回路を回路図エディタ等で作
成し、自動レイアウトシステムで配置および配線した状
況を考える。回路図エディタで作成したデータは、回路
図データ格納構造に従って格納される。自動レイアウト
の入力のために、回路図データから接続情報を抽出し、
接続情報データを作成し、接続情報格納構造に従って格
納される。自動レイアウトシステムでは、その接続情報
データを基に配置配線した結果をレイアウトデータとし
てレイアウトデータ格納構造に従って格納される。この
とき、レイアウトデータの任意の図形に対応する回路図
データを検索する要求、あるいは回路図データの任意の
素子および信号線に対応するレイアウトデータを検索す
る要求に対して、従来の格納方式では対応できないこと
。
成し、自動レイアウトシステムで配置および配線した状
況を考える。回路図エディタで作成したデータは、回路
図データ格納構造に従って格納される。自動レイアウト
の入力のために、回路図データから接続情報を抽出し、
接続情報データを作成し、接続情報格納構造に従って格
納される。自動レイアウトシステムでは、その接続情報
データを基に配置配線した結果をレイアウトデータとし
てレイアウトデータ格納構造に従って格納される。この
とき、レイアウトデータの任意の図形に対応する回路図
データを検索する要求、あるいは回路図データの任意の
素子および信号線に対応するレイアウトデータを検索す
る要求に対して、従来の格納方式では対応できないこと
。
【０００５】（２） さらに、従来の設計データの格納
方法では、回路図データとレイアウトデータ間を結び付
ける構造が存在しないので、これらの要求を満たすため
には、独立した回路図データとレイアウトデータを読み
込み、素子名および信号線名で対応するデータを検索す
るアプリケーションプログラムを作成しなければならず
面倒であること。
方法では、回路図データとレイアウトデータ間を結び付
ける構造が存在しないので、これらの要求を満たすため
には、独立した回路図データとレイアウトデータを読み
込み、素子名および信号線名で対応するデータを検索す
るアプリケーションプログラムを作成しなければならず
面倒であること。
【０００６】本発明の目的は、前記の欠点を除去するこ
とにより、回路図面データとレイアウトデータ間の対応
関係が構造的に表現できる設計データ格納方式を有する
電子回路設計装置を提供することにある。
とにより、回路図面データとレイアウトデータ間の対応
関係が構造的に表現できる設計データ格納方式を有する
電子回路設計装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、電子回路設計
時に設計データを入力し所定の構造に従って設計データ
を記憶装置に格納する設計データ格納手段を備えた電子
回路設計装置において、前記設計データ格納手段は、電
子回路設計時における論理接続を表す外部端子データ、
ネットデータ、内部端子データ、およびコンポーネント
データを格納する各部データ格納手段と、回路図データ
を格納する回路図データ格納手段と、レイアウトデータ
を格納するレイアウトデータ格納手段と、外部端子デー
タ、ネットデータ、内部端子データ、回路図データ、お
よびレイアウトデータ間の関連を表すポインタを付加し
格納する関連情報格納手段とを含むことを特徴とする。
時に設計データを入力し所定の構造に従って設計データ
を記憶装置に格納する設計データ格納手段を備えた電子
回路設計装置において、前記設計データ格納手段は、電
子回路設計時における論理接続を表す外部端子データ、
ネットデータ、内部端子データ、およびコンポーネント
データを格納する各部データ格納手段と、回路図データ
を格納する回路図データ格納手段と、レイアウトデータ
を格納するレイアウトデータ格納手段と、外部端子デー
タ、ネットデータ、内部端子データ、回路図データ、お
よびレイアウトデータ間の関連を表すポインタを付加し
格納する関連情報格納手段とを含むことを特徴とする。
【０００８】
【作用】各部ごとに格納された外部端子データ、ネット
データ、内部端子データ、コンポーネントデータ、回路
図データ、およびレイアウトデータについて、関連情報
格納手段により各データの関連を表す所要のポインタを
付加し格納する。
データ、内部端子データ、コンポーネントデータ、回路
図データ、およびレイアウトデータについて、関連情報
格納手段により各データの関連を表す所要のポインタを
付加し格納する。
【０００９】従って、回路図データ、接続情報データお
よびレイアウトデータを統一し一つの構造で格納でき、
これより回路図データとレイアウトデータの対応関係を
構造的に表現することが可能となる。
よびレイアウトデータを統一し一つの構造で格納でき、
これより回路図データとレイアウトデータの対応関係を
構造的に表現することが可能となる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例を示すブロック構
成図である。本実施例は、電子回路設計時にデータ入力
手段２０により設計データを入力し所定の構造に従って
設計データを記憶装置としてのデータファイル２６に格
納する設計データ格納手段２５を備えた電子回路設計装
置において、
成図である。本実施例は、電子回路設計時にデータ入力
手段２０により設計データを入力し所定の構造に従って
設計データを記憶装置としてのデータファイル２６に格
納する設計データ格納手段２５を備えた電子回路設計装
置において、
【００１２】本発明の特徴とするところの、設計データ
格納手段２５は、電子回路設計時における論理接続を表
す外部端子データ、ネットデータ、内部端子データ、お
よびコンポーネントデータを格納する各部データ格納手
段２１と、回路図データを格納する回路図データ格納手
段２２と、レイアウトデータを格納するレイアウトデー
タ格納手段２３と、外部端子データ、ネットデータ、内
部端子データ、回路図データ、およびレイアウトデータ
間の関連を表すポインタを付加し格納する関連情報格納
手段２４とを含んでいる。
格納手段２５は、電子回路設計時における論理接続を表
す外部端子データ、ネットデータ、内部端子データ、お
よびコンポーネントデータを格納する各部データ格納手
段２１と、回路図データを格納する回路図データ格納手
段２２と、レイアウトデータを格納するレイアウトデー
タ格納手段２３と、外部端子データ、ネットデータ、内
部端子データ、回路図データ、およびレイアウトデータ
間の関連を表すポインタを付加し格納する関連情報格納
手段２４とを含んでいる。
【００１３】図２は本発明による格納データの構造例の
説明図である。本発明による格納データは、設計データ
のインデックス部１と、外部端子データ部２と、ネット
データ部３と、コンポーネントデータ部４と、内部端子
データ部５と、ネットと端子間の接続を表現するネット
ポインタ部６と、コンポーネントと内部端子データとの
従属関係を表現する内部端子ポインタ部７と、回路図面
情報を表現する回路図データ部８と、外部端子データ、
ネットデータ、内部端子データ、コンポーネントデータ
から回路図データへの回路図データポインタ部９と、レ
イアウト情報を表現するレイアウトデータ部１０と、外
部端子データ、ネットデータ、内部端子データ、コンポ
ーネントデータからレイアウトデータへのレイアウトデ
ータポインタ部１１とを有する構成となっている。
説明図である。本発明による格納データは、設計データ
のインデックス部１と、外部端子データ部２と、ネット
データ部３と、コンポーネントデータ部４と、内部端子
データ部５と、ネットと端子間の接続を表現するネット
ポインタ部６と、コンポーネントと内部端子データとの
従属関係を表現する内部端子ポインタ部７と、回路図面
情報を表現する回路図データ部８と、外部端子データ、
ネットデータ、内部端子データ、コンポーネントデータ
から回路図データへの回路図データポインタ部９と、レ
イアウト情報を表現するレイアウトデータ部１０と、外
部端子データ、ネットデータ、内部端子データ、コンポ
ーネントデータからレイアウトデータへのレイアウトデ
ータポインタ部１１とを有する構成となっている。
【００１４】次に、本実施例の動作を図３に示す流れ図
を参照して説明する。始めに、部分データ格納手段２１
により、外部端子、ネット、コンポーネントおよび内部
端子の名前等を、それぞれ外部端子データ部２、ネット
データ部３、コンポーネントデータ部４および内部端子
データ部５に格納する（ステップＳ１）。その後、同時
に回路図データ格納手段２２により、回路図面データを
格納するか否かを判断し （ステップＳ２）、回路図面
データを格納する場合には、ステップＳ３で座標などの
図面データを回路図データ部８に格納し、同時に、レイ
アウトデータ格納手段２３により、レイアウトデータを
格納するか否かを判断し （ステップＳ４）、レイアウ
トデータを格納する場合には、ステップＳ５でレイアウ
トデータをレイアウトデータ部１０に格納する。そして
、最後に関連情報格納手段２４により、ネットポインタ
部６、内部端子ポインタ部７、回路図ポインタ部９、お
よび、レイアウトポインタ部１１において所要のポイン
タを付加し格納する （ステップＳ６）。
を参照して説明する。始めに、部分データ格納手段２１
により、外部端子、ネット、コンポーネントおよび内部
端子の名前等を、それぞれ外部端子データ部２、ネット
データ部３、コンポーネントデータ部４および内部端子
データ部５に格納する（ステップＳ１）。その後、同時
に回路図データ格納手段２２により、回路図面データを
格納するか否かを判断し （ステップＳ２）、回路図面
データを格納する場合には、ステップＳ３で座標などの
図面データを回路図データ部８に格納し、同時に、レイ
アウトデータ格納手段２３により、レイアウトデータを
格納するか否かを判断し （ステップＳ４）、レイアウ
トデータを格納する場合には、ステップＳ５でレイアウ
トデータをレイアウトデータ部１０に格納する。そして
、最後に関連情報格納手段２４により、ネットポインタ
部６、内部端子ポインタ部７、回路図ポインタ部９、お
よび、レイアウトポインタ部１１において所要のポイン
タを付加し格納する （ステップＳ６）。
【００１５】図４は本実施例を適用する回路図データ例
を示す図である。図４においてＩＮという名前の外部端
子３１と、ＩＮＶという名前のコンポーネント３２と、
ＣＫという名前のネット３３が示されている。
を示す図である。図４においてＩＮという名前の外部端
子３１と、ＩＮＶという名前のコンポーネント３２と、
ＣＫという名前のネット３３が示されている。
【００１６】図５は本実施例を適用するレイアウトデー
タ例を示す図である。図５において、ＩＮという名前の
外部端子４１と、ＩＮＶという名前のコンポーネント４
２と、ＣＫという名前のネット４３が示されている。
タ例を示す図である。図５において、ＩＮという名前の
外部端子４１と、ＩＮＶという名前のコンポーネント４
２と、ＣＫという名前のネット４３が示されている。
【００１７】図６は本実施例による適用結果を示す説明
図である。図６の内容は、図４の回路図データおよび図
５のレイアウトデータを図２の格納構造に従って格納し
たものである。
図である。図６の内容は、図４の回路図データおよび図
５のレイアウトデータを図２の格納構造に従って格納し
たものである。
【００１８】図６において、４個の外部端子は外部端子
データ部５１に外部端子名が格納され、８本のネットは
ネットデータ部５２にネット名が格納され、１５個の内
部端子は内部端子データ部５３に内部端子名が格納され
、５個のコンポーネントはコンポーネントデータ部５４
にコンポーネント名が格納され、外部端子、ネット、コ
ンポーネントの回路図データは、回路図データ部５５に
データのタイプと実際のデータとともに格納され、外部
端子、ネット、コンポーネントのレイアウトデータは、
レイアウトデータ部５６にデータのタイプと実際のデー
タとともに格納される。さらに、外部端子、ネット、内
部端子間の接続関係はネットポインタ５７、外部端子、
ネット、コンポーネントの回路図データは回路図データ
ポインタ５８、外部端子、ネット、コンポーネントの回
路レイアウトデータはレイアウトデータポインタ５９、
ならびに内部端子とコンポーネントの接続関係は内部端
子ポインタ６０によって格納される。
データ部５１に外部端子名が格納され、８本のネットは
ネットデータ部５２にネット名が格納され、１５個の内
部端子は内部端子データ部５３に内部端子名が格納され
、５個のコンポーネントはコンポーネントデータ部５４
にコンポーネント名が格納され、外部端子、ネット、コ
ンポーネントの回路図データは、回路図データ部５５に
データのタイプと実際のデータとともに格納され、外部
端子、ネット、コンポーネントのレイアウトデータは、
レイアウトデータ部５６にデータのタイプと実際のデー
タとともに格納される。さらに、外部端子、ネット、内
部端子間の接続関係はネットポインタ５７、外部端子、
ネット、コンポーネントの回路図データは回路図データ
ポインタ５８、外部端子、ネット、コンポーネントの回
路レイアウトデータはレイアウトデータポインタ５９、
ならびに内部端子とコンポーネントの接続関係は内部端
子ポインタ６０によって格納される。
【００１９】図６において、図４のコンポーネント３２
に対応する図５のコンポーネント４２の対応は、図６中
でのコンポーネントデータ５４の第１レコードから回路
図データ５５の第５レコードへのポインタとレイアウト
データ５６の第５レコードへのポインタによって関係付
けられている。なお、図６において、ポインタは図面の
複雑さを避けるため、すべてのポインタについては示し
ておらず、例示にとどめてある。
に対応する図５のコンポーネント４２の対応は、図６中
でのコンポーネントデータ５４の第１レコードから回路
図データ５５の第５レコードへのポインタとレイアウト
データ５６の第５レコードへのポインタによって関係付
けられている。なお、図６において、ポインタは図面の
複雑さを避けるため、すべてのポインタについては示し
ておらず、例示にとどめてある。
【００２０】
【発明の効果】以上説明したように、本発明の格納方法
によって、接続情報と回路図面データ、レレイアウトデ
ータが一つの表現で格納でき、回路図面データとレイア
ウトデータ間の対応関係が構造的に表現できる効果があ
る。
によって、接続情報と回路図面データ、レレイアウトデ
ータが一つの表現で格納でき、回路図面データとレイア
ウトデータ間の対応関係が構造的に表現できる効果があ
る。
【図１】 本発明の一実施例を示すブロック構成図。
【図２】 その格納データの構造例を示す説明図。
【図３】 その動作を示す流れ図。
【図４】 本実施例を適用する回路図データ例を示す
図。
図。
【図５】 本実施例を適用するレイアウトデータ例を
示す図。
示す図。
【図６】 本実施例による適用結果を示す説明図。
１ インデックス部
２、５１ 外部端子データ部
３、５２ ネットデータ部
４、５４ コンポーネントデータ部５、５３
内部端子データ部 ６ ネットポインタ部 ７ 内部端子ポインタ部 ８、５５ 回路図データ部 ９ 回路図ポインタ部 １０、５６ レイアウトデータ部１１ レ
イアウトデータポインタ部２０ データ入力手段 ２１ 各部データ格納手段 ２２ 回路図データ格納手段 ２３ レイアウトデータ格納手段２５ デ
ータ格納手段 ２６ データファイル ３１、４１ 外部端子 ３２、４２ コンポーネント ３３、４３ ネット ５７ ネットポインタ ５８ 回路図ポインタ ５９ レイアウトデータポインタ６０ 内
部端子ポインタ
内部端子データ部 ６ ネットポインタ部 ７ 内部端子ポインタ部 ８、５５ 回路図データ部 ９ 回路図ポインタ部 １０、５６ レイアウトデータ部１１ レ
イアウトデータポインタ部２０ データ入力手段 ２１ 各部データ格納手段 ２２ 回路図データ格納手段 ２３ レイアウトデータ格納手段２５ デ
ータ格納手段 ２６ データファイル ３１、４１ 外部端子 ３２、４２ コンポーネント ３３、４３ ネット ５７ ネットポインタ ５８ 回路図ポインタ ５９ レイアウトデータポインタ６０ 内
部端子ポインタ
Claims (1)
- 【請求項１】 電子回路設計時に設計データを入力し
所定の構造に従って設計データを記憶装置に格納する設
計データ格納手段を備えた電子回路設計装置において、
前記設計データ格納手段は、電子回路設計時における論
理接続を表す外部端子データ、ネットデータ、内部端子
データ、およびコンポーネントデータを格納する各部デ
ータ格納手段と、回路図データを格納する回路図データ
格納手段と、レイアウトデータを格納するレイアウトデ
ータ格納手段と、外部端子データ、ネットデータ、内部
端子データ、回路図データ、およびレイアウトデータ間
の関連を表すポインタを付加し格納する関連情報格納手
段とを含むことを特徴とする電子回路設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027909A JP2822677B2 (ja) | 1991-01-29 | 1991-01-29 | 電子回路設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027909A JP2822677B2 (ja) | 1991-01-29 | 1991-01-29 | 電子回路設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04340174A true JPH04340174A (ja) | 1992-11-26 |
| JP2822677B2 JP2822677B2 (ja) | 1998-11-11 |
Family
ID=12234013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3027909A Expired - Fee Related JP2822677B2 (ja) | 1991-01-29 | 1991-01-29 | 電子回路設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822677B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220004693A1 (en) * | 2020-07-06 | 2022-01-06 | Synopsys, Inc. | Incremental routing based pin assignment |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093436A (ja) * | 1983-10-28 | 1985-05-25 | Hitachi Tobu Semiconductor Ltd | 電子部品実装配線基板の設計作図装置 |
| JPH01137372A (ja) * | 1987-11-25 | 1989-05-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01287778A (ja) * | 1988-05-13 | 1989-11-20 | Mitsubishi Electric Corp | 回路図自動生成装置 |
-
1991
- 1991-01-29 JP JP3027909A patent/JP2822677B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6093436A (ja) * | 1983-10-28 | 1985-05-25 | Hitachi Tobu Semiconductor Ltd | 電子部品実装配線基板の設計作図装置 |
| JPH01137372A (ja) * | 1987-11-25 | 1989-05-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH01287778A (ja) * | 1988-05-13 | 1989-11-20 | Mitsubishi Electric Corp | 回路図自動生成装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20220004693A1 (en) * | 2020-07-06 | 2022-01-06 | Synopsys, Inc. | Incremental routing based pin assignment |
| US11853680B2 (en) * | 2020-07-06 | 2023-12-26 | Synopsys, Inc. | Incremental routing based pin assignment |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2822677B2 (ja) | 1998-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |