JP2002366597A - Ｆｐｇａ設計システムおよびｆｐｇａ設計プログラム - Google Patents
Ｆｐｇａ設計システムおよびｆｐｇａ設計プログラムInfo
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- JP2002366597A JP2002366597A JP2001172697A JP2001172697A JP2002366597A JP 2002366597 A JP2002366597 A JP 2002366597A JP 2001172697 A JP2001172697 A JP 2001172697A JP 2001172697 A JP2001172697 A JP 2001172697A JP 2002366597 A JP2002366597 A JP 2002366597A
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- data
- fpga
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Abstract
(57)【要約】
【課題】 従来のＦＰＧＡやＣＰＬＤの開発に使用され
るＦＰＧＡ設計システムは、配置配線後のシミュレーシ
ョン時、波形を確認したい信号およびタイミングレポー
ト上のクリティカルパスが設計データ上の回路構成のど
こに相当するのかを探索するのに時間が掛かり、ＦＰＧ
Ａのデバック工数を増やしてしまうという問題点があっ
た。 【解決手段】 ＦＰＧＡやＣＰＬＤの開発に使用される
ＦＰＧＡ設計システムにおいて、指定されたセルまたは
ネットが含まれるパスの回路構成を、配置配線後の回路
構成に設計データの回路構成を対応させて表示する手段
を設ける。
るＦＰＧＡ設計システムは、配置配線後のシミュレーシ
ョン時、波形を確認したい信号およびタイミングレポー
ト上のクリティカルパスが設計データ上の回路構成のど
こに相当するのかを探索するのに時間が掛かり、ＦＰＧ
Ａのデバック工数を増やしてしまうという問題点があっ
た。 【解決手段】 ＦＰＧＡやＣＰＬＤの開発に使用される
ＦＰＧＡ設計システムにおいて、指定されたセルまたは
ネットが含まれるパスの回路構成を、配置配線後の回路
構成に設計データの回路構成を対応させて表示する手段
を設ける。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はＦＰＧＡ（Field
Programmable Gate Array）やＣＰＬＤ（ComplexProgra
mmable Logic Device）の開発に使用されるＦＰＧＡ設
計システムおよびＦＰＧＡ設計プログラムに関し、特
に、指定されたセルまたはネットが含まれるパスの回路
構成を、配置配線後の回路構成に設計データの回路構成
を対応させて表示する手段を設けることにより、ＦＰＧ
Ａのデバック効率を向上させるＦＰＧＡ設計システムお
よびＦＰＧＡ設計プログラムに関する。
Programmable Gate Array）やＣＰＬＤ（ComplexProgra
mmable Logic Device）の開発に使用されるＦＰＧＡ設
計システムおよびＦＰＧＡ設計プログラムに関し、特
に、指定されたセルまたはネットが含まれるパスの回路
構成を、配置配線後の回路構成に設計データの回路構成
を対応させて表示する手段を設けることにより、ＦＰＧ
Ａのデバック効率を向上させるＦＰＧＡ設計システムお
よびＦＰＧＡ設計プログラムに関する。
【０００２】なお、この明細書において、「設計データ
の回路構成」という用語はハードウェア記述言語（ＨＤ
Ｌ）で設計された回路構成を指す。
の回路構成」という用語はハードウェア記述言語（ＨＤ
Ｌ）で設計された回路構成を指す。
【０００３】また、「配置配線後の回路構成」という用
語はハードウェア記述言語（ＨＤＬ）で設計された回路
（設計データ）をＦＰＧＡで構成するために配置配線ツ
ールで配置配線した後の回路構成を指す。
語はハードウェア記述言語（ＨＤＬ）で設計された回路
（設計データ）をＦＰＧＡで構成するために配置配線ツ
ールで配置配線した後の回路構成を指す。
【０００４】また、「パス」という用語は回路上のフリ
ップフロップ間およびフリップフロップとパッド（外部
端子の接続部）間を指す。
ップフロップ間およびフリップフロップとパッド（外部
端子の接続部）間を指す。
【０００５】
【従来の技術】図１３に、従来のＦＰＧＡ設計システム
の構成ブロック例図を示す。図中、１３１０はＦＰＧＡ
やＣＰＬＤの開発に使用されるＦＰＧＡ設計システムで
ある。ＦＰＧＡ設計システム１３１０は、コンピュータ
１３２０とコンピュータ１３２０に接続される記憶部１
３３０と入出力端末装置１３４０とで構成されている。
の構成ブロック例図を示す。図中、１３１０はＦＰＧＡ
やＣＰＬＤの開発に使用されるＦＰＧＡ設計システムで
ある。ＦＰＧＡ設計システム１３１０は、コンピュータ
１３２０とコンピュータ１３２０に接続される記憶部１
３３０と入出力端末装置１３４０とで構成されている。
【０００６】なお、記憶部１３３０には、論理回路を構
成するための最小構成のセル（素子）を定義したセルラ
イブラリ１３３１と、論理回路をハードウェア記述言語
で定義した設計データ１３３２と、設計データで定義さ
れた回路構成にセルライブラリで定義されたセル（素
子）の割当てを定義したネットデータ１３３３と、ネッ
トデータで定義された回路構成をＦＰＧＡの論理ブロッ
クにマッピングし、論理ブロックの配置および論理ブロ
ック間の配線を定義した配置配線データ１３３４と、配
置配線後のパスにおける回路構成と各回路のディレイ時
間などが示されるタイミングレポート１３３５とが記憶
される。
成するための最小構成のセル（素子）を定義したセルラ
イブラリ１３３１と、論理回路をハードウェア記述言語
で定義した設計データ１３３２と、設計データで定義さ
れた回路構成にセルライブラリで定義されたセル（素
子）の割当てを定義したネットデータ１３３３と、ネッ
トデータで定義された回路構成をＦＰＧＡの論理ブロッ
クにマッピングし、論理ブロックの配置および論理ブロ
ック間の配線を定義した配置配線データ１３３４と、配
置配線後のパスにおける回路構成と各回路のディレイ時
間などが示されるタイミングレポート１３３５とが記憶
される。
【０００７】また、コンピュータ１３２０には、ＦＰＧ
Ａを開発するためのプログラムが設けられており、この
例では設計データで定義された回路構成にセルライブラ
リで定義されたセル（素子）を割当て、ネットデータを
生成する論理合成部１３２１と、ネットデータで定義さ
れた回路構成をＦＰＧＡの論理ブロックにマッピング
し、論理ブロックの配置および論理ブロック間の配線を
定義した配置配線データを生成する配置配線部１３２２
とが示されている。
Ａを開発するためのプログラムが設けられており、この
例では設計データで定義された回路構成にセルライブラ
リで定義されたセル（素子）を割当て、ネットデータを
生成する論理合成部１３２１と、ネットデータで定義さ
れた回路構成をＦＰＧＡの論理ブロックにマッピング
し、論理ブロックの配置および論理ブロック間の配線を
定義した配置配線データを生成する配置配線部１３２２
とが示されている。
【０００８】図１４〜図２３を参照して、従来のＦＰＧ
Ａの開発手順について説明する。図１４は従来のＦＰＧ
Ａ設計システムにおける開発手順の説明図、図１５は設
計データの回路例図、図１６はセルライブラリのデータ
例図（１／２）、図１７はセルライブラリのデータ例図
（２／２）、図１８はネットデータのデータ例図（１／
２）、図１９はネットデータのデータ例図（２／２）、
図２０は設計データの一部の回路のマッピング例図
（１）、図２１は設計データの一部分の配置配線後の回
路例図、図２２はタイミングレポートのデータ例図、図
２３は設計回路の一部分の回路のマッピング例図（２）
である。
Ａの開発手順について説明する。図１４は従来のＦＰＧ
Ａ設計システムにおける開発手順の説明図、図１５は設
計データの回路例図、図１６はセルライブラリのデータ
例図（１／２）、図１７はセルライブラリのデータ例図
（２／２）、図１８はネットデータのデータ例図（１／
２）、図１９はネットデータのデータ例図（２／２）、
図２０は設計データの一部の回路のマッピング例図
（１）、図２１は設計データの一部分の配置配線後の回
路例図、図２２はタイミングレポートのデータ例図、図
２３は設計回路の一部分の回路のマッピング例図（２）
である。
【０００９】以下、図１４のフローにしたがって開発手
順を説明する。
順を説明する。
【００１０】ステップＳ１４０１：ＶＨＤＬ言語などの
ハードウェア記述言語により論理回路の設計データを作
成する。なお、設計データの一部を回路ビュワーにより
入出力端末装置に表示した図を、図１５に示す。
ハードウェア記述言語により論理回路の設計データを作
成する。なお、設計データの一部を回路ビュワーにより
入出力端末装置に表示した図を、図１５に示す。
【００１１】ステップＳ１４０２：論理合成部により設
計データとセルライブラリからネットデータを作成す
る。なお、図１５の設計データに関連するセルライブラ
リのデータ例を図１６、図１７に示す。また、図１５の
設計データから作成されるネットデータのデータ例を図
１８、図１９に示す。
計データとセルライブラリからネットデータを作成す
る。なお、図１５の設計データに関連するセルライブラ
リのデータ例を図１６、図１７に示す。また、図１５の
設計データから作成されるネットデータのデータ例を図
１８、図１９に示す。
【００１２】ステップＳ１４０３：配置配線部によりネ
ットデータをもとにして、各セルの配置をＦＰＧＡの論
理ブロックの構成に適するようにマッピングした後、各
論理ブロックの配置および各論理ブロック間の配線をし
て配置配線データを作成する。
ットデータをもとにして、各セルの配置をＦＰＧＡの論
理ブロックの構成に適するようにマッピングした後、各
論理ブロックの配置および各論理ブロック間の配線をし
て配置配線データを作成する。
【００１３】図１５の設計データをＦＰＧＡの論理ブロ
ックにマッピングした例を図２０に示す。図２０の破線
で示されるブロックはＦＰＧＡの論理ブロックを表し、
矢印ＡのＦＤＣＥと、矢印ＢのＬＵＴ４と、矢印ＣのＬ
ＵＴ４の各セルは１つの論理ブロックに配置され、矢印
DのＬＵＴ４＿ＬとＭＸＣＹ＿Ｌ、矢印Ｅの２つのＭＸ
ＣＹ＿Ｌ、矢印ＦのＸＯＲＣＹとＦＤＣＥの２つのセル
はそれぞれ１つの同じ論理ブロックに配置されている。
ックにマッピングした例を図２０に示す。図２０の破線
で示されるブロックはＦＰＧＡの論理ブロックを表し、
矢印ＡのＦＤＣＥと、矢印ＢのＬＵＴ４と、矢印ＣのＬ
ＵＴ４の各セルは１つの論理ブロックに配置され、矢印
DのＬＵＴ４＿ＬとＭＸＣＹ＿Ｌ、矢印Ｅの２つのＭＸ
ＣＹ＿Ｌ、矢印ＦのＸＯＲＣＹとＦＤＣＥの２つのセル
はそれぞれ１つの同じ論理ブロックに配置されている。
【００１４】また、図１５の設計データを配置配線部に
より配置配線し、作成される配置配線データを回路ビュ
ワーにより入出力端末装置に表示した回路例を図２１に
示す。なお、この図は、設計データの回路構成と配置配
線データの回路構成を対応させて表示しているため、実
際には表示されない論理ブロック内のセルの構成とその
配線が破線で示されている。
より配置配線し、作成される配置配線データを回路ビュ
ワーにより入出力端末装置に表示した回路例を図２１に
示す。なお、この図は、設計データの回路構成と配置配
線データの回路構成を対応させて表示しているため、実
際には表示されない論理ブロック内のセルの構成とその
配線が破線で示されている。
【００１５】ステップＳ１４０４：配置配線部により配
置配線データをもとにして、指定されたパスやクリティ
カルパスなどのタイミングレポートを作成する。なお、
図２１の配置配線データのパス（ＬＳＩ＿ＣＴＬ１Ｓ〜
ＣＫ＿ＣＵＴ（４））のタイミングレポートを図２２に
示す。
置配線データをもとにして、指定されたパスやクリティ
カルパスなどのタイミングレポートを作成する。なお、
図２１の配置配線データのパス（ＬＳＩ＿ＣＴＬ１Ｓ〜
ＣＫ＿ＣＵＴ（４））のタイミングレポートを図２２に
示す。
【００１６】ステップＳ１４０５：作成されたタイミン
グレポートの確認と、実機デバックやシミュレーション
を実施し、設計仕様通りかを確認する。
グレポートの確認と、実機デバックやシミュレーション
を実施し、設計仕様通りかを確認する。
【００１７】ステップＳ１４０６：ステップＳ１４０５
の処理結果、設計仕様通りならば処理を終了する。ま
た、設計仕様通りでないならばステップＳ１４０１に戻
り、設計データを修正して処理を繰返す。
の処理結果、設計仕様通りならば処理を終了する。ま
た、設計仕様通りでないならばステップＳ１４０１に戻
り、設計データを修正して処理を繰返す。
【００１８】このような開発手順において、シミュレー
ション時に波形を確認したい信号があった場合、設計者
は図１５で示される設計データ上の信号名はわかるが、
配置配線後の図２１のような配置配線データではどの信
号に相当するのかを理解するのに時間が掛かり、信号の
確認作業に時間を要していた。
ション時に波形を確認したい信号があった場合、設計者
は図１５で示される設計データ上の信号名はわかるが、
配置配線後の図２１のような配置配線データではどの信
号に相当するのかを理解するのに時間が掛かり、信号の
確認作業に時間を要していた。
【００１９】また、タイミングレポートは配置配線部で
生成される論理ブロック名とネット名を主に使用して回
路構成とディレイ時間を示しているため、タイミングレ
ポート上でクリティカルパスがあるとき、そのクリティ
カルパスの回路構成が設計データ上の回路構成のどこに
相当するのかを理解するのに時間が掛かり、クリティカ
ルパスをなくす作業に時間を要していた。
生成される論理ブロック名とネット名を主に使用して回
路構成とディレイ時間を示しているため、タイミングレ
ポート上でクリティカルパスがあるとき、そのクリティ
カルパスの回路構成が設計データ上の回路構成のどこに
相当するのかを理解するのに時間が掛かり、クリティカ
ルパスをなくす作業に時間を要していた。
【００２０】また、配置配線部では、ネットデータをも
とにして、各セルの配置をＦＰＧＡの論理ブロックの構
成に適するようにと、図２３の矢印Ａの部分を矢印Ｂの
ようにマッピングした配置配線データを作成することも
ある。このような配置配線データは信号のディレイ時間
を大きくしたり、論理ブロックの使用率を低下させるた
め、タイミングレポートなどでこのような配置を見つけ
たとき、論理合成を再実行し、矢印Ａで示されるＬＵＴ
４＿ＬとＭＸＣＹ＿Ｌの２つのセルが同じ論理ブロック
に配置されるように定義されたネットデータを作成して
いた。しかし、論理合成の再実行は非常に時間がかかる
場合があり、ＦＰＧＡのデバックを遅らせる要因であっ
た。
とにして、各セルの配置をＦＰＧＡの論理ブロックの構
成に適するようにと、図２３の矢印Ａの部分を矢印Ｂの
ようにマッピングした配置配線データを作成することも
ある。このような配置配線データは信号のディレイ時間
を大きくしたり、論理ブロックの使用率を低下させるた
め、タイミングレポートなどでこのような配置を見つけ
たとき、論理合成を再実行し、矢印Ａで示されるＬＵＴ
４＿ＬとＭＸＣＹ＿Ｌの２つのセルが同じ論理ブロック
に配置されるように定義されたネットデータを作成して
いた。しかし、論理合成の再実行は非常に時間がかかる
場合があり、ＦＰＧＡのデバックを遅らせる要因であっ
た。
【００２１】
【発明が解決しようとする課題】このように従来のＦＰ
ＧＡ設計システムは、配置配線後のシミュレーション
時、波形を確認したい信号およびタイミングレポート上
のクリティカルパスが設計データの回路構成のどこに相
当するのかを理解するのに時間が掛かり、デバック工数
を増やす要因があった。
ＧＡ設計システムは、配置配線後のシミュレーション
時、波形を確認したい信号およびタイミングレポート上
のクリティカルパスが設計データの回路構成のどこに相
当するのかを理解するのに時間が掛かり、デバック工数
を増やす要因があった。
【００２２】また、配置配線部で作成された配置配線デ
ータが最適なマッピングになっていないとき、論理合成
の再実行を行うための時間が掛かり、デバック工数を増
やす要因があった。
ータが最適なマッピングになっていないとき、論理合成
の再実行を行うための時間が掛かり、デバック工数を増
やす要因があった。
【００２３】
【課題を解決するための手段】この発明は上記のような
問題点を考慮してなされたもので、ＦＰＧＡやＣＰＬＤ
の開発に使用されるＦＰＧＡ設計システムにおいて、指
定されたセルまたはネットが含まれるパスの回路構成
を、配置配線後の回路構成に設計データの回路構成を対
応させて表示する手段を設ける。これにより、シミュレ
ーション時に波形を確認したい信号およびタイミングレ
ポート上のクリティカルパスが設計データの回路構成上
のどこに相当するのかを簡単に探索することができ、Ｆ
ＰＧＡのデバック効率を大幅に向上させることができ
る。
問題点を考慮してなされたもので、ＦＰＧＡやＣＰＬＤ
の開発に使用されるＦＰＧＡ設計システムにおいて、指
定されたセルまたはネットが含まれるパスの回路構成
を、配置配線後の回路構成に設計データの回路構成を対
応させて表示する手段を設ける。これにより、シミュレ
ーション時に波形を確認したい信号およびタイミングレ
ポート上のクリティカルパスが設計データの回路構成上
のどこに相当するのかを簡単に探索することができ、Ｆ
ＰＧＡのデバック効率を大幅に向上させることができ
る。
【００２４】
【発明の実施の形態】（１）ＦＰＧＡやＣＰＬＤの開発
に使用されるＦＰＧＡ設計システムにおいて、指定され
たセルまたはネットが含まれるパスの回路構成を、配置
配線後の回路構成に設計データの回路構成を対応させて
表示するパス回路構成表示部を設ける。これにより、シ
ミュレーション時に波形を確認したい信号およびタイミ
ングレポート上のクリティカルパスが設計データの回路
構成上のどこに相当するのかを簡単に探索することがで
き、ＦＰＧＡのデバック効率を大幅に向上させることが
できる。
に使用されるＦＰＧＡ設計システムにおいて、指定され
たセルまたはネットが含まれるパスの回路構成を、配置
配線後の回路構成に設計データの回路構成を対応させて
表示するパス回路構成表示部を設ける。これにより、シ
ミュレーション時に波形を確認したい信号およびタイミ
ングレポート上のクリティカルパスが設計データの回路
構成上のどこに相当するのかを簡単に探索することがで
き、ＦＰＧＡのデバック効率を大幅に向上させることが
できる。
【００２５】（２）（１）記載のＦＰＧＡ設計システム
において、指定されたセルまたはネットが含まれるパス
の回路構成を、タイミングレポートから求められる配置
配線後の回路構成に設計データの回路構成を対応させて
表示するパス回路構成表示部を設ける。これにより、シ
ミュレーション時に波形を確認したい信号およびタイミ
ングレポート上のクリティカルパスが設計データの回路
構成上のどこに相当するのかを簡単に探索することがで
き、ＦＰＧＡのデバック効率を大幅に向上させることが
できる。
において、指定されたセルまたはネットが含まれるパス
の回路構成を、タイミングレポートから求められる配置
配線後の回路構成に設計データの回路構成を対応させて
表示するパス回路構成表示部を設ける。これにより、シ
ミュレーション時に波形を確認したい信号およびタイミ
ングレポート上のクリティカルパスが設計データの回路
構成上のどこに相当するのかを簡単に探索することがで
き、ＦＰＧＡのデバック効率を大幅に向上させることが
できる。
【００２６】（３）（２）記載のＦＰＧＡ設計システム
において、指定されたセルまたはネットが既に出力され
ているタイミングレポートにないとき、ネットデータか
ら指定されたセルまたはネットが含まれるパスを求め、
そのパスのタイミングレポートを自動的に作成する。こ
れにより、指定されたセルまたはネットが既に出力され
ているタイミングレポートにないときでも、指定された
セルまたはネットが含まれるパスの回路構成を表示する
ことができる。
において、指定されたセルまたはネットが既に出力され
ているタイミングレポートにないとき、ネットデータか
ら指定されたセルまたはネットが含まれるパスを求め、
そのパスのタイミングレポートを自動的に作成する。こ
れにより、指定されたセルまたはネットが既に出力され
ているタイミングレポートにないときでも、指定された
セルまたはネットが含まれるパスの回路構成を表示する
ことができる。
【００２７】（４）（２）または（３）記載のＦＰＧＡ
設計システムにおいて、タイミングレポートまたはネッ
トデータから、指定されたセルまたはネットが含まれる
パスの内で最も回路の段数が少ないパスのタイミングレ
ポートから求められる配置配線後の回路構成に設計デー
タの回路構成を対応させて表示する。これにより、パス
の回路構成を容易に把握することができる。
設計システムにおいて、タイミングレポートまたはネッ
トデータから、指定されたセルまたはネットが含まれる
パスの内で最も回路の段数が少ないパスのタイミングレ
ポートから求められる配置配線後の回路構成に設計デー
タの回路構成を対応させて表示する。これにより、パス
の回路構成を容易に把握することができる。
【００２８】（５）（１）、（２）、（３）または
（４）記載のＦＰＧＡ設計システムにおいて、指定され
たセルまたはネットが含まれるパスの回路構成を図式化
して表示する。これにより、パスの回路構成を容易に把
握することができる。
（４）記載のＦＰＧＡ設計システムにおいて、指定され
たセルまたはネットが含まれるパスの回路構成を図式化
して表示する。これにより、パスの回路構成を容易に把
握することができる。
【００２９】（６）ＦＰＧＡやＣＰＬＤの開発に使用さ
れるＦＰＧＡ設計システムにおいて、セルおよびネット
の配置先を示すロケーション設定データを記憶するロケ
ーション設定データ記憶部と、ロケーション設定データ
に設定されているデータを読み出し、ネットデータの対
応するセルおよびネットのネットデータに配置先を指定
する情報を追加するロケーション情報設定部とを設け
る。これにより、論理合成で作成されたネットデータの
任意のセルに任意の論理ブロックのロケーション情報を
容易に設定することができ、時間がかかる論理合成を再
び実施せずに新たな配置配線データを作成することがで
きる。
れるＦＰＧＡ設計システムにおいて、セルおよびネット
の配置先を示すロケーション設定データを記憶するロケ
ーション設定データ記憶部と、ロケーション設定データ
に設定されているデータを読み出し、ネットデータの対
応するセルおよびネットのネットデータに配置先を指定
する情報を追加するロケーション情報設定部とを設け
る。これにより、論理合成で作成されたネットデータの
任意のセルに任意の論理ブロックのロケーション情報を
容易に設定することができ、時間がかかる論理合成を再
び実施せずに新たな配置配線データを作成することがで
きる。
【００３０】（７）コンピュータにＦＰＧＡやＣＰＬＤ
の開発支援を実行させるためのＦＰＧＡ設計プログラム
において、指定されるセルまたはネットが含まれるパス
の回路構成を、配置配線後の回路構成に設計データの回
路構成を対応させて表示する手段を設ける。これによ
り、シミュレーション時に波形を確認したい信号および
タイミングレポート上のクリティカルパスが設計データ
の回路構成上のどこに相当するのかを簡単に探索するこ
とができ、ＦＰＧＡのデバック効率を大幅に向上させる
ことができる。
の開発支援を実行させるためのＦＰＧＡ設計プログラム
において、指定されるセルまたはネットが含まれるパス
の回路構成を、配置配線後の回路構成に設計データの回
路構成を対応させて表示する手段を設ける。これによ
り、シミュレーション時に波形を確認したい信号および
タイミングレポート上のクリティカルパスが設計データ
の回路構成上のどこに相当するのかを簡単に探索するこ
とができ、ＦＰＧＡのデバック効率を大幅に向上させる
ことができる。
【００３１】
【実施例】図１に、本発明のＦＰＧＡ設計システムの一
実施例の構成ブロック図を示す。図中、１はＦＰＧＡや
ＣＰＬＤの開発に使用されるＦＰＧＡ設計システムであ
る。ＦＰＧＡ設計システム１は、コンピュータ２とコン
ピュータ２に接続される記憶部３と入出力端末装置４と
で構成されている。
実施例の構成ブロック図を示す。図中、１はＦＰＧＡや
ＣＰＬＤの開発に使用されるＦＰＧＡ設計システムであ
る。ＦＰＧＡ設計システム１は、コンピュータ２とコン
ピュータ２に接続される記憶部３と入出力端末装置４と
で構成されている。
【００３２】なお、記憶部３には、論理回路を構成する
ための最小構成のセル（素子）を定義したセルライブラ
リ３１と、論理回路をハードウェア記述言語で定義した
設計データ３２と、設計データで定義された回路構成に
セルライブラリで定義されたセル（素子）の割当てを定
義したネットデータ３３と、ネットデータで定義された
回路構成をＦＰＧＡの論理ブロックにマッピングし、論
理ブロックの配置および論理ブロック間の配線を定義し
た配置配線データ３４と、配置配線後のパスにおける回
路構成と各回路のディレイ時間などが示されるタイミン
グレポート３５と、設計データ上のセル名とネット名を
使用して、配置配線後のパスの回路構成と各回路のディ
レイ時間などを示すパス回路構成表示レポート３６と、
セルが配置される論理ブロックの座標をネットデータの
セル情報に設定するためのデータを定義したロケーショ
ン設定データ３７とが記憶される。
ための最小構成のセル（素子）を定義したセルライブラ
リ３１と、論理回路をハードウェア記述言語で定義した
設計データ３２と、設計データで定義された回路構成に
セルライブラリで定義されたセル（素子）の割当てを定
義したネットデータ３３と、ネットデータで定義された
回路構成をＦＰＧＡの論理ブロックにマッピングし、論
理ブロックの配置および論理ブロック間の配線を定義し
た配置配線データ３４と、配置配線後のパスにおける回
路構成と各回路のディレイ時間などが示されるタイミン
グレポート３５と、設計データ上のセル名とネット名を
使用して、配置配線後のパスの回路構成と各回路のディ
レイ時間などを示すパス回路構成表示レポート３６と、
セルが配置される論理ブロックの座標をネットデータの
セル情報に設定するためのデータを定義したロケーショ
ン設定データ３７とが記憶される。
【００３３】また、コンピュータ２には、ＦＰＧＡを開
発するためのプログラムが設けられており、この例では
設計データで定義された回路構成にセルライブラリで定
義されたセル（素子）を割当て、ネットデータを生成す
る論理合成部２１と、ネットデータで定義された回路構
成をＦＰＧＡの論理ブロックにマッピングし、論理ブロ
ックの配置および論理ブロック間の配線を定義した配置
配線データを生成する配置配線部２２と、指定されたセ
ルまたはネットが含まれるパスの回路構成を、タイミン
グレポートから求められる配置配線後の回路構成に設計
データの回路構成を対応させて表示するパス回路構成表
示部２３と、ロケーション設定データに設定されている
データを読み出し、ネットデータの対応するセルおよび
ネットの属性データに配置先を指定する情報を追加する
ロケーション情報設定部２４とが示されている。
発するためのプログラムが設けられており、この例では
設計データで定義された回路構成にセルライブラリで定
義されたセル（素子）を割当て、ネットデータを生成す
る論理合成部２１と、ネットデータで定義された回路構
成をＦＰＧＡの論理ブロックにマッピングし、論理ブロ
ックの配置および論理ブロック間の配線を定義した配置
配線データを生成する配置配線部２２と、指定されたセ
ルまたはネットが含まれるパスの回路構成を、タイミン
グレポートから求められる配置配線後の回路構成に設計
データの回路構成を対応させて表示するパス回路構成表
示部２３と、ロケーション設定データに設定されている
データを読み出し、ネットデータの対応するセルおよび
ネットの属性データに配置先を指定する情報を追加する
ロケーション情報設定部２４とが示されている。
【００３４】図２〜図８を参照して、パス回路構成表示
部について説明する。図２はパス回路構成表示部の一実
施例の処理フローチャート、図３はパス回路構成表示の
対象とするセルまたはネットの入力画面例図、図４はタ
イミングレポートの一実施例図、図５はパス回路構成表
示レポートの一実施例図、図６はパス回路構成表示画面
の一実施例図、図７はネットデータの一実施例図（１／
２）、図８はネットデータの一実施例図（２／２）であ
る。
部について説明する。図２はパス回路構成表示部の一実
施例の処理フローチャート、図３はパス回路構成表示の
対象とするセルまたはネットの入力画面例図、図４はタ
イミングレポートの一実施例図、図５はパス回路構成表
示レポートの一実施例図、図６はパス回路構成表示画面
の一実施例図、図７はネットデータの一実施例図（１／
２）、図８はネットデータの一実施例図（２／２）であ
る。
【００３５】以下、図２のフローにしたがって動作を説
明する。なお、この例では、パス回路構成表示部は配置
配線部から起動されるものとしている。
明する。なお、この例では、パス回路構成表示部は配置
配線部から起動されるものとしている。
【００３６】ステップＳ３０１：探索するネットデータ
上のセルまたはネットを指定する。なお、図３にパス回
路構成表示部が起動された後、セルまたはネットの入力
画面が表示された図を示す。
上のセルまたはネットを指定する。なお、図３にパス回
路構成表示部が起動された後、セルまたはネットの入力
画面が表示された図を示す。
【００３７】ステップＳ３０２：配置配線部により既に
作成されているタイミングレポートの中から、指定した
セルまたはネットが含まれているタイミングレポートを
抽出する。
作成されているタイミングレポートの中から、指定した
セルまたはネットが含まれているタイミングレポートを
抽出する。
【００３８】ステップＳ３０３：ステップＳ３０２の処
理で、指定したセルまたはネットが含まれているタイミ
ングレポートが抽出されたかを判定する。抽出されたな
らばステップＳ３０４に進み、抽出されないならばステ
ップＳ３０５に進む。
理で、指定したセルまたはネットが含まれているタイミ
ングレポートが抽出されたかを判定する。抽出されたな
らばステップＳ３０４に進み、抽出されないならばステ
ップＳ３０５に進む。
【００３９】ステップＳ３０４：抽出されたタイミング
レポートの中からセルの段数が一番少ないパスのタイミ
ングレポートを求める。そして、ステップＳ３０７に進
む。
レポートの中からセルの段数が一番少ないパスのタイミ
ングレポートを求める。そして、ステップＳ３０７に進
む。
【００４０】ステップＳ３０５：ネットデータを参照し
て、探索するセルまたはネットを通過する全パスからセ
ルの段数が一番少ないパスを求める。
て、探索するセルまたはネットを通過する全パスからセ
ルの段数が一番少ないパスを求める。
【００４１】ステップＳ３０６：求めたパスのタイミン
グレポートを生成する。
グレポートを生成する。
【００４２】ステップＳ３０７：配置配線後の回路構成
と回路のディレイ時間などが示されるタイミングレポー
トを、設計データのセル名およびネット名を使用した回
路構成に変換したパス回路構成表示レポートを作成す
る。
と回路のディレイ時間などが示されるタイミングレポー
トを、設計データのセル名およびネット名を使用した回
路構成に変換したパス回路構成表示レポートを作成す
る。
【００４３】例えば、図４に示すような論理ブロック座
標、ネット名、ディレイ（遅延時間）、論理ブロックの
インスタンス名、論理ブロック内に含まれるセルのイン
スタンス名などが含まれるタイミングレポートならば、
図５のようなセルのインスタンス名、ネット名、セル
名、ディレイ（遅延時間）、論理ブロックの配置座標、
セルの入力および出力ピンなどが含まれるパス回路構成
表示レポートに変換される。
標、ネット名、ディレイ（遅延時間）、論理ブロックの
インスタンス名、論理ブロック内に含まれるセルのイン
スタンス名などが含まれるタイミングレポートならば、
図５のようなセルのインスタンス名、ネット名、セル
名、ディレイ（遅延時間）、論理ブロックの配置座標、
セルの入力および出力ピンなどが含まれるパス回路構成
表示レポートに変換される。
【００４４】なお、パス回路構成表示レポートのセルの
インスタンス名、ディレイ、配置座標は、タイミングレ
ポートの論理ブロック内に含まれるセルのインスタンス
名、ディレイ、論理ブロック座標から求められる。ま
た、パス回路構成表示レポートのセル名、そのセルに接
続されるネット名および入力ピン名と出力ピン名はネッ
トデータ（セルのインスタンス名がＲＥＧ＿ＬＳＩ＿Ｃ
ＴＬ１Ｓ（１２）の場合は図７の矢印Ｃ、矢印Ｄおよび
矢印Ｅ）から求められる。
インスタンス名、ディレイ、配置座標は、タイミングレ
ポートの論理ブロック内に含まれるセルのインスタンス
名、ディレイ、論理ブロック座標から求められる。ま
た、パス回路構成表示レポートのセル名、そのセルに接
続されるネット名および入力ピン名と出力ピン名はネッ
トデータ（セルのインスタンス名がＲＥＧ＿ＬＳＩ＿Ｃ
ＴＬ１Ｓ（１２）の場合は図７の矢印Ｃ、矢印Ｄおよび
矢印Ｅ）から求められる。
【００４５】ステップＳ３０８：作成したパス回路構成
表示レポートに基づき、配置配線後の回路構成に設計デ
ータの回路構成を対応させて、図形表示した画像データ
を作成し、入出力端末装置に表示する。なお、図６にパ
ス回路構成表示画面例を示す。そして、処理を終了す
る。
表示レポートに基づき、配置配線後の回路構成に設計デ
ータの回路構成を対応させて、図形表示した画像データ
を作成し、入出力端末装置に表示する。なお、図６にパ
ス回路構成表示画面例を示す。そして、処理を終了す
る。
【００４６】このように処理することにより、指定され
たセルまたはネットが含まれるパスの回路構成を、タイ
ミングレポートから求められる配置配線後の回路構成に
設計データの回路構成を対応させて表示することができ
る。したがって、シミュレーション時に波形を確認した
い信号およびタイミングレポート上のクリティカルパス
が設計データの回路構成上のどこに相当するのかを簡単
に探索および理解するのが可能となり、ＦＰＧＡのデバ
ック効率を大幅に向上させることができる。
たセルまたはネットが含まれるパスの回路構成を、タイ
ミングレポートから求められる配置配線後の回路構成に
設計データの回路構成を対応させて表示することができ
る。したがって、シミュレーション時に波形を確認した
い信号およびタイミングレポート上のクリティカルパス
が設計データの回路構成上のどこに相当するのかを簡単
に探索および理解するのが可能となり、ＦＰＧＡのデバ
ック効率を大幅に向上させることができる。
【００４７】図９〜図１２を参照して、ロケーション情
報設定部について説明する。図９はロケーション情報設
定部の一実施例の処理フローチャート、図１０はロケー
ション設定データの対象とするファイルの入力画面例
図、図１１はロケーション設定データの一実施例図、図
１２はネットデータの変更例図である。
報設定部について説明する。図９はロケーション情報設
定部の一実施例の処理フローチャート、図１０はロケー
ション設定データの対象とするファイルの入力画面例
図、図１１はロケーション設定データの一実施例図、図
１２はネットデータの変更例図である。
【００４８】以下、図９のフローにしたがって、動作を
説明する。なお、この例では、ロケーション情報設定部
は配置配線部から起動されるものとしている。
説明する。なお、この例では、ロケーション情報設定部
は配置配線部から起動されるものとしている。
【００４９】ステップＳ９０１：ロケーション設定デー
タのファイルを指定する。なお、図１０にロケーション
情報設定部が起動された後、ロケーション設定データの
対象とするファイルの入力画面が表示された図を示す。
この例では、指定するロケーション設定データはセルの
インスタンス名とそのセルを配置する論理ブロックの座
標とで構成された図１１のようなものとする。
タのファイルを指定する。なお、図１０にロケーション
情報設定部が起動された後、ロケーション設定データの
対象とするファイルの入力画面が表示された図を示す。
この例では、指定するロケーション設定データはセルの
インスタンス名とそのセルを配置する論理ブロックの座
標とで構成された図１１のようなものとする。
【００５０】ステップＳ９０２：ネットデータとロケー
ション設定データを読み込む。なお、この例では、ネッ
トデータは図７、図８で示されるものとしている。
ション設定データを読み込む。なお、この例では、ネッ
トデータは図７、図８で示されるものとしている。
【００５１】ステップＳ９０３：カウンタｉを１に設定
する。
する。
【００５２】ステップＳ９０４：ロケーション設定デー
タのｉ行目に示されるセルのインスタンス名と論理ブロ
ックの座標を求める。
タのｉ行目に示されるセルのインスタンス名と論理ブロ
ックの座標を求める。
【００５３】ステップＳ９０５：求めたインスタンス名
に一致するインスタンス名のネットデータを求める。
に一致するインスタンス名のネットデータを求める。
【００５４】例えば、図１１の矢印Ａのセルのインスタ
ンス名：ＣＫ＿ＣＵＴ＿ＩＸ３５に一致するネットデー
タは図７の矢印Ａ１のデータが求められ、図１１の矢印
Ｂのセルのインスタンス名：ＣＫ＿ＣＵＴ＿ＩＸ３９に
一致するネットデータは図８の矢印Ｂ１のデータが求め
られる。
ンス名：ＣＫ＿ＣＵＴ＿ＩＸ３５に一致するネットデー
タは図７の矢印Ａ１のデータが求められ、図１１の矢印
Ｂのセルのインスタンス名：ＣＫ＿ＣＵＴ＿ＩＸ３９に
一致するネットデータは図８の矢印Ｂ１のデータが求め
られる。
【００５５】ステップＳ９０６：ステップＳ９０５の処
理で求めたネットデータに、ステップＳ９０４の処理で
求めた論理ブロックの座標を属性データとして追加す
る。
理で求めたネットデータに、ステップＳ９０４の処理で
求めた論理ブロックの座標を属性データとして追加す
る。
【００５６】例えば、図７の矢印Ａ１のネットデータ
に、図１１の矢印Ａの論理ブロックの座標：ＣＬＢ＿Ｒ
８０Ｃ６７．Ｓ０をロケーション属性データとして追加
した例を図１２（ａ）に、また図８の矢印Ｂ１のネット
データに、図１１の矢印Ｂの論理ブロックの座標：ＣＬ
Ｂ＿Ｒ８０Ｃ６７．Ｓ０をロケーション属性データとし
て追加した例を図１２（ｂ）に示す。
に、図１１の矢印Ａの論理ブロックの座標：ＣＬＢ＿Ｒ
８０Ｃ６７．Ｓ０をロケーション属性データとして追加
した例を図１２（ａ）に、また図８の矢印Ｂ１のネット
データに、図１１の矢印Ｂの論理ブロックの座標：ＣＬ
Ｂ＿Ｒ８０Ｃ６７．Ｓ０をロケーション属性データとし
て追加した例を図１２（ｂ）に示す。
【００５７】ステップＳ９０７：カウンタｉを１つ更新
する。
する。
【００５８】ステップＳ９０８：ロケーション設定デー
タのｉ行目にデータがあるかを判定する。データがある
ならばステップＳ９０４に戻り、データがないならば処
理を終了する。
タのｉ行目にデータがあるかを判定する。データがある
ならばステップＳ９０４に戻り、データがないならば処
理を終了する。
【００５９】このように処理することにより、図１１で
示すセルのインスタンス名のＣＫ＿ＣＵＴ＿ＩＸ３５と
ＣＫ＿ＣＵＴ＿ＩＸ３９は座標：ＣＬＢ＿Ｒ８０Ｃ６
７．Ｓ０の１つの論理ブロック内に、ＣＫ＿ＣＵＴ＿Ｉ
Ｘ４５とＣＫ＿ＣＵＴ＿ＩＸ５１は座標：ＣＬＢ＿Ｒ７
９Ｃ６７．Ｓ０の１つの論理ブロック内に、ＣＫ＿ＣＵ
Ｔ＿ＩＸ５５とＣＫ＿ＣＵＴ＿ＩＸ６は座標：ＣＬＢ＿
Ｒ７８Ｃ６７．Ｓ０の１つの論理ブロック内に構成する
ようにネットデータを変更できる。したがって、時間が
かかる論理合成を再び実施せずに新たな配置配線データ
を作成してデバックを迅速に行うことが可能となる。
示すセルのインスタンス名のＣＫ＿ＣＵＴ＿ＩＸ３５と
ＣＫ＿ＣＵＴ＿ＩＸ３９は座標：ＣＬＢ＿Ｒ８０Ｃ６
７．Ｓ０の１つの論理ブロック内に、ＣＫ＿ＣＵＴ＿Ｉ
Ｘ４５とＣＫ＿ＣＵＴ＿ＩＸ５１は座標：ＣＬＢ＿Ｒ７
９Ｃ６７．Ｓ０の１つの論理ブロック内に、ＣＫ＿ＣＵ
Ｔ＿ＩＸ５５とＣＫ＿ＣＵＴ＿ＩＸ６は座標：ＣＬＢ＿
Ｒ７８Ｃ６７．Ｓ０の１つの論理ブロック内に構成する
ようにネットデータを変更できる。したがって、時間が
かかる論理合成を再び実施せずに新たな配置配線データ
を作成してデバックを迅速に行うことが可能となる。
【００６０】
【発明の効果】この発明は、上記に説明したような形態
で実施され、以下の効果がある。
で実施され、以下の効果がある。
【００６１】シミュレーション時に波形を確認したい信
号や、タイミングレポート上のクリティカルパスがネッ
トデータ上ではどのパスに相当するのかを簡単に探索す
ることができ、ＦＰＧＡのデバック効率を大幅に向上さ
せることができる。
号や、タイミングレポート上のクリティカルパスがネッ
トデータ上ではどのパスに相当するのかを簡単に探索す
ることができ、ＦＰＧＡのデバック効率を大幅に向上さ
せることができる。
【００６２】また、論理合成で作成されたネットデータ
の任意のセルに任意の論理ブロックのロケーション情報
を設定することが容易にできるので、時間を掛けずに新
たな配置配線データを作成することができ、ＦＰＧＡの
デバック効率を向上させることができる。
の任意のセルに任意の論理ブロックのロケーション情報
を設定することが容易にできるので、時間を掛けずに新
たな配置配線データを作成することができ、ＦＰＧＡの
デバック効率を向上させることができる。
【図１】 本発明のＦＰＧＡ設計システムの一実施例の
構成ブロック図である。
構成ブロック図である。
【図２】 パス回路構成表示部の一実施例の処理フロー
チャートである。
チャートである。
【図３】 パス回路構成表示の対象とするセルまたはネ
ットの入力画面例図である。
ットの入力画面例図である。
【図４】 タイミングレポートの一実施例図である。
【図５】 パス回路構成表示レポートの一実施例図であ
る。
る。
【図６】 パス回路構成表示画面の一実施例図である。
【図７】 ネットデータの一実施例図（１／２）であ
る。
る。
【図８】 ネットデータの一実施例図（２／２）であ
る。
る。
【図９】 ロケーション情報設定部の一実施例の処理フ
ローチャートである。
ローチャートである。
【図１０】 ロケーション設定データの対象とするファ
イルの入力画面例図である。
イルの入力画面例図である。
【図１１】 ロケーション設定データの一実施例図であ
る。
る。
【図１２】 ネットデータの変更例図である。
【図１３】 従来のＦＰＧＡ設計システムの構成ブロッ
ク例図である。
ク例図である。
【図１４】 従来のＦＰＧＡ設計システムにおける開発
手順の説明図である。
手順の説明図である。
【図１５】 設計データの回路例図である。
【図１６】 セルライブラリのデータ例図（１／２）で
ある。
ある。
【図１７】 セルライブラリのデータ例図（２／２）で
ある。
ある。
【図１８】 ネットデータのデータ例図（１／２）であ
る。
る。
【図１９】 ネットデータのデータ例図（２／２）であ
る。
る。
【図２０】 設計データの一部の回路のマッピング例図
（１）である。
（１）である。
【図２１】 設計データの一部分の配置配線後の回路例
図である。
図である。
【図２２】 タイミングレポートのデータ例図である。
【図２３】 設計回路の一部分の回路のマッピング例図
（２）である。
（２）である。
１ ＦＰＧＡ設計システム ２ コンピュータ ３ 記憶部 ４ 入出力端末装置 ２１ 論理合成部 ２２ 配置配線部 ２３ パス回路構成表示部 ２４ ロケーション情報設定部 ３１ セルライブラリ ３２ 設計データ ３３ ネットデータ ３４ 配置配線データ ３５ タイミングレポート ３６ パス回路構成表示レポート ３７ ロケーション設定データ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｔ
Claims (7)
- 【請求項１】 ＦＰＧＡやＣＰＬＤの開発に使用される
ＦＰＧＡ設計システムにおいて、 指定されるセルまたはネットが含まれるパスの回路構成
を、配置配線後の回路構成に設計データの回路構成を対
応させて表示するパス回路構成表示部（２３）を設ける
ことを特徴とするＦＰＧＡ設計システム。 - 【請求項２】 請求項１記載のＦＰＧＡ設計システムに
おいて、 指定されたセルまたはネットが含まれるパスの回路構成
を、タイミングレポートから求められる配置配線後の回
路構成に設計データの回路構成を対応させて表示するパ
ス回路構成表示部（２３）を設けることを特徴とするＦ
ＰＧＡ設計システム。 - 【請求項３】 請求項２記載のＦＰＧＡ設計システムに
おいて、 指定されたセルまたはネットが既に出力されているタイ
ミングレポートにないとき、ネットデータから指定され
たセルまたはネットが含まれるパスを求め、そのパスの
タイミングレポートを自動的に作成することを特徴とす
るＦＰＧＡ設計システム。 - 【請求項４】 請求項２または３記載のＦＰＧＡ設計シ
ステムにおいて、 タイミングレポートまたはネットデータから、指定され
たセルまたはネットが含まれるパスの内で最も段数が少
ないパスのタイミングレポートから求められる配置配線
後の回路構成に設計データの回路構成を対応させて表示
することを特徴とするＦＰＧＡ設計システム。 - 【請求項５】 請求項１、２、３または４記載のＦＰＧ
Ａ設計システムにおいて、 指定されるセルまたはネットが含まれるパスの回路構成
を図式化して表示することを特徴とするＦＰＧＡ設計シ
ステム。 - 【請求項６】 ＦＰＧＡやＣＰＬＤの開発に使用される
ＦＰＧＡ設計システムにおいて、 セルおよびネットの配置先を示すロケーション設定デー
タを記憶するロケーション設定データ記憶部と、 ロケーション設定データに設定されているデータを読み
出し、ネットデータの対応するセルおよびネットのネッ
トデータに配置先を指定する情報を追加するロケーショ
ン情報設定部（２４）とを設けることを特徴とするＦＰ
ＧＡ設計システム。 - 【請求項７】 コンピュータにＦＰＧＡやＣＰＬＤの開
発支援を実行させるためのＦＰＧＡ設計プログラムにお
いて、 指定されるセルまたはネットが含まれるパスの回路構成
を、配置配線後の回路構成に設計データの回路構成を対
応させて表示する手段を設けることを特徴とするＦＰＧ
Ａ設計プログラム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001172697A JP2002366597A (ja) | 2001-06-07 | 2001-06-07 | Ｆｐｇａ設計システムおよびｆｐｇａ設計プログラム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001172697A JP2002366597A (ja) | 2001-06-07 | 2001-06-07 | Ｆｐｇａ設計システムおよびｆｐｇａ設計プログラム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002366597A true JP2002366597A (ja) | 2002-12-20 |
Family
ID=19014270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001172697A Pending JP2002366597A (ja) | 2001-06-07 | 2001-06-07 | Ｆｐｇａ設計システムおよびｆｐｇａ設計プログラム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002366597A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006085608A1 (ja) * | 2005-02-14 | 2006-08-17 | Kyoto University | 半導体デバイス、半導体デバイスの設計方法 |
| CN100361188C (zh) * | 2004-04-19 | 2008-01-09 | 联咏科技股份有限公司 | 液晶显示器（lcd）的驱动波形的验证方法及其系统 |
| JP2019537099A (ja) * | 2016-09-29 | 2019-12-19 | アマゾン テクノロジーズ インコーポレイテッド | 論理リポジトリサービス |
| US11099894B2 (en) | 2016-09-28 | 2021-08-24 | Amazon Technologies, Inc. | Intermediate host integrated circuit between virtual machine instance and customer programmable logic |
| US11115293B2 (en) | 2016-11-17 | 2021-09-07 | Amazon Technologies, Inc. | Networked programmable logic service provider |
| US11119150B2 (en) | 2016-09-28 | 2021-09-14 | Amazon Technologies, Inc. | Extracting debug information from FPGAs in multi-tenant environments |
| US11171933B2 (en) | 2016-09-29 | 2021-11-09 | Amazon Technologies, Inc. | Logic repository service using encrypted configuration data |
| US11182320B2 (en) | 2016-09-29 | 2021-11-23 | Amazon Technologies, Inc. | Configurable logic platform with multiple reconfigurable regions |
| US11275503B2 (en) | 2016-09-30 | 2022-03-15 | Amazon Technologies, Inc. | Controlling access to previously-stored logic in a reconfigurable logic device |
-
2001
- 2001-06-07 JP JP2001172697A patent/JP2002366597A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100361188C (zh) * | 2004-04-19 | 2008-01-09 | 联咏科技股份有限公司 | 液晶显示器（lcd）的驱动波形的验证方法及其系统 |
| WO2006085608A1 (ja) * | 2005-02-14 | 2006-08-17 | Kyoto University | 半導体デバイス、半導体デバイスの設計方法 |
| JPWO2006085608A1 (ja) * | 2005-02-14 | 2008-06-26 | 国立大学法人京都大学 | 半導体デバイス、半導体デバイスの設計方法 |
| US11099894B2 (en) | 2016-09-28 | 2021-08-24 | Amazon Technologies, Inc. | Intermediate host integrated circuit between virtual machine instance and customer programmable logic |
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| JP2019537099A (ja) * | 2016-09-29 | 2019-12-19 | アマゾン テクノロジーズ インコーポレイテッド | 論理リポジトリサービス |
| US11074380B2 (en) | 2016-09-29 | 2021-07-27 | Amazon Technologies, Inc. | Logic repository service |
| US11171933B2 (en) | 2016-09-29 | 2021-11-09 | Amazon Technologies, Inc. | Logic repository service using encrypted configuration data |
| US11182320B2 (en) | 2016-09-29 | 2021-11-23 | Amazon Technologies, Inc. | Configurable logic platform with multiple reconfigurable regions |
| US11275503B2 (en) | 2016-09-30 | 2022-03-15 | Amazon Technologies, Inc. | Controlling access to previously-stored logic in a reconfigurable logic device |
| US11115293B2 (en) | 2016-11-17 | 2021-09-07 | Amazon Technologies, Inc. | Networked programmable logic service provider |
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